JPS61184862A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS61184862A JPS61184862A JP2544285A JP2544285A JPS61184862A JP S61184862 A JPS61184862 A JP S61184862A JP 2544285 A JP2544285 A JP 2544285A JP 2544285 A JP2544285 A JP 2544285A JP S61184862 A JPS61184862 A JP S61184862A
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- JP
- Japan
- Prior art keywords
- capacitive element
- integrated circuit
- dielectric isolation
- npn transistor
- isolation region
- Prior art date
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- Pending
Links
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- 238000002955 isolation Methods 0.000 claims description 24
- 239000000758 substrate Substances 0.000 abstract description 4
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0777—Vertical bipolar transistor in combination with capacitors only
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
不発明は集積回路に関し、特に誘電体分離領域より成る
集積回路において電気的索子を作る構造に関する。
集積回路において電気的索子を作る構造に関する。
従来、基板上に誘電体分離領域を有する集積回路におい
て′電気回路を作成する場合の素子の実装方法としては
第６図に示す方式が採用されている。
て′電気回路を作成する場合の素子の実装方法としては
第６図に示す方式が採用されている。
すなわち、１つのＮＰＮ）ランジスタのコレクタとの間
に容量性素子を構成するには２つの誘を体分離領域４ａ
、４ｂｔ一つくり、１つの領域４ａにはＮＰＮＩ−ラ／
ジスタを他の領域４ｂには容量性素子を形成し、これ全
絶縁物５上に形成した配線６により接続する。安↑るに
、１つの電気的素子に対し１つの誘電体分離領域を用い
各絶縁された領域内に作られた素子間を配線により接続
することにより目的の電気回路を作成していた。
に容量性素子を構成するには２つの誘を体分離領域４ａ
、４ｂｔ一つくり、１つの領域４ａにはＮＰＮＩ−ラ／
ジスタを他の領域４ｂには容量性素子を形成し、これ全
絶縁物５上に形成した配線６により接続する。安↑るに
、１つの電気的素子に対し１つの誘電体分離領域を用い
各絶縁された領域内に作られた素子間を配線により接続
することにより目的の電気回路を作成していた。
上述したように従来の集積回路では、ｔス回路を作成す
るに必要な素子の数だけ誘電体分離領域が必要となり数
が多くなり、また容量性素子等を作成する場合は、大き
な誘電体分離領域全必要とし、集積回路全体としてのチ
ップ面積が大きくなり、製造歩留り効率が悪く、集積回
路が高価となりがちであり、容量性素子のような面ｆｆ
ｒ’に大きくとるものは、あまり用いられなかった。
るに必要な素子の数だけ誘電体分離領域が必要となり数
が多くなり、また容量性素子等を作成する場合は、大き
な誘電体分離領域全必要とし、集積回路全体としてのチ
ップ面積が大きくなり、製造歩留り効率が悪く、集積回
路が高価となりがちであり、容量性素子のような面ｆｆ
ｒ’に大きくとるものは、あまり用いられなかった。
不発明は、上記問題点に対処してなされたもので、１つ
の分離領域に複数個の素子をつくり込み、集Ｎ度が高く
、チップ面積の小さな、かつ安価な集積回路を提供する
ことを目的とする。
の分離領域に複数個の素子をつくり込み、集Ｎ度が高く
、チップ面積の小さな、かつ安価な集積回路を提供する
ことを目的とする。
本発明の集積回路は、誘電体分離構造により構成されて
いる集積回路において該集積回路の誘電体分離領域を作
成する絶縁物の一部を用いた容量性素子を含むことを特
徴として構成される。
いる集積回路において該集積回路の誘電体分離領域を作
成する絶縁物の一部を用いた容量性素子を含むことを特
徴として構成される。
次に、本発明について、図面を参照して峠５明する。第
１図は本発明の一実施例の電気回路でＮＰＮトランジス
タ１と容量素子２を接続したものでＮＰＮ ）ランジス
タ１のコレクタとの間に容量性素子２を接続したもので
ある。
１図は本発明の一実施例の電気回路でＮＰＮトランジス
タ１と容量素子２を接続したものでＮＰＮ ）ランジス
タ１のコレクタとの間に容量性素子２を接続したもので
ある。
第２図（ａ）、Φ）は本発明の第１の実施例の断面図及
び第２図（ａ）の誘電体分離領域を底面より見た図であ
る。第２図（ａ）において、基板３に形成された誘電体
分離領域４の絶縁物５の底面へ容量性素子２の一方の電
極７を作成することによりＮＰＮ トランジスタ１のコ
レクタとの間に容量性素子２を形成している。第２図（
ｂ）は上記したように誘電体分離領域４を底面より見た
図で７は容量性素子の一方の電極で底面に形成されてい
る。すなわち誘電体分離領域４にはＮＰＮトランジスタ
と容量性素子の複数個が構成されたこととなる。
び第２図（ａ）の誘電体分離領域を底面より見た図であ
る。第２図（ａ）において、基板３に形成された誘電体
分離領域４の絶縁物５の底面へ容量性素子２の一方の電
極７を作成することによりＮＰＮ トランジスタ１のコ
レクタとの間に容量性素子２を形成している。第２図（
ｂ）は上記したように誘電体分離領域４を底面より見た
図で７は容量性素子の一方の電極で底面に形成されてい
る。すなわち誘電体分離領域４にはＮＰＮトランジスタ
と容量性素子の複数個が構成されたこととなる。
第３図（ａｌ、 （ｂ）は本発明のｗｃ２のＷ流側の断
面図及び第３図（ａ）の誘電体分離領域を底面より見た
図である。両図かられかるとおり、本実施例では誘電体
分離領域４の絶縁物５の側面へ容量性素子２の一方の電
極７’ｔ−形成したものである。
面図及び第３図（ａ）の誘電体分離領域を底面より見た
図である。両図かられかるとおり、本実施例では誘電体
分離領域４の絶縁物５の側面へ容量性素子２の一方の電
極７’ｔ−形成したものである。
第２の実施例でも第１の実施例と同様１つの誘電体分離
領域に複数個の素子が形成され、その結果集積度の向上
、チップ面積の小さくなった集積回路とすることができ
る。
領域に複数個の素子が形成され、その結果集積度の向上
、チップ面積の小さくなった集積回路とすることができ
る。
ｗｃ４［ｇおよび第５図は本発明の第３の実施例の電気
回路及び第４図の回路を果埒回路化した実施例の断面向
である。第３の実施例の電気回路はＮＰＮトランジスタ
８と容量性素子９で構成され、ＮＰＮ）ランジスタ８と
容量性素子９との交点が外部に配線されている構造で、
この集積回路は第５図に示すように、誘電体分離領域４
のところからＮＰＮ）ランジスタ８のコレクタと容量性
素子９の交点の端子１０ｔ”取り出せばよい。
回路及び第４図の回路を果埒回路化した実施例の断面向
である。第３の実施例の電気回路はＮＰＮトランジスタ
８と容量性素子９で構成され、ＮＰＮ）ランジスタ８と
容量性素子９との交点が外部に配線されている構造で、
この集積回路は第５図に示すように、誘電体分離領域４
のところからＮＰＮ）ランジスタ８のコレクタと容量性
素子９の交点の端子１０ｔ”取り出せばよい。
〔発明の効果“
以上説明したとおり１本発明は誘電体分離領域を作成す
る絶縁物を用い容量性素子の端子間の絶縁物として用い
ることを利用したもので、１つの誘電体分離領域に複数
個の素子を形成することが可能となり、集積度の同上、
チップ面積の縮小化、ひいては安価な集積回路の形成に
大きな効果を発揮することが出来る。
る絶縁物を用い容量性素子の端子間の絶縁物として用い
ることを利用したもので、１つの誘電体分離領域に複数
個の素子を形成することが可能となり、集積度の同上、
チップ面積の縮小化、ひいては安価な集積回路の形成に
大きな効果を発揮することが出来る。
第１図は本発明の第１の実施例の電気回路図、！２ｍ（
ａ）、 （ｂ）は本発明の第１の実施例の断面図及びｌ
Ｅ２図（ａｌの誘電体分離領域の底面より見た図。 第３図（ａ）、 （ｂ）は本発明の第２の実施例の断面
図及びｌ！３図（ａ）の誘電体分離領域の底面より見た
図。 第４図並びに第５図は本発明の第３の実施例の電気回路
図及びその集積回路の断面図、第６図は従来の誘電体分
離領域を有する集積回路の断面図である。 １・・・・・・′ＮＰＮトランジスタ、２・・・・・・
容量性素子、３・・・・・・基板、４・・・・・・誘電
体分離領域、５・・・・・・絶縁物、６・・・・・・配
線、７・・・・・・容量性素子の一方の電極、８・・・
・・・ＮＰＮトランジスタ、９・旧・・容量性素子、１
０・・・・・・ＮＰＮ ）ランジスタと容量性素子の交
点。 代理人 弁理士 内 原 ！Ｆ””’、゛へ〜− 予１ｔ （ｂ） 茅３初
ａ）、 （ｂ）は本発明の第１の実施例の断面図及びｌ
Ｅ２図（ａｌの誘電体分離領域の底面より見た図。 第３図（ａ）、 （ｂ）は本発明の第２の実施例の断面
図及びｌ！３図（ａ）の誘電体分離領域の底面より見た
図。 第４図並びに第５図は本発明の第３の実施例の電気回路
図及びその集積回路の断面図、第６図は従来の誘電体分
離領域を有する集積回路の断面図である。 １・・・・・・′ＮＰＮトランジスタ、２・・・・・・
容量性素子、３・・・・・・基板、４・・・・・・誘電
体分離領域、５・・・・・・絶縁物、６・・・・・・配
線、７・・・・・・容量性素子の一方の電極、８・・・
・・・ＮＰＮトランジスタ、９・旧・・容量性素子、１
０・・・・・・ＮＰＮ ）ランジスタと容量性素子の交
点。 代理人 弁理士 内 原 ！Ｆ””’、゛へ〜− 予１ｔ （ｂ） 茅３初
Claims (1)
- 誘電体分離構造により構成されている集積回路におい
て、該集積回路の誘電体分離領域を構成する絶縁物の一
部を用いた容量性素子を含むことを特徴とする集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2544285A JPS61184862A (ja) | 1985-02-13 | 1985-02-13 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2544285A JPS61184862A (ja) | 1985-02-13 | 1985-02-13 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61184862A true JPS61184862A (ja) | 1986-08-18 |
Family
ID=12166114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2544285A Pending JPS61184862A (ja) | 1985-02-13 | 1985-02-13 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61184862A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5040043A (en) * | 1988-10-12 | 1991-08-13 | Nippon Telegraph And Telephone Corporation | Power semiconductor device |
-
1985
- 1985-02-13 JP JP2544285A patent/JPS61184862A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5040043A (en) * | 1988-10-12 | 1991-08-13 | Nippon Telegraph And Telephone Corporation | Power semiconductor device |
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