JP2023029499A - 半導体モジュール - Google Patents

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Abstract

【課題】温度を適切に検出できる半導体装置を提供する。【解決手段】上面にゲートパッドを有する上アームの第一半導体チップと、上面にゲートパッドを有する下アームの第二半導体チップと、第一半導体チップを搭載した第一導電層と、第二半導体チップを搭載した第二導電層と、第二導電層の近傍に離隔して配置され、第一半導体チップと第二半導体チップとの間に延伸した第三導電層と、一端が第一半導体チップの上面に接続され、第二半導体チップに近づく方向に延伸しつつ、他端が第二導電層に電気的に接続されている第一配線と、一端が第二半導体チップの上面に接続され、第一半導体チップに近づく方向に延伸しつつ、他端が第三導電層に電気的に接続されている第二配線と、を備える半導体モジュールを提供する。【選択図】図１２

Description

本発明は、半導体モジュールに関する。
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のトランジスタと、還流ダイオードＦＷＤ等のダイオードとが同一の半導体基板に設けられた半導体チップにおいて、チップ温度を検出する温度検出素子を備える構造が知られている（例えば、特許文献１参照）。また、ＩＧＢＴ等のトランジスタを含む水冷式の半導体モジュールが知られている（例えば、特許文献２）。
特許文献１ 特開２００８－２３５４０５号公報
特許文献２ 特開２０１７－１８３５３０号公報
上述のような半導体装置では、製品の性能の向上が求められている。例えば、温度検出素子は、チップ温度をより適切に検出できることが好ましい。
上記課題を解決するために、本発明の一つの態様においては、上面にゲートパッドを有する上アームの第一半導体チップを備える半導体モジュールを提供する。半導体モジュールは、上面にゲートパッドを有する下アームの第二半導体チップを備えてよい。上記いずれかの半導体モジュールは、第一半導体チップを搭載した第一導電層を備えてよい。上記いずれかの半導体モジュールは、第二半導体チップを搭載した第二導電層を備えてよい。上記いずれかの半導体モジュールは、第二導電層の近傍に離隔して配置され、第一半導体チップと第二半導体チップとの間に延伸した第三導電層を備えてよい。上記いずれかの半導体モジュールは、一端が第一半導体チップの上面に接続され、第二半導体チップに近づく方向に延伸しつつ、他端が第二導電層に電気的に接続されている第一配線を備えてよい。上記いずれかの半導体モジュールは、一端が第二半導体チップの上面に接続され、第一半導体チップに近づく方向に延伸しつつ、他端が第三導電層に電気的に接続されている第二配線を備えてよい。
上記いずれかの半導体モジュールにおいて、第二導電層の一部は、第一導電層の近傍に離隔して配置されていてよい。
上記いずれかの半導体モジュールにおいて、第三導電層は、第二導電層に挟まれていてよい。
上記いずれかの半導体モジュールは、複数の第一半導体チップを有し、第一半導体チップ間に第一半導体チップのゲートパッドに接続された第一配線パターンを有してよい。上記いずれかの半導体モジュールは、複数の第二半導体チップを有し、第二半導体チップ間に第二半導体チップのゲートパッドに接続された第二配線パターンを有してよい。
上記いずれかの半導体モジュールは、上面にセンスエミッタパッドを有する複数の第一半導体チップを有してよい。上記いずれかの半導体モジュールは、第一半導体チップ間に第一半導体チップのセンスエミッタパッドに接続された第三配線パターンを有してよい。上記いずれかの半導体モジュールは、上面にセンスエミッタパッドを有する複数の第二半導体チップを有してよい。上記いずれかの半導体モジュールは、第二半導体チップ間に第二半導体チップのセンスエミッタパッドに接続された第四配線パターンを有してよい。
上記いずれかの半導体モジュールにおいて、第一半導体チップのゲートパッドは、第一半導体チップの一方の辺側に配置され、第一半導体チップの上面には、さらに第一半導体チップのゲートパッドとは反対側の辺側にカソードパッド、アノードパッドおよびセンスエミッタパッドを有してよい。上記いずれかの半導体モジュールは、第一半導体チップのカソードパッド、アノードパッドおよびセンスエミッタパッドが配置された側に対向して複数の第五配線パターンを備えてよい。上記いずれかの半導体モジュールにおいて、第二半導体チップのゲートパッドは、第二半導体チップの一方の辺側に配置され、第二半導体チップの上面には、さらに第一半導体チップのゲートパッドとは反対側の辺側にカソードパッド、アノードパッドおよびセンスエミッタパッドを有してよい。上記いずれかの半導体モジュールは、第二半導体チップのカソードパッド、アノードパッドおよびセンスエミッタパッドが配置された側に対向して複数の第六配線パターンを備えてよい。
上記いずれかの半導体モジュールにおいて、第一半導体チップのゲートパッドは、第一半導体チップの一方の辺側に配置されてよい。上記いずれかの半導体モジュールにおいて、第一半導体チップの内、一方の第一半導体チップの上面には、さらに第一半導体チップのゲートパッドとは反対側の辺側にカソードパッド、アノードパッドおよびセンスエミッタパッドを備えてよい。上記いずれかの半導体モジュールにおいて、他方の第一半導体チップは、第一半導体チップのゲートパッドとは反対側の辺側にカソードパッド、アノードパッドおよびセンスエミッタパッドを備えなくてよい。
上記いずれかの半導体モジュールにおいて、第二半導体チップのゲートパッドは、第二半導体チップの一方の辺側に配置されてよい。上記いずれかの半導体モジュールにおいて、第二半導体チップの内、一方の第二半導体チップの上面には、さらに第二半導体チップのゲートパッドとは反対側の辺側にカソードパッド、アノードパッドおよびセンスエミッタパッドを備えてよい。上記いずれかの半導体モジュールにおいて、他方の第二半導体チップは、第二半導体チップのゲートパッドとは反対側の辺側にカソードパッド、アノードパッドおよびセンスエミッタパッドを備えなくてよい。
上記いずれかの半導体モジュールは、第一導電層の第一半導体チップが搭載された側とは反対側の面側および第二導電層の第二半導体チップが搭載された側とは反対側の面側に冷却部を備えてよい。上記いずれかの半導体モジュールにおいて、カソードパッド、アノードパッドおよびセンスエミッタパッドを備える第一半導体チップおよび第二半導体チップは、カソードパッド、アノードパッドおよびセンスエミッタパッドを備えない第一半導体チップおよび第二半導体チップよりも冷却部の冷媒の流れ方向の下流側に配置されていてよい。
上記いずれかの半導体モジュールにおいて、Ｐ端子およびＮ端子が冷却部の冷媒の上流側に配置され、出力端子が冷却部の冷媒の下流側に配置されてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一つの実施形態に係る半導体装置１００の上面の構造を示す模式図である。 図１における領域Ａの近傍を拡大した図である。 図２におけるＢ－Ｂ断面の一例を示す図である。 半導体装置１００の上面構造の他の例を示す図である。 温度検出部１１０および接続部分１３２の関係の一例を示す図である。 温度検出部１１０および接続部分１３２の関係の他の例を示す図である。 温度検出部１１０および接続部分１３２の関係の他の例を示す図である。 ＸＹ面における温度検出部１１０の構造例を示す図である。 半導体装置１００の上面の他の構造を示す模式図である。 比較例における、第１部分１３６または第２部分１３８の配置を示す図である。 半導体装置１００の上面の他の構造を示す模式図である。 本発明の一つの実施形態に係る半導体パッケージ２００の一例を示す図である。 本発明の一つの実施形態に係る半導体モジュール４００の上面の一例を示す図である。 図１３におけるＥ－Ｅ'断面の一例を示す図である。 本発明の一つの実施形態に係る半導体モジュールの上アームと下アームとの接続関係を含む模式的な回路図である。 本発明の一つの実施形態に係る半導体モジュール３００の上面の一例を示す図である。 本発明の一つの実施形態に係る半導体モジュール３００の背面の一例を示す図である。 図１６および図１７におけるＣ－Ｃ'断面の一例を示す図である。 図１６および図１７におけるＤ－Ｄ'断面の一例を示す図である。 本発明の一つの実施形態に係る半導体装置１００の上面の構造の他の一例を示す図である。 本発明の一つの実施形態に係る半導体回路装置５００の模式的な回路図である。 図２０におけるセンス半導体素子部１２４の近傍の拡大図である。 図２０におけるセンス半導体素子部１２４の近傍の他の拡大図である。 図２１に示す半導体装置１００の電圧Ｖｃｅと電流Ｉｃとの関係を示す図である。 図２１に示す半導体装置１００の電流センス特性を示す図である。 図１６に示す半導体モジュール３００のうちＹ軸方向の最も負側に配置される回路基板１６２の近傍を示す図である。 図２６に示す半導体モジュール３００における冷媒の温度を、Ｘ軸方向における位置ごとに示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の上面と垂直な深さ方向をＺ軸とする。
各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。また、本明細書においてＰ＋型（またはＮ＋型）と記載した場合、Ｐ型（またはＮ型）よりもドーピング濃度が高いことを意味し、Ｐ－型（またはＮ－型）と記載した場合、Ｐ型（またはＮ型）よりもドーピング濃度が低いことを意味する。
本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化した不純物の濃度を指す。本明細書において、ドナーおよびアクセプタの濃度差をドーピング濃度とする場合がある。また、ドーピング領域におけるドーピング濃度分布のピーク値を、当該ドーピング領域におけるドーピング濃度とする場合がある。
図１は、本発明の一つの実施形態に係る半導体装置１００の上面の構造を示す模式図である。半導体装置１００は、半導体基板１０を備える。半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０はシリコン基板である。
本明細書では、上面視における半導体基板１０の外周の端部を、外周端１４０とする。上面視とは、半導体基板１０の上面側からＺ軸と平行に見た場合を指す。また、上面視における半導体基板１０の外周端１４０のうち、いずれかの端辺と平行な方向をＸ軸方向とし、当該端辺と垂直な方向をＹ軸方向とする。
半導体装置１００は、活性部１２０およびエッジ終端構造部９０を備える。活性部１２０は、半導体基板１０の上面から下面、または下面から上面に、半導体基板１０の内部を深さ方向に電流が流れる領域である。例えば活性領域は、半導体装置１００に含まれるトランジスタ素子をオン状態に制御している場合、または、トランジスタ素子をオン状態からオフ状態に遷移させた場合に半導体基板１０の上面と下面との間で主電流が流れる領域である。活性部１２０は、後述するゲートランナー５０で囲まれた領域を指してもよい。
活性部１２０には、トランジスタ部７０およびダイオード部８０が設けられている。本明細書では、トランジスタ部７０およびダイオード部８０をそれぞれ素子部または素子領域と称する場合がある。本例では、トランジスタ部７０およびダイオード部８０は、活性部１２０においてＸ軸方向に交互に設けられている。
半導体基板１０の上面の上方には、複数のパッド（図１の例では、ゲートパッド１１６、カソードパッド１１８、アノードパッド１１９およびセンスエミッタパッド１２２）が設けられている。センスエミッタパッド１２２は、半導体基板１０の上面の上方に配置されるエミッタ電極と接続されている。ゲートパッド１１６は、トランジスタ部７０のゲート電極と接続されている。カソードパッド１１８およびアノードパッド１１９は、後述する温度検出部１１０に接続されている。なお、半導体基板１０に設けられるパッドの個数および種類は、図１に示す例に限定されない。
それぞれのパッドは、アルミニウム等の金属材料で形成されている。本例の複数のパッドは、半導体基板１０の上面におけるいずれかの端辺に沿って、所定の配列方向（例えばＸ軸方向またはＹ軸方向）に配列されている。
半導体装置１００は、トランジスタ部７０にゲート電圧を伝達するゲートランナー５０を備える。一例としてゲートランナー５０は、半導体基板１０の上面の上方に設けられ、半導体基板１０の上面とは層間絶縁膜で絶縁されている。
ゲートランナー５０は、上面視において、半導体基板１０の端辺と、各パッドとの間を通って設けられている。本例のゲートランナー５０は、ゲートパッド１１６、カソードパッド１１８、アノードパッド１１９およびセンスエミッタパッド１２２のそれぞれと、これらのパッドに最も近い端辺との間を通って、当該端辺と平行に設けられている。ゲートランナー５０は、ゲートパッド１１６と接続されている。また、ゲートランナー５０は、半導体基板１０の他の端辺と、活性部１２０との間において、活性部１２０を囲むように設けられている。つまり本例のゲートランナー５０は、半導体基板１０の各端辺に沿って環状に設けられている。ゲートランナー５０は、アルミニウム等の金属配線であってよく、不純物がドープされたポリシリコン等の半導体配線であってもよく、金属配線と半導体配線とが絶縁膜を介して重なって設けられていてもよい。当該絶縁膜には、金属配線と半導体配線とを接続するためのコンタクトホールが設けられている。本例のゲートランナー５０は、金属配線である。
トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。ダイオード部８０は、ＦＷＤ等のダイオードを含む。ダイオード部８０は、半導体基板１０の上面と平行な配列方向（本例ではＸ軸方向）において、予め定められた配列周期Ｐ１で配置され、且つ、Ｘ軸方向においてトランジスタ部７０と交互に配置されている。
それぞれのダイオード部８０には、半導体基板１０の下面に接する領域にＮ＋型のカソード領域が設けられている。図１において実線で示すダイオード部８０は、半導体基板１０の下面にカソード領域が設けられた領域である。本例の半導体装置１００において、半導体基板の下面に接する領域のうちカソード領域以外の領域は、Ｐ＋型のコレクタ領域である。
ダイオード部８０は、カソード領域をＺ軸方向に投影した領域である。トランジスタ部７０は、半導体基板１０の下面にコレクタ領域が形成され、且つ、半導体基板１０の上面にＮ＋型のエミッタ領域を含む単位構造が周期的に形成された領域である。活性部１２０のうち、カソード領域をＺ軸方向に投影した領域をＹ軸方向に伸ばした領域もダイオード部８０としてよい。活性部１２０においてダイオード部８０以外の領域をトランジスタ部７０としてもよい。Ｘ軸方向におけるダイオード部８０とトランジスタ部７０との境界は、カソード領域とコレクタ領域との境界である。
エッジ終端構造部９０は、半導体基板１０の上面において、ゲートランナー５０と半導体基板１０の外周端１４０との間に設けられる。エッジ終端構造部９０は、半導体基板１０の上面においてゲートランナー５０を囲むように環状に配置されてよい。本例のエッジ終端構造部９０は、半導体基板１０の外周端１４０に沿って配置されている。エッジ終端構造部９０は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部９０は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
半導体装置１００は、温度検出部１１０、温度検出配線１１２を備える。温度検出部１１０は、活性部１２０の上方に設けられる。温度検出部１１０は、半導体基板１０の上面視で、活性部１２０の中央に設けられてよい。温度検出部１１０は、所定の長手方向に長手を有する。本例の長手方向はＸ軸方向であるが、長手方向はＸ軸方向とは異なっていてもよい。
温度検出部１１０は、長手方向において、１つ以上のトランジスタ部７０および１つ以上のダイオード部８０に渡って配置されている。つまり、温度検出部１１０の一部の領域はトランジスタ部７０の上方に配置され、他の一部の領域はダイオード部８０の上方に配置されている。温度検出部１１０は、単結晶または多結晶のシリコンで形成されるＰＮ型温度センスダイオードであってよい。
温度検出配線１１２は、活性部１２０の上方に設けられる。温度検出配線１１２は不純物が添加されたポリシリコン等の半導体配線であってよい。温度検出配線１１２は、温度検出部１１０と接続される。温度検出配線１１２は、半導体基板１０の上面において活性部１２０の端部まで延伸し、カソードパッド１１８およびアノードパッド１１９と接続される。カソードパッド１１８およびアノードパッド１１９を介して温度検出部１１０の電気特性を測定することで、温度検出部１１０の温度を検出できる。
温度検出部１１０が１つ以上のトランジスタ部７０および１つ以上のダイオード部８０に渡って配置されることで、トランジスタ部７０およびダイオード部８０の双方の発熱に応じた温度を検出できる。このため、トランジスタ部７０が動作している状態、および、ダイオード部８０が動作している状態のいずれの状態の温度も精度よく検出できる。
温度検出部１１０の長手方向の長さである検出部長さＬ１は、ダイオード部８０のＸ軸方向の幅、および、トランジスタ部７０のＸ軸方向の幅のうち、大きい方の幅よりも大きい。温度検出部１１０の検出部長さＬ１は、ダイオード部８０の配列周期Ｐ１（すなわち、ダイオード部８０の幅と、トランジスタ部７０の幅との和）より大きくてもよい。温度検出部１１０の検出部長さＬ１は、配列周期Ｐ１の３倍より小さくてよく、２倍より小さくてもよい。
半導体装置１００は、半導体基板１０の上面の上方に設けられた上面電極を備えるが、図１においては省略している。半導体装置１００は、上面電極を半導体装置１００の外部回路に電気的に接続する１つ以上の外部配線１３０を備える。外部配線１３０は、一例として金属等の導電材料で形成されたワイヤーであるが、外部配線１３０はワイヤーでなくともよい。外部配線１３０は、上面電極と接続された接続部分１３２を有する。接続部分１３２は、外部配線１３０において上面電極と接触している領域を指す。
少なくとも１つの外部配線１３０の接続部分１３２は、上面視において、温度検出部１１０の周囲に配置される。温度検出部１１０の周囲に接続部分１３２が配置されているとは、接続部分１３２が上面視において下記の少なくとも一つの条件を満たすことを指す。
（１）接続部分１３２と温度検出部１１０との距離Ｄ１が、配列周期Ｐ１の５倍以下である。
（２）接続部分１３２と温度検出部１１０との距離Ｄ１が、検出部長さＬ１以下である。
（３）接続部分１３２と温度検出部１１０との距離Ｄ１が、接続部分１３２の長手方向における長さである接続部長さＬ２以下である。
（４）接続部分１３２と温度検出部１１０との距離Ｄ１が、配線間隔Ｌ３（図４参照）以下である。
温度検出部１１０の周囲に配置された接続部分１３２は、上述した条件（１）から（４）のうち、２つ以上の条件を満たしてよく、３つ以上の条件を満たしてよく、全ての条件を満たしてもよい。また、それぞれの条件の数値範囲として、本明細書に記載した他の数値範囲を用いてもよい。
図１の例においては、少なくとも１つの外部配線１３０の接続部分１３２と、温度検出部１１０との上面視における距離Ｄ１が、配列周期Ｐ１の５倍以下である。図１の例では、当該条件を満たす接続部分１３２だけを示している。本明細書では、外部配線１３０の接続部分のうち、接続部分１３２以外の接続部分を、接続部分１３３（例えば、図４参照）とする。つまり、温度検出部１１０の周囲（つまり近傍）に配置されている接続部分を接続部分１３２とし、周囲（つまり近傍）に配置されていない接続部分を接続部分１３３とする。
温度検出部１１０の近傍に接続部分１３２を配置することで、温度検出部１１０は、接続部分１３２における発熱にも応じた温度を検出できる。このため、半導体装置１００の温度をより精度よく検出できる。条件（１）における接続部分１３２と温度検出部１１０との距離Ｄ１は、配列周期Ｐ１の３倍以下であってよく、２倍以下であってもよい。距離Ｄ１は、配列周期Ｐ１の１倍以上であってよい。
なお、接続部分１３２と温度検出部１１０との距離Ｄ１は、上面視における、接続部分１３２の端部と、温度検出部１１０の端部との最短距離を用いてよい。また、接続部分１３２は、温度検出部１１０および温度検出配線１１２のいずれにも重ならないように配置されることが好ましい。
また、半導体基板１０の上面には、接続部分１３２が複数設けられてよい。図１の例では、接続部分１３２－１、１３２－２、１３２－３、１３２－４が設けられている。
複数の接続部分１３２の少なくとも一部は、Ｙ軸方向において温度検出部１１０と対向するように配置されていてよい。これにより、接続部分１３２からの熱を、温度検出部１１０の長手部分で受けやすくなり、接続部分１３２における発熱に応じた温度を適切に検出できる。
なおＹ軸方向において対向して配置とは、少なくとも一部の領域におけるＸ軸上の位置が重複することを指す。温度検出部１１０とＹ軸方向において対向する接続部分１３２が、温度検出部１１０に対してＹ軸方向正側と、Ｙ軸方向負側のそれぞれに配置されていてもよい。図１の例では、接続部分１３２－１と接続部分１３２－３と（または、接続部分１３２－２と接続部分１３２－４）が、温度検出部１１０に対してＹ軸方向正側と、Ｙ軸方向負側とに分かれて配置されている。これにより、温度検出部１１０におけるＹ軸方向の温度勾配を低減でき、温度を精度よく検出できる。
条件（２）に示すように、少なくとも一つの接続部分１３２は、距離Ｄ１が検出部長さＬ１以下であってよい。条件（３）に示すように、少なくとも一つの接続部分１３２は、距離Ｄ１が、接続部分１３２の長手方向における長さである接続部長さＬ２以下であってもよい。これらの条件の少なくとも一つを満たすように、少なくとも一つの接続部分１３２を温度検出部１１０の近傍に配置することで、温度検出部１１０は、より適切に温度を検出できる。
また、少なくとも一つの接続部分１３２は、１つ以上のトランジスタ部７０および１つ以上のダイオード部８０の上方に配置されていてよい。これにより、半導体装置１００の動作状態による、接続部分１３２における発熱のバラツキを抑制できる。
後述する図４では、複数の接続部分１３２、１３３が、接続部分の長手方向（Ｘ軸方向）とは垂直なＹ軸方向において予め定められた配線間隔Ｌ３で設けられているが、複数の接続部分は、上面視において、温度検出部１１０の周囲以外の領域よりも、温度検出部１１０の周囲により多く配置されていてよい。例えば、同面積で比較した場合に、温度検出部１１０との上面視における距離Ｄ１が配列周期Ｐ１の５倍以下である範囲（即ち、条件（１）を満たす範囲）に、複数の接続部分が他よりも密集して配置されていてよい。それぞれの領域に配置されている接続部分の量として、接続部分の個数を用いてよく、上面視における面積を用いてもよい。また、単に、温度検出部１１０との上面視における距離Ｄ１が配列周期Ｐ１の５倍以下である範囲と、その他の範囲とを比較した場合に、距離Ｄ１が配列周期Ｐ１の５倍以下である範囲に接続部分の個数または面積が多くなるように配置されていてもよい。その他、温度検出部１１０に近いほど、複数の接続部分の密度が高くなる構成としてもよい。温度検出部１１０の周囲の範囲として、上述した条件（１）から（４）のいずれか１つまたは複数を満たす範囲を用いることができる。
図２は、図１における領域Ａの近傍を拡大した図である。本例の半導体装置１００は、半導体基板１０の内部に設けられ、且つ、半導体基板１０の上面に露出する、ガードリング９２、ゲートトレンチ部４０、ダミートレンチ部３０、Ｐ＋型のウェル領域１１、Ｎ＋型のエミッタ領域１２、Ｐ－型のベース領域１４およびＰ＋型のコンタクト領域１５を備える。本明細書では、ゲートトレンチ部４０またはダミートレンチ部３０を単にトレンチ部と称する場合がある。また、本例の半導体装置１００は、半導体基板１０の上面の上方に設けられたエミッタ電極５２およびゲートランナー５０を備える。エミッタ電極５２は上面電極の一例である。エミッタ電極５２およびゲートランナー５０は互いに分離して設けられる。
ゲートランナー５０の外側（Ｙ軸方向正側）には、エッジ終端構造部９０が配置されている。エッジ終端構造部９０は、上述したように１つ以上のガードリング９２を有してよい。ガードリング９２は、半導体基板１０の内部に形成された、Ｐ型の領域である。ガードリング９２は、ゲートランナー５０の外側において、活性部１２０を囲んで環状に設けられる。
エミッタ電極５２およびゲートランナー５０と、半導体基板１０の上面との間には層間絶縁膜が形成されるが、図２では省略している。本例の層間絶縁膜には、コンタクトホール５６、コンタクトホール４９およびコンタクトホール５４が、当該層間絶縁膜を貫通して形成される。
エミッタ電極５２は、コンタクトホール５４を通って、半導体基板１０の上面におけるエミッタ領域１２、コンタクト領域１５およびベース領域１４と接触する。また、エミッタ電極５２は、コンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部２５が設けられてよい。接続部２５と半導体基板１０の上面との間には、酸化膜等の絶縁膜が形成される。
ゲートランナー５０は、コンタクトホール４９を通って、ゲートランナー５１と接触する。なお図１においては、ゲートランナー５１を省略している。ゲートランナー５１は、ゲートトレンチ部４０と接続している。他の例では、ゲートランナー５１を介さずに、ゲートランナー５０とゲートトレンチ部４０とが接続されてもよい。
ゲートランナー５１は、不純物がドープされたポリシリコン等で形成される。ゲートランナー５１は、半導体基板１０の上面において、ゲートトレンチ部４０内のゲート導電部と接続される。ゲート導電部は、トランジスタ部７０におけるゲート電極の一例である。ゲートランナー５１は、ダミートレンチ部３０内のダミー導電部とは接続されない。本例のゲートランナー５１は、コンタクトホール４９の下方から、ゲートトレンチ部４０の先端部４１まで形成される。
ゲートランナー５１と半導体基板１０の上面との間には、酸化膜等の絶縁膜が形成される。ゲートトレンチ部４０の先端部４１においてゲート導電部は半導体基板１０の上面に露出している。ゲート導電部の上方における絶縁膜には、ゲート導電部およびゲートランナー５１を接続するコンタクトホールが設けられている。なお、図２では平面視で、エミッタ電極５２とゲートランナー５１が重なっている箇所があるが、エミッタ電極５２とゲートランナー５１は図示しない絶縁膜を挟んで互いに電気的に絶縁している。
エミッタ電極５２およびゲートランナー５０は、金属を含む材料で形成される。例えば、各電極の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金で形成される。各電極は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよく、コンタクトホール内においてタングステン等で形成されたプラグを有してもよい。
１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、半導体基板１０の上面において所定の配列方向（本例ではＸ軸方向）に沿って所定の間隔で配列される。本例のトランジスタ部７０においては、配列方向に沿って１つ以上のゲートトレンチ部４０と、１つ以上のダミートレンチ部３０とが交互に形成されている。
本例のゲートトレンチ部４０は、配列方向と垂直な長手方向（本例ではＹ軸方向）に沿って直線状に延伸する２つの直線部３９と、２つの直線部３９を接続する先端部４１とを有してよい。先端部４１の少なくとも一部は、半導体基板１０の上面において曲線状に形成されることが好ましい。ゲートトレンチ部４０の２つの直線部３９において、長手方向に沿った直線形状の端である端部どうしを先端部４１が接続することで、直線部３９の端部における電界集中を緩和できる。
少なくとも一つのダミートレンチ部３０は、ゲートトレンチ部４０のそれぞれの直線部３９の間に設けられる。これらのダミートレンチ部３０は、ゲートトレンチ部４０と同様に直線部２９および先端部３１を有してよい。他の例では、ダミートレンチ部３０は直線部２９を有し、先端部３１を有さなくてもよい。図２に示した例では、トランジスタ部７０において、ゲートトレンチ部４０の２つの直線部３９の間に、ダミートレンチ部３０の２つの直線部２９が配置されている。
ダイオード部８０においては、複数のダミートレンチ部３０が、半導体基板１０の上面においてＸ軸方向に沿って配置されている。ダイオード部８０におけるダミートレンチ部３０のＸＹ面における形状は、トランジスタ部７０に設けられたダミートレンチ部３０と同様であってよい。
ダミートレンチ部３０の先端部３１および直線部２９は、ゲートトレンチ部４０の先端部４１および直線部３９と同様の形状を有する。ダイオード部８０に設けられたダミートレンチ部３０と、トランジスタ部７０に設けられた直線形状のダミートレンチ部３０は、Ｙ軸方向における長さが同一であってよい。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に形成される。ウェル領域１１と、コンタクトホール５４の長手方向の端のうちゲートランナー５０が設けられる側の端とは、ＸＹ面内において離れて設けられる。ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲートランナー５０側の一部の領域はウェル領域１１に形成される。ゲートトレンチ部４０の先端部４１のＺ軸方向における底部、ダミートレンチ部３０の先端部３１のＺ軸方向における底部は、ウェル領域１１に覆われていてよい。
トランジスタ部７０およびダイオード部８０のそれぞれには、各トレンチ部に挟まれたメサ部６０が１つ以上設けられる。メサ部６０とは、トレンチ部に挟まれた半導体基板１０の領域において、トレンチ部の最も深い底部よりも上面側の領域である。
各トレンチ部に挟まれたメサ部６０には、ベース領域１４が形成される。ベース領域１４は、ウェル領域１１よりもドーピング濃度の低い第２導電型（Ｐ－型）である。
メサ部６０のベース領域１４の上面には、ベース領域１４よりもドーピング濃度の高い第２導電型のコンタクト領域１５が形成される。本例のコンタクト領域１５はＰ＋型である。半導体基板１０の上面においてウェル領域１１は、コンタクト領域１５のうちＹ軸方向において最も端に配置されたコンタクト領域１５から、ゲートランナー５０の方向に離れて形成されてよい。半導体基板１０の上面において、ウェル領域１１とコンタクト領域１５との間には、ベース領域１４が露出している。
トランジスタ部７０においては、半導体基板１０の内部に形成されたドリフト領域よりもドーピング濃度が高い第１導電型のエミッタ領域１２が、メサ部６０－１の上面に選択的に形成される。本例のエミッタ領域１２はＮ＋型である。エミッタ領域１２の半導体基板１０の深さ方向（－Ｚ軸方向）に隣接するベース領域１４のうち、ゲートトレンチ部４０に接する部分が、チャネル部として機能する。ゲートトレンチ部４０にオン電圧が印加されると、Ｚ軸方向においてエミッタ領域１２とドリフト領域との間に設けられたベース領域１４において、ゲートトレンチ部４０に隣接する部分に電子の反転層であるチャネルが形成される。ベース領域１４にチャネルが形成されることで、エミッタ領域１２とドリフト領域との間にキャリアが流れる。
本例では、各メサ部６０のＹ軸方向における両端部には、ベース領域１４－ｅが配置されている。本例では、それぞれのメサ部６０の上面において、ベース領域１４－ｅに対してメサ部６０の中央側で隣接する領域は、コンタクト領域１５である。また、ベース領域１４－ｅに対して、コンタクト領域１５とは逆側で接する領域はウェル領域１１である。
本例のトランジスタ部７０のメサ部６０－１においてＹ軸方向両端のベース領域１４－ｅに挟まれる領域には、コンタクト領域１５およびエミッタ領域１２がＹ軸方向に沿って交互に配置されている。コンタクト領域１５およびエミッタ領域１２のそれぞれは、隣接する一方のトレンチ部から、他方のトレンチ部まで形成されている。
トランジスタ部７０のメサ部６０のうち、ダイオード部８０との境界に設けられた１つ以上のメサ部６０－２には、メサ部６０－１のコンタクト領域１５よりも面積の大きいコンタクト領域１５が設けられている。メサ部６０－２にはエミッタ領域１２が設けられていなくてよい。本例のメサ部６０－２においては、ベース領域１４－ｅに挟まれた領域全体に、コンタクト領域１５が設けられている。
本例のトランジスタ部７０の各メサ部６０－１においてコンタクトホール５４は、コンタクト領域１５およびエミッタ領域１２の各領域の上方に形成される。メサ部６０－２におけるコンタクトホール５４は、コンタクト領域１５の上方に形成される。各メサ部６０においてコンタクトホール５４は、ベース領域１４－ｅおよびウェル領域１１に対応する領域には形成されていない。トランジスタ部７０の各メサ部６０におけるコンタクトホール５４は、Ｙ軸方向において同一の長さを有してよい。
ダイオード部８０において、半導体基板１０の下面と接する領域には、Ｎ＋型のカソード領域８２が形成される。図２においては、カソード領域８２が形成される領域を破線で示している。半導体基板１０の下面と接する領域においてカソード領域８２が形成されていない領域には、Ｐ＋型のコレクタ領域が形成されてよい。
トランジスタ部７０は、Ｚ軸方向においてコレクタ領域と重なる領域のうち、コンタクト領域１５およびエミッタ領域１２が形成されたメサ部６０と、当該メサ部６０に隣接するトレンチ部とが設けられた領域であってよい。ただし、ダイオード部８０との境界におけるメサ部６０－２には、エミッタ領域１２に代えてコンタクト領域１５が設けられていてよい。
ダイオード部８０のメサ部６０－３の上面には、ベース領域１４が配置されている。ただし、ベース領域１４－ｅに隣接する領域には、コンタクト領域１５が設けられてもよい。コンタクト領域１５の上方で、コンタクトホール５４が終端している。
図３は、図２におけるＢ－Ｂ断面の一例を示す図である。Ｂ－Ｂ断面は、ダイオード部８０およびトランジスタ部７０を含み、エミッタ領域１２を通過するＸＺ面である。
本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。層間絶縁膜３８は、半導体基板１０の上面のすくなくとも一部を覆って形成される。層間絶縁膜３８には、コンタクトホール５４等の貫通孔が形成されている。コンタクトホール５４により、半導体基板１０の上面が露出する。層間絶縁膜３８は、ＰＳＧ、ＢＰＳＧ等のシリケートガラスであってよく、酸化膜または窒化膜等であってもよい。
エミッタ電極５２は、トランジスタ部７０およびダイオード部８０において、半導体基板１０および層間絶縁膜３８の上面に形成される。エミッタ電極５２は、コンタクトホール５４の内部にも形成されており、コンタクトホール５４により露出する半導体基板１０の上面２１と接触している。
上述したように、接続部分１３２は、エミッタ電極５２の上面と接続されている。エミッタ電極５２は、アルミニウムを含む金属層に加えて、金属層の上に設けられためっき層またははんだ層を含んでよい。接続部分１３２は、金属層と接触していてよく、めっき層と接触していてよく、はんだ層と接触していてもよい。
コレクタ電極２４は、半導体基板１０の下面２３に形成される。コレクタ電極２４は、半導体基板１０の下面２３全体と接触してよい。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で形成される。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向を深さ方向（Ｚ軸方向）と称する。コレクタ電極２４からエミッタ電極５２に向かう方向をＺ軸方向の正方向とする。
ダイオード部８０およびトランジスタ部７０における半導体基板１０の上面側には、Ｐ－型のベース領域１４が形成される。半導体基板１０の内部においてベース領域１４の下方には、Ｎ－型のドリフト領域１８が配置されている。それぞれのトレンチ部は、半導体基板１０の上面から、ベース領域１４を貫通して、ドリフト領域１８に達して設けられる。
当該断面において、トランジスタ部７０の各メサ部６０－１には、Ｎ＋型のエミッタ領域１２、Ｐ－型のベース領域１４およびＮ＋型の蓄積領域１６が、半導体基板１０の上面側から順番に配置されている。蓄積領域１６は、ドリフト領域１８よりもドナーが高濃度に蓄積している。蓄積領域１６の下方にはドリフト領域１８が設けられる。蓄積領域１６は、各メサ部６０におけるベース領域１４の下面全体を覆うように設けられてよい。つまり、蓄積領域１６はトレンチ部にＸ軸方向で挟まれてよい。ドリフト領域１８とベース領域１４との間に、ドリフト領域１８よりも高濃度の蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果、Ｉｎｊｅｃｔｉｏｎ‐Ｅｎｈａｎｃｅｍｅｎｔ ｅｆｆｅｃｔ）を高めて、トランジスタ部７０におけるオン電圧を低減することができる。
なお、トランジスタ部７０のコンタクト領域１５を通過するＸＺ断面においては、トランジスタ部７０の各メサ部６０－１には、エミッタ領域１２に代えて、コンタクト領域１５が設けられている。また、メサ部６０－２には、エミッタ領域１２に代えて、コンタクト領域１５が設けられている。コンタクト領域１５は、ラッチアップを抑制するラッチアップ抑制層として機能してよい。
当該断面においてダイオード部８０の各メサ部６０－３には、Ｐ－型のベース領域１４およびＮ＋型の蓄積領域１６が、半導体基板１０の上面側から順番に配置される。蓄積領域１６の下方にはドリフト領域１８が設けられる。ダイオード部８０には、蓄積領域１６が設けられていなくともよい。
トランジスタ部７０において、半導体基板１０の下面２３に隣接する領域には、Ｐ＋型のコレクタ領域２２が設けられている。ダイオード部８０において半導体基板１０の下面２３に隣接する領域には、Ｎ＋型のカソード領域８２が設けられている。
本例の半導体基板１０には、ドリフト領域１８とコレクタ領域２２との間、および、ドリフト領域１８とカソード領域８２との間に、Ｎ＋型のバッファ領域２０が設けられている。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、Ｐ＋型のコレクタ領域２２およびＮ＋型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
半導体基板１０の上面２１側には、１以上のゲートトレンチ部４０、および、１以上のダミートレンチ部３０が形成される。各トレンチ部は、半導体基板１０の上面２１から、ベース領域１４を貫通して、ドリフト領域１８に到達する。エミッタ領域１２、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
ゲートトレンチ部４０は、半導体基板１０の上面側に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲート電極の一例である。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に形成される。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
ゲート導電部４４は、深さ方向において、ゲート絶縁膜４２を挟んで、少なくとも隣接するベース領域１４と対向する領域を含む。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面において層間絶縁膜３８により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に電子の反転層によるチャネルが形成される。
ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、半導体基板１０の上面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えばダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。当該断面におけるダミートレンチ部３０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われる。なお、ダミートレンチ部３０およびゲートトレンチ部４０の底部は、下側に凸の曲面状（断面においては曲線状）であってよい。
図４は、半導体装置１００の上面構造の他の例を示す図である。本例の半導体装置１００は、半導体基板１０の上面の上方に複数の接続部分１３２、１３３が設けられている。本例における外部配線はワイヤーである。それぞれの接続部分は、接続部分の長手方向とは垂直なＹ軸方向において予め定められた配線間隔Ｌ３で設けられている。配線間隔Ｌ３は、ＸＹ面における接続部分の中央の、Ｙ軸方向における距離を指す。配線間隔Ｌ３は、半導体基板１０の上面全体において一定である。
本例では、少なくとも１つの接続部分１３２と、温度検出部１１０との上面視における距離Ｄ１が、配線間隔Ｌ３以下である（条件（４））。距離Ｄ１は、配線間隔Ｌ３の半分以下であってよい。また、温度検出部１１０は、Ｙ軸方向において２つの接続部分１３２に挟まれた領域の、Ｙ軸方向における中央に配置されてよい。このような配置により、温度検出部１１０は、より適切に温度を検出できる。
なお、接続部分は、Ｘ軸方向においても、所定の間隔で配列されていてよい。Ｘ軸方向に配列された複数の接続部分は、同一の外部配線１３０の接続部分であってよい。つまり、一つの外部配線１３０は、Ｘ軸方向における複数の位置で、上面電極と接続されていてよい。
図５は、温度検出部１１０および接続部分１３２の関係の一例を示す図である。上述したように、温度検出部１１０と、接続部分１３２とは、Ｙ軸方向において対向して配置されてよい。つまり、図５において破線で示すように、温度検出部１１０をＹ軸方向に伸ばした延伸領域内に、少なくとも１つの接続部分１３２が少なくとも部分的に配置されてよい。図５に示すように、接続部分１３２は、温度検出部１１０のＸ軸方向の全体と対向して配置されてよい。
図５に示すように、接続部分１３２の接続部長さＬ２は、検出部長さＬ１より大きくてよい。これにより、接続部分１３２と温度検出部１１０とのＸ軸方向における相対位置にバラツキが生じても、接続部分１３２における発熱を精度よく検出できる。なお、接続部長さＬ２は、検出部長さＬ１と同一であってよく、小さくてもよい。また、温度検出部１１０は、Ｙ軸方向において、２つの接続部分１３２に挟まれていることが好ましい。これにより、Ｙ軸方向における温度検出部１１０と接続部分１３２との相対位置にバラツキが生じても、接続部分１３２における発熱を精度よく検出できる。
図６は、温度検出部１１０および接続部分１３２の関係の他の例を示す図である。本例の接続部分１３２は、温度検出部１１０のＸ軸方向の一部分と対向して配置されている。なお、温度検出部１１０と部分的に対向する接続部分１３２は、Ｘ軸方向に複数設けられてよい。図６の例では、温度検出部１１０と部分的に対向する接続部分１３２が、Ｘ軸方向に２つ並んで配置されている。また、温度検出部１１０を基準として、Ｙ軸方向正側と、Ｙ軸方向負側の両方に、温度検出部１１０と部分的に対向する１つ以上の接続部分１３２が配置されていてもよい。図６の例では、温度検出部１１０のＹ軸方向正側およびＹ軸方向負側の両方に、２つの接続部分１３２が配置されている。このような配置により、接続部分１３２における発熱にバラツキが生じても、複数の接続部分１３２からの発熱が温度検出部１１０に到達するので、当該バラツキによる影響を低減できる。
また、ＸＹ面において、複数の接続部分１３２に外接する矩形領域を領域１４１とする。領域１４１は、Ｘ軸方向およびＹ軸方向に辺を有している。温度検出部１１０は、領域１４１の内部に設けられてよい。温度検出部１１０は、領域１４１の中央に配置されてよい。このような配置により、接続部分１３２における発熱をより適切に検出できる。
図７は、温度検出部１１０および接続部分１３２の関係の他の例を示す図である。図１から図６の例では、接続部分１３２は、Ｘ軸方向に長手を有していたが、本例の接続部分１３２は、Ｙ軸方向に長手を有している。また、Ｙ軸方向に長手を有する少なくとも１つの接続部分１３２が、Ｘ軸方向において温度検出部１１０と対向して配置されていてもよい。また、温度検出部１１０とＹ軸方向において対向する接続部分１３２はＸ軸方向に長手を有しており、温度検出部１１０とＸ軸方向において対向する接続部分１３２はＹ軸方向に長手を有してよい。このような構造により、温度検出部１１０を囲むように、接続部分１３２を配置できる。
図８は、ＸＹ面における温度検出部１１０の構造例を示す図である。本例の温度検出部１１０は、Ｐ型領域１５４およびＮ型領域１５２の１つ以上のＰＮ接合が、長手方向（本例ではＸ軸方向）に配列した構造を有する。それぞれのＰＮ接合は、配線１５３により電気的に直列に接続されている。
温度検出部１１０の検出部長さＬ１は、長手方向におけるＰＮ接合の両端の距離であってよい。当該距離には、ＰＮ接合を直列に接続する配線１５３が含まれていてよい。
図９は、半導体装置１００の上面の他の構造を示す模式図である。本例において外部配線は、リードフレーム１３４である。リードフレーム１３４は、ＸＹ面と平行な板状の導電部材を含む。本例のリードフレーム１３４は、半導体装置１００と接触する第１部分１３６および第２部分１３８と、第２部分１３８から半導体基板１０と離れる方向（本例ではＺ軸方向）に延伸する脚部１４２と、脚部１４２から他の回路要素に向かって延伸する架橋部１４４とを有する。
本例の第１部分１３６および第２部分１３８は、一体に形成されている。第１部分１３６および第２部分１３８が、半導体基板１０との接続部分１３２に対応する。
第１部分１３６および第２部分１３８と、温度検出部１１０との距離Ｄ１は、上述した接続部分１３２と温度検出部１１０との距離Ｄ１と同一の条件を満たす。例えば距離Ｄ１は、配列間隔Ｐ１の５倍以下である。なお、第１部分１３６および第２部分１３８と、温度検出部１１０との距離Ｄ１は、第１部分１３６および第２部分１３８の端部のうち、温度検出部１１０に最も近い端部と、温度検出部１１０との距離である。
本例においては、２つの第１部分１３６が、温度検出部１１０の長手方向（本例ではＸ軸方向）とは垂直な方向（本例ではＹ軸方向）において温度検出部１１０を挟んで配置されている。温度検出部１１０は、Ｙ軸方向において、２つの第１部分１３６の間の領域の中央に配置されてよい。
それぞれの第１部分１３６のＸ軸方向における幅は、温度検出部１１０のＸ軸方向における幅よりも大きくてよい。第１部分１３６の一部の領域は、Ｙ軸方向において温度検出配線１１２の一部と対向するように配置されていてもよい。
第２部分１３８は、２つの第１部分１３６を接続する。本例の第２部分１３８は、温度検出部１１０を基準として、上面視において温度検出配線１１２とは逆側に配置されている。一例として、温度検出部１１０の中心を通りＹ軸と平行な直線１４７により、半導体基板１０の上面を２つの領域１４６－１、１４６－２に分割した場合に、温度検出配線１１２と第２部分１３８とは異なる領域１４６に配置されている。図９の例では、第２部分１３８が領域１４６－２に配置されており、温度検出配線１１２が領域１４６－１に配置されている。第２部分１３８および温度検出配線１１２は、Ｘ軸方向において温度検出部１１０を挟んで配置されてよい。
このような構造により、温度検出部１１０を囲んで第１部分１３６または第２部分１３８を配置しつつ、温度検出部１１０および温度検出配線１１２を避けて第１部分１３６および第２部分１３８を配置できる。
なお、第１部分１３６において、領域１４６－２に配置されている部分のＸ軸方向の長さＬ４は、領域１４６－１に配置されている部分のＸ軸方向の長さＬ５より小さくてよい。つまり、第１部分１３６は、直線１４７を基準として、Ｘ軸方向において温度検出配線１１２側に長く伸びている。これにより、温度検出部１１０の周囲を、より多くの第１部分１３６で囲むことができる。
図１０は、比較例における、第１部分１３６または第２部分１３８の配置を示す図である。比較例においては、温度検出部１１０および温度検出配線１１２の少なくとも一方と重なって、第１部分１３６および第２部分１３８の少なくとも一方が配置されている。図１０においては、第１部分１３６または第２部分１３８が、温度検出部１１０と重なって配置されている例を示している。なお、図１から図９において説明した半導体装置１００も、第１部分１３６または第２部分１３８の配置以外の構造は、図１０に示した構造を有してよい。
温度検出部１１０のＰ型領域１５４およびＮ型領域１５２の上には、金属層１５５および金属層１５７が設けられている。金属層１５５および金属層１５７は、例えば図８に示した配線１５３として機能してよい。温度検出部１１０、金属層１５５および金属層１５７は、ポリイミド等の保護膜１４８により覆われている。
エミッタ電極５２は、半導体基板１０の上方に設けられる。エミッタ電極５２の一部の領域は、保護膜１４８に覆われていてもよい。エミッタ電極５２と保護膜１４８の上には、はんだ層５３が設けられる。はんだ層５３は、上面電極の一部として機能する。本例の第１部分１３６または第２部分１３８は、はんだ層５３の上面に接続されている。
はんだ層５３と保護膜１４８とは、はんだ層５３とエミッタ電極５２、または、はんだ層５３と第１部分１３６（または第２部分１３８）との組み合わせに比べて、界面１４９における密着性が低い。温度検出部１１０等の上方に、第１部分１３６等を配置すると、第１部分１３６、はんだ層５３、保護膜１４８および半導体基板１０の間の線膨張係数の違いにより、界面１４９に応力がかかりやすくなる。このため、界面１４９において、保護膜１４８とはんだ層５３とが剥離する場合がある。
これに対して図９に示した半導体装置１００によれば、温度検出部１１０および温度検出配線１１２と重ならないように第１部分１３６および第２部分１３８を配置している。このため、保護膜１４８とはんだ層５３とが剥離することを抑制できる。
図１１は、半導体装置１００の上面の他の構造を示す模式図である。図１１においては、外部配線および接続部分を省略しているが、外部配線および接続部分の構成は、図１から図９において説明したいずれかの態様と同一である。ただし、それぞれのパッドと、それぞれの接続部分とは重ならないように配置されている。
本例においては、ゲートパッド１１６が、温度検出部１１０を基準として、上面視において温度検出配線１１２とは逆側に配置されている。一例として、温度検出部１１０の中心を通りＹ軸と平行な直線１４７により、半導体基板１０の上面を２つの領域１４６－１、１４６－２に分割した場合に、温度検出配線１１２とゲートパッド１１６とは異なる領域１４６に配置されている。図１１の例では、ゲートパッド１１６が領域１４６－２に配置されており、温度検出配線１１２が領域１４６－１に配置されている。ゲートパッド１１６および温度検出配線１１２は、Ｘ軸方向において温度検出部１１０を挟んで配置されてよい。つまりゲートパッド１１６は、温度検出配線１１２をＸ軸方向に延長した直線上に配置されていてよい。
また、センスエミッタパッド１２２は、温度検出部１１０を基準として、ゲートパッド１１６とは逆側に配置されてよい。本例のセンスエミッタパッド１２２は、領域１４６－１に配置されている。また、カソードパッド１１８およびアノードパッド１１９も、ゲートパッド１１６とは逆側に配置されてよい。つまり、カソードパッド１１８およびアノードパッド１１９は、温度検出配線１１２と同じ側に配置されている。これにより、温度検出配線１１２とカソードパッド１１８およびアノードパッド１１９とを容易に接続できる。
半導体装置１００は、ＸＹ面において、ゲートパッド１１６から温度検出部１１０に向かって設けられたゲートランナー４８を有してよい。ゲートランナー４８は、ゲートランナー５１と同一の構造を有してよい。つまりゲートランナー４８は、不純物がドープされたポリシリコン等の半導体配線であってよい。
ゲートランナー４８は、温度検出部１１０の端部と対向する位置において、Ｙ軸方向正側と、Ｙ軸方向負側の２つの方向に枝分かれしてよい。２つのゲートランナー４８は、温度検出部１１０および温度検出配線１１２に沿って、Ｘ軸方向に平行に設けられてよい。ゲートランナー４８は、ＸＹ面においてそれぞれのパッドを迂回して、ゲートランナー５１と接続されている。
活性部１２０の上方にゲートランナー４８を配置することで、ゲートランナー５０およびゲートランナー５１から離れた領域にも、遅延および減衰が小さいゲート電圧を印加できる。また、本例のパッド配置によれば、ゲートランナー４８を温度検出配線１１２等に沿って設けられるので、ゲートランナー４８を設けることによる活性部１２０の面積のロスと、温度検出配線１１２を設けることによる活性部１２０の面積のロスを最小化できる。
図１２は、本発明の一つの実施形態に係る半導体パッケージ２００の一例を示す図である。半導体パッケージ２００は、１つ以上の半導体装置１００と、外部回路とを含む。本例の半導体パッケージ２００は、外部回路として、配線パターン（１６４、１６６、１６８、１７０）が設けられた回路基板１６２を有する。配線パターンは、銅等の導電材料で形成された薄膜であってよい。配線パターンの間、および、半導体装置１００と配線パターンとの間は、外部配線１３０により接続されている。一部または全部の外部配線１３０に代えて、リードフレーム１３４を用いてもよい。
本例の半導体装置１００は、図１１に示したパッド配置を有してよい。それぞれの半導体装置１００は、配線パターン１７０の上にはんだ等で接続されてよい。本例の半導体装置１００は、コレクタ電極２４が配線パターン１７０に接続されている。それぞれの配線パターン１７０には、複数の半導体装置１００が並列に接続されていてよい。また、異なる配線パターン１７０に設けられた半導体装置１００は、直列に接続されていてよい。つまり、異なる配線パターン１７０に設けられた半導体装置１００は、一方のエミッタ電極５２が、他方のコレクタ電極２４に電気的に接続されていてよい。また、配線パターン１６８は、同一の配線パターン１７０に設けられた複数の半導体装置１００のエミッタ電極５２と接続される。配線パターン１６８は、配線パターン１６６を介して外部に接続されてよい。
本例では、半導体装置１００の上面視における各端辺のうち、ゲートパッド１１６に最も近い端辺をゲートパッド端辺１１７とする。同一の配線パターン１７０に配置された２つの半導体装置１００は、ゲートパッド端辺１１７が互いに対向して配置されていてよい。
２つのゲートパッド端辺１１７の間には、配線パターン１６４が設けられている。２つの半導体装置１００のゲートパッド１１６は、共通の配線パターン１６４に接続されている。配線パターン１６４は、２つのゲートパッド端辺１１７の間に配置されている。このような配置により、２つの半導体装置１００に対して、共通のゲート電圧を簡易な配線で印加できる。また、２つの半導体装置１００に対して共通の配線パターン１６４を設ければよいので、装置を小型化できる。
また、同一の配線パターン１７０に配置された半導体装置１００のうちの一方（本例では半導体装置１００－１、１００－３）は、センスエミッタパッド１２２、カソードパッド１１８およびアノードパッド１１９が、配線パターン１６６に接続されている。配線パターン１６６は、外部の装置に接続されるパッドである。本例の半導体装置１００は、ゲートパッド１１６と、他のパッドとが逆側に配置されているので、センスエミッタパッド１２２、カソードパッド１１８およびアノードパッド１１９を配線パターン１６６の近傍に配置できる。
なお、同一の配線パターン１７０に配置された半導体装置１００のうちの他方（本例では半導体装置１００－２、１００－４）は、カソードパッド１１８およびアノードパッド１１９が、配線パターン１６６に接続されていなくてよい。本例においては、当該半導体装置１００に対しては、温度を検出しない。
図１３は、本発明の一つの実施形態に係る半導体モジュール４００の上面の一例を示す図である。なお、半導体モジュール４００では、アノードパッド１１９とカソードパッド１１８の配置が、図１２におけるアノードパッド１１９とカソードパッド１１８の配置と逆になっているが、図１２におけるアノードパッド１１９と図１３におけるアノードパッド１１９は同じ機能を有し、図１２におけるカソードパッド１１８と図１３におけるカソードパッド１１８は同じ機能を有するので、同じ符号を付している。また、上アームの配線パターンを配線パターン１７０－１、下アームの配線パターンを配線パターン１７０－２とする。ゲート端子である配線パターンを配線パターン１６４とし、後述する制御端子との中継端子である配線パターンを配線パターン１６６とする。
本例の半導体モジュール４００は、リードフレーム１７８を含む。半導体装置１００は、上述の通り、表面がめっきされためっきチップであり、所定の配線パターン１７０－１、１７０－２上に配置されている。リードフレーム１７８は、一端がめっきチップに接合され、他端が外部回路である配線パターン１６８、１７０－２に接合される。本例のリードフレーム１７８は、半導体装置１００と接触する第１接触部１８０、配線パターン１６８、１７０－２と接触する第２接触部１８２、回路基板１６２の上方で第１接触部１８０と第２接触部１８２とを橋渡しする架橋部１８４、第１接触部１８０と架橋部１８４とを接続する脚部１８６、および、第２接触部１８２と架橋部１８４とを接続する脚部１８８とを有する。第１接触部１８０、第２接触部１８２および架橋部１８４は、ＸＹ面と平行な板状の導電部材で構成されてよい。架橋部１８４は、半導体装置１００の表面から離間する側に突出した凸状の部位であってよい。
本例の半導体モジュール４００は、表面に外装材としてのモールド部１９２（図１４参照）を有する。モールド部１９２は、ゲル状の樹脂等で構成される。
架橋部１８４には、架橋部１８４の下方にモールド部１９２の樹脂を注入するための開口部１９０が設けられる。本例の架橋部１８４には、その内側であって中央付近に複数の開口部１９０が設けられている。これにより、モールド部１９２を構成するゲル状の樹脂をリードフレーム１７８の上下に確実に行きわたらせる事ができる。なお、配線パターン１７０－１、配線パターン１７０－２および配線パターン１６８には、半導体モジュール４００の外側の主端子に電気的に接続する引出し部１９８が設けられてよい。
図１４は、図１３におけるＥ－Ｅ'断面の一例を示す図である。Ｅ－Ｅ'断面は、リードフレーム１７８に設けられた開口部１９０を通るＹＺ面である。図１４に示す通り、リードフレーム１７８は、一端が配線パターン１７０－１の上方に設けられた半導体装置１００－１と接続する。また、リードフレーム１７８は、他端が配線パターン１７０－２と接続する。第１接触部１８０は、半導体装置１００－１の上方に配置される。第２接触部１８２は、配線パターン１７０－２の上方に配置される。本例の半導体装置１００－１、１００－２、１００－３、１００－４は、表面がめっきされた所謂めっきチップである。架橋部１８４は、脚部１８６により第１接触部１８０と接続され、脚部１８８により第２接触部１８２と接続される。上述のように、架橋部１８４には開口部１９０が設けられるので、脚部１８６、脚部１８８および架橋部１８４にて画定される空間にも、モールド部１９２のゲル状の樹脂が充填される。モールド部１９２は、例えばエポキシ樹脂等、他の材料で構成されてもよい。なお、モールド部１９２との密着を向上させるために、第１接触部１８０、第２接触部１８２、脚部１８６、または脚部１８８のいずれかの１つ、あるいは複数に開口部１９０を設けてもよい。
なお、本例の半導体装置１００－１、１００－２、１００－３、１００－４は、図９に示す温度検出部１１０を有する半導体装置１００であってよい。このような場合には、本例のリードフレーム１７８は、図９に示す温度検出部１１０に重ならないリードフレーム１３４であってよい。すなわち、リードフレーム１７８は、温度検出部１１０を挟むように半導体装置１００の表面に接合されてよい。リードフレーム１７８は、一体に形成された第１部分１３６および第２部分１３８を有し、温度検出部１１０を囲んで第１部分１３６または第２部分１３８を配置してよい。
図１５は、本発明の一つの実施形態に係る半導体モジュールの上アームと下アームとの接続関係を含む模式的な回路図である。図１５に示すように、半導体装置１００－１および半導体装置１００－２は並列に接続され、上アームを構成する。半導体装置１００－３および半導体装置１００－４は並列に接続され、下アームを構成する。本例では、１つのアームが２つの半導体装置１００により構成される。半導体装置１００－１および半導体装置１００－２を含む上アームと、半導体装置１００－３および半導体装置１００－４を含む下アームは直列に接続される。半導体装置１００－１および半導体装置１００－３は、図１３に示すように半導体モジュール４００のＸ軸負側に配置される。半導体装置１００－２および半導体装置１００－４は、図１３に示すように半導体モジュール４００のＸ軸正側に配置される。
半導体装置１００－１および半導体装置１００－２には、一方の制御回路１７２－１が接続される。制御回路１７２－１は、半導体装置１００－１および半導体装置１００－２にゲート電圧を供給する。また、半導体装置１００－３および半導体装置１００－４には、他方の制御回路１７２－２が接続される。制御回路１７２－２は、制御回路１７２－１と同様の機能を有してよい。
センスエミッタ端子（ＳＥ）はセンスエミッタパッド１２２に接続される。エミッタ端子（Ｅ）は、エミッタ電極５２に接続される。制御回路１７２－１および制御回路１７２－２は、それぞれセンス抵抗Ｒｓｅを介してセンスエミッタ端子（ＳＥ）とエミッタ端子（Ｅ）との間に流れる電流を検出する。その他、制御回路１７２－１、１７２－２は、アノードパッド１１９およびカソードパッド１１８に接続する温度検出部１１０の温度センスダイオードの電圧変化から温度を検出する温度検出回路を有してよい。
図１６は、本発明の一つの実施形態に係る半導体モジュール３００の上面の一例を示す図である。図１６に示す通り、本例の半導体モジュール３００は、筐体８８を備える。筐体８８は、Ｕ、Ｖ、Ｗ、Ｐ、Ｎ等の主端子８６と、Ｇ（ゲート）、Ｓｅ（センスエミッタ）、Ａ（アノード）、Ｋ（カソード）等の制御端子９９を有する。筐体８８の底面９４の上方には、配線パターン１７０を有する回路基板１６２が搭載される。回路基板１６２は、例えば、アルミナセラミックス基板に銅回路板を接合して形成される。本例の半導体モジュール３００は、例えば３相モータを駆動するためのものであり、６つのアームを有するいわゆる６ｉｎ１型のものである。筐体８８には３つの回路基板１６２がＹ軸方向に並んで搭載されている。各回路基板１６２は、Ｕ、Ｖ、Ｗの各主端子８６への出力を構成する上下アームをそれぞれ含む。また、それぞれのアームは、図１５に示す通り、並列に接続された２つの半導体装置１００を有する。
筐体８８は、配線パターン１６６と接続するための中継端子９６を有する。配線パターン１６６と中継端子９６とは、配線１３１により接続される。なお、センスエミッタパッド１２２、カソードパッド１１８およびアノードパッド１１９も、同様の配線１３１で、配線パターン１６６に接続されるものとしてよい。また、筐体８８は、制御端子９９を有する。それぞれの中継端子９６は、それぞれの制御端子９９と配線１３９により接続される。配線１３９は、配線１３１と異なりワイヤ等でなく、筐体８８内部に埋め込まれた金属配線等であってよい。本例において、制御端子９９は回路基板１６２のＸ軸負側に設けられ、Ｘ軸正側には設けられていない。このような配置は、流路方向の他方側すなわち上流側に配置された半導体装置１００－２、１００－４の検出部１０８（図２０参照）が、制御端子９９に接続されないため可能となっている。これにより、制御端子９９が接続されるゲート駆動回路等の制御回路１７２－１、１７２－２との組付性を向上でき、レイアウト配置を単純化することができる。
制御端子９９の数は、中継端子９６および配線パターン１６６の数と同じであってよい。本例においては、半導体装置１００－１および半導体装置１００－２に対応する配線パターン１６６および中継端子９６が５個設けられ、半導体装置１００－３および半導体装置１００－４に対応する配線パターン１６６および中継端子９６が５個設けられる。
筐体８８の下方には、予め定められた流路方向に冷媒を流す冷却部が配置される。冷却部は底面９４の下方に配置されており、図１６の上面視においては視認できない位置に配置されている。また、筐体８８は、半導体モジュール３００を外部の装置に固定するための貫通孔８４を有してよい。
図１７は、本発明の一つの実施形態に係る半導体モジュール３００の背面の一例を示す図である。図１７は、図１６の上面図をＺ軸方向の反対側から、即ち、Ｚ軸負側から正側に見た場合の図である。図１７に示す通り、筐体８８は冷却部１１４を有する。冷却部１１４は、側壁６３を有する。冷却部１１４には、側壁６３によって囲まれた空間が設けられる。当該空間に冷媒が流れる。冷却部１１４には、当該空間において、Ｘ軸方向に沿って配置された冷却フィン９５が複数設けられてよい。
筐体８８は、冷媒を冷却部１１４に導入するための冷媒導入口９７と、冷媒を冷却部１１４から導出するための冷媒導出口９８とを有する。よって、冷媒導出口９８に近い一方の側が下流側であり、冷媒導入口９７に近い他方の側が上流側である。本例においては、半導体モジュール３００は、冷媒導入口９７と冷媒導出口９８とを１つずつ有するが、冷媒導入口９７と冷媒導出口９８とをそれぞれ複数有してもよい。
冷媒導入口９７と冷媒導出口９８とは、Ｘ軸方向またはＹ軸方向に対向する２つの辺上に、それぞれ設けられてよい。本例においては、Ｘ軸正側が冷媒導入口９７であり、Ｘ軸負側が冷媒導出口９８である。
図１８は、図１６および図１７におけるＣ－Ｃ'断面の一例を示す図である。Ｃ－Ｃ'断面は、半導体装置１００－１および半導体装置１００－２を通るＸＺ面である。図１８に示す通り、筐体８８には配線パターン１７０を有する回路基板１６２を搭載するための凹部９３が設けられている。すなわち、凹部９３の底面９４に、回路基板１６２が配置される。回路基板１６２は、その上方に半導体装置１００－１および半導体装置１００－２を有してよい。凹部９３の深さは、半導体装置１００－１、１００－２および回路基板１６２の厚さよりも深くてよい。なお、図１８および図１９では、半導体装置１００－１、１００－２を覆うモールド部１９２の図示を便宜上省略している。
筐体８８は、底面９４の下方に冷却部１１４を有する。筐体８８は、冷媒導入口９７と冷媒導出口９８とを有する。Ｃ－Ｃ'断面は、冷媒導入口９７と冷媒導出口９８とを通らないので、図１８においては、ＸＺ平面内における冷媒導入口９７と冷媒導出口９８の位置を破線部にて示している。冷媒は、冷却部１１４の内部をＸ軸正側から負側に向かって進む。２並列の半導体装置１００－１、１００－２は、冷媒が流れる方向に対して平行に配置されてよい。
図１９は、図１６および図１７におけるＤ－Ｄ'断面の一例を示す図である。Ｄ－Ｄ'断面は、半導体装置１００－２および半導体装置１００－４を通るＹＺ面である。本例においては、凹部９３の底面９４に回路基板１６２がＹ軸方向に３つ配置される。冷却部１１４には、冷却フィン９５が複数設けられてよい。冷却フィン９５は、冷却部１１４の内部の空間において、当該空間のＺ軸方向における下端から上端まで設けられてよい。
冷却部１１４に冷却フィン９５が設けられる場合、冷媒は、隣り合う冷却フィン９５の間をＸ軸方向に進む。このため、冷媒の流路方向は、冷却フィン９５の延伸方向（Ｘ軸方向）としてよい。冷却部１１４に冷却フィン９５が設けられない場合、冷媒の流路方向は、冷媒導入口９７と冷媒導出口９８とをつなぐ方向としてよい。
図２０は、本発明の一つの実施形態に係る半導体装置１００の上面の構造の他の一例を示す図である。半導体モジュール３００、４００は、当該半導体装置１００を有する。図２０においては、半導体装置１００－１および半導体装置１００－２の上面の一例を、それぞれ示している。半導体装置１００－１は、半導体モジュール３００、４００において冷媒の流路方向の一方側（冷媒導出口９８側）に設けられる。また、半導体装置１００－２は、半導体モジュール３００、４００において冷媒の流路方向の他方側（冷媒導入口９７側）に設けられる。
半導体装置１００－１は、活性部１２０およびエッジ終端構造部９０を備える。活性部１２０には、メイン半導体素子部１２５とセンス半導体素子部１２４とが形成される。メイン半導体素子部１２５には、トランジスタ部７０およびダイオード部８０が設けられる。本例においては、トランジスタ部７０およびダイオード部８０はＸ軸方向に沿って延伸して設けられる。また、本例においては、トランジスタ部７０およびダイオード部８０は、Ｙ軸方向に交互に設けられる。
半導体装置１００－１において、半導体基板１０の上面２１の上方には、ゲートパッド１１６、ダミーゲートパッド１１５および複数の検出パッド１２６が設けられている。検出パッド１２６は、一例としてアノードパッド１１９、カソードパッド１１８およびセンスエミッタパッド１２２である。半導体装置１００－１において、検出パッド１２６はＸ軸方向に対向する端辺の一方側（Ｘ軸負側）に設けられ、ゲートパッド１１６およびダミーゲートパッド１１５は当該端辺の他方側（Ｘ軸正側）に設けられる。なお、半導体基板１０に設けられるパッドの個数および種類は、図２０に示す例に限定されない。
半導体装置１００－１において、半導体基板１０の上面２１の上方には、センス半導体素子部１２４が設けられている。本例において、センス半導体素子部１２４はＸ軸方向に対向する端辺の一方側（Ｘ軸負側）に設けられる。センス半導体素子部１２４は、センスエミッタパッド１２２に接続され、センスエミッタパッド１２２がセンスエミッタ端子（ＳＥ）に接続される。
カソードパッド１１８およびアノードパッド１１９は、温度検出部１１０の温度センスダイオードのアノード、カソードにそれぞれ接続されている。ゲートパッド１１６は、トランジスタ部７０のゲート電極と接続されている。ダミーゲートパッド１１５は、ダミートレンチのスクリーニングに用いるパッドである。
半導体装置１００－１は、トランジスタ部７０にゲート電圧を供給するゲートランナー５０を備える。一例として、ゲートランナー５０は半導体基板１０の上面２１の上方に設けられ、上面２１とは層間絶縁膜３８で絶縁されている。
ゲートランナー５０は、上面視において、半導体基板１０の端辺と、各パッドとの間を通って設けられている。本例のゲートランナー５０は、ゲートパッド１１６、カソードパッド１１８、アノードパッド１１９およびセンスエミッタパッド１２２のそれぞれと、これらのパッドに最も近い端辺との間を通って、当該端辺と平行に設けられている。ゲートランナー５０は、ゲートパッド１１６と接続されている。また、ゲートランナー５０は、半導体基板１０の他の端辺と、活性部１２０との間において、活性部１２０を囲むように設けられている。つまり本例のゲートランナー５０は、半導体基板１０の各端辺に沿って環状に設けられている。
ゲートランナー４８は、ＸＹ面においてそれぞれのパッドを迂回して、ゲートランナー５０と接続されている。ゲートランナー４８は、活性部１２０の上方に設けられてよい。ゲートランナー４８は、温度検出部１１０および温度検出配線１１２に沿って、Ｘ軸方向に平行に設けられてよい。
エッジ終端構造部９０は、半導体基板１０の上面において、ゲートランナー５０と半導体基板１０の外周端１４０との間に設けられる。エッジ終端構造部９０は、半導体基板１０の上面においてゲートランナー５０を囲むように環状に配置されてよい。本例のエッジ終端構造部９０は、半導体基板１０の外周端１４０に沿って配置されている。
半導体装置１００－１は、検出部１０８を備える。検出部１０８は、一例として温度検出部１１０またはセンス半導体素子部１２４である。半導体装置１００－１は、検出部１０８に接続される検出パッド１２６を有する。一方、半導体装置１００－２は、検出部１０８を備えるものの、検出パッド１２６を有さない。
温度検出部１１０は、活性部１２０の上方に設けられる。温度検出部１１０は、半導体基板１０の上面視で、活性部１２０の中央に設けられてよい。温度検出部１１０は、所定の長手方向に長手を有する。本例の長手方向はＸ軸方向であるが、長手方向はＸ軸方向とは異なっていてもよい。温度検出部１１０は、１つ以上のトランジスタ部７０および１つ以上のダイオード部８０に渡って配置されてよい。
温度検出配線１１２は、活性部１２０の上方に設けられる。温度検出配線１１２は、温度検出部１１０と接続される。温度検出配線１１２は、半導体基板１０の上面２１において活性部１２０の端部まで延伸し、カソードパッド１１８およびアノードパッド１１９と接続される。カソードパッド１１８およびアノードパッド１１９を介して温度検出部１１０の電気特性を測定することで、温度検出部１１０の温度を検出することができる。
本例の温度検出配線１１２は、アルミニウム（Ａｌ）で形成される。温度検出配線１１２は、アルミニウム（Ａｌ）をスパッタリングにより形成してよい。すなわち、温度検出配線１１２とカソードパッド１１８を接続する配線および温度検出配線１１２とアノードパッド１１９を接続する配線は、アルミニウム（Ａｌ）をスパッタリングした後に、スパッタリングした当該アルミニウム（Ａｌ）をエッチングすることにより形成してよい。なお、温度検出配線１１２は、ポリシリコンで形成してもよい。
半導体装置１００－２は、半導体装置１００－１をＸ軸方向に反転した構成を有する。半導体装置１００－１および半導体装置１００－２の活性部１２０の面積は、同一である。このため、半導体装置１００－１および半導体装置１００－２の動作時においては、半導体装置１００－１および半導体装置１００－２には、略同一の電流が流れる。
半導体装置１００－１においては、カソードパッド１１８、アノードパッド１１９およびセンスエミッタパッド１２２、並びにセンス半導体素子部１２４は、Ｘ軸方向に対向する端辺の一方側（Ｘ軸負側）に配置され、ゲートパッド１１６が当該端辺の他方側（Ｘ軸正側）に配置される。半導体装置１００－２においては、検出パッド１２６は設けられず、ゲートパッド１１６が当該端辺の一方側（Ｘ軸負側）に配置される。
半導体装置１００－２において、検出部１０８としての温度検出部１１０およびセンス半導体素子部１２４は内蔵されてよい。すなわち、半導体装置１００－１、１００－２は、同じチップであってよい。しかし、半導体装置１００－２において特に検出パッド１２６として、センス半導体素子部１２４に接続されたセンスエミッタパッド１２２を設け、センスエミッタパッド１２２を解放した場合には、センス半導体素子部１２４のゲート電位が不定となり、素子の動作を損なうおそれがある。検出パッド１２６としてのセンスエミッタパッド１２２をエミッタ電位に接続することでこのような問題は解消できるが、追加の配線が必要となり、製品の小型化に逆行するおそれがある。このため、本例では、内蔵した温度検出部１１０およびセンス半導体素子部１２４から信号の取り出しができないように無効化されていてよい。具体的には、例えば、検出パッド１２６を設けずに半導体基板１０上にエミッタ電極５２を被着する際に、これらの検出部１０８を覆ってしまってよい。また、エミッタ電極５２で覆った検出部１０８の上をポリイミド等の保護膜で被覆してよいし、エミッタ電極５２で覆わずにポリイミド等の保護膜で被覆してもよい。
半導体モジュール３００、４００において、半導体装置１００－３は、本例の半導体装置１００－１と同じ構成を有する。また、半導体装置１００－４は、本例の半導体装置１００－４と同じ構成を有する。
図２１は、本発明の一つの実施形態に係る半導体回路装置５００の模式的な回路図である。図２１に示すように、本例の半導体回路装置５００は、半導体装置１００を備える。半導体装置１００は、半導体基板１０に設けられたメイン半導体素子部１２５およびセンス半導体素子部１２４（図２２および図２３参照）を有する。メイン半導体素子部１２５は、トランジスタ部７０とダイオード部８０とを含む。センス半導体素子部１２４は、トランジスタ部７０と異なる他のトランジスタ部７１と、トランジスタ部７１よりも内側に配置された、ダイオード部８０と異なる他のダイオード部８１と、を含む。
また、半導体回路装置５００は、センス半導体素子部１２４の順方向電流および逆方向電流を検出する電流検出回路２２０と、半導体装置１００の温度を検出する温度検出回路２１０と、逆方向電流の電流の値に応じて信号を出力するゲート駆動回路２３０とを含む制御回路１７２を備える。ここで、本例の半導体装置１００および制御回路１７２は、それぞれ上述の説明が適用される。
半導体装置１００において、ゲート端子（Ｇ）は、ゲートパッド１１６に相当する。アノード端子（Ａ）は、アノードパッド１１９に相当し、半導体装置１００の外部に設けられる温度検出回路２１０と接続される。カソード端子（Ｋ）は、カソードパッド１１８に相当し、半導体装置１００の外部において接地される。センスエミッタ端子（ＳＥ）は、センスエミッタパッド１２２に相当し、センスエミッタパッド１２２の下流側には、半導体装置１００の外部に設けられる電流検出回路２２０およびセンス抵抗Ｒｓｅが並列に接続される。温度検出回路２１０は、温度検出部１１０の温度センスダイオードの電圧変化から温度を検出する。例えば、温度センスダイオードは、温度が上昇するほど抵抗が低くなる負の温度特性を有する。電流検出回路２２０は、センス抵抗Ｒｓｅの電圧降下を電流に換算し、メイン半導体素子部１２５とセンス半導体素子部１２４との面積比からメイン半導体素子部１２５に流れる電流を検出する。ゲート駆動回路２３０は、半導体装置１００のゲートを駆動する。ゲート駆動回路２３０は、温度検出回路２１０からの異常発熱を示す信号、あるいは、電流検出回路２２０からの過電流を示す信号を受けて、ゲートを遮断する等の保護動作を実施してよい。
図２２は、図２０におけるセンス半導体素子部１２４の近傍の拡大図である。図２１でも示した通り、本例の一つの特徴は、センス半導体素子部１２４が、トランジスタ部７１とダイオード部８１とを有する、いわゆる逆導通型ＩＧＢＴで構成されている点である。センス半導体素子部１２４は、上面視でベース領域１４よりも不純物濃度が高く、トレンチ部よりも深さが深い第２導電型（Ｐ型）のウェル領域１１に囲まれている。ここで、本例では、ダイオード部８１がトランジスタ部７１に囲まれることで、ダイオード部８１がトランジスタ部７１よりも内側に配置されている。
ダイオード部８１は、下面２３にカソード領域８２が設けられた領域を上面２１に投影した領域であってよい。本例においては、ダイオード部８１がトランジスタ部７１に囲まれているので、ウェル領域１１からダイオード部８１のカソード領域８２へのキャリアの流入を防ぐことができる。なお、センス半導体素子部１２４におけるトランジスタ部７１とダイオード部８１との面積比は、図２０に示す半導体装置１００におけるトランジスタ部７０とダイオード部８０との面積比と等しくてよい。
図２３は、図２０におけるセンス半導体素子部１２４の近傍の他の拡大図である。本例は、ダイオード部８１が２つのトランジスタ部７１に挟まれている点で、図２４に示すセンス半導体素子部１２４と異なる。ダイオード部８０は、下面２３にカソード領域８２が設けられた領域を上面２１に投影した領域であってよい。
センス半導体素子部１２４において、上面視でトランジスタ部７１とダイオード部８１以外の領域には、下面２３にコレクタ領域２２が設けられてよい。本例においては、カソード領域８２がウェル領域１１から離れていてダイオード部８１がトランジスタ部７１よりも内側に配置されているので、ウェル領域１１からダイオード部８１のカソード領域８２へのキャリアの流入を防ぐことができる。なお、センス半導体素子部１２４におけるトランジスタ部７１とダイオード部８１との面積比は、図２０に示す半導体装置１００におけるトランジスタ部７０とダイオード部８０との面積比と等しくてよい。
図２４は、図２１に示す半導体装置１００の電圧Ｖｃｅと電流Ｉｃとの関係を示す図である。図２４に示す通り、電圧Ｖｃｅをゼロから正方向に増加させるとトランジスタ部７０、７１が動作を開始するので、電圧Ｖｃｅの増加に伴い、電流Ｉｃが正方向に増加する。電圧Ｖｃｅをゼロから負方向に増加させるとダイオード部８０、８１が動作を開始するので、電圧Ｖｃｅの増加に伴い、電流Ｉｃが負方向に増加する。
図２５は、図２１に示す半導体装置１００の電流センス特性を示す図である。図２５においては、一例としてゲート電圧Ｖｇを１５（Ｖ）印加した場合、および、印加しない場合（Ｖｇ＝０（Ｖ）の場合）の動作を示している。図２５に示す通り、本例の半導体装置１００は、センス電圧Ｖｓｅの正方向の増加に伴い、センス電流Ｉｓが正方向に増加する。また、本例の半導体装置１００は、センス半導体素子部１２４を逆導通型ＩＧＢＴで構成しているので、電圧Ｖｓｅの負方向の増加に伴い、電流Ｉｓが負方向に増加する。また、電圧Ｖｇがゼロの場合においても、電圧Ｖｓｅの負方向の増加に伴い、電流Ｉｓが負方向に増加する。電圧Ｖｇがゼロの場合は、電圧Ｖｇが１５Ｖの場合よりも、電圧Ｖｓｅの負方向の増加に伴う電流Ｉｃの負方向の増加が急峻になる。なお、本例に限らず、センス半導体素子部１２４は、ダイオード部８１を有さずトランジスタ部７１のみで構成されてもよい。
図２６は、図１６に示す半導体モジュール３００のうちＹ軸方向の最も負側に配置される回路基板１６２の近傍を示す図である。図２６においては、冷却部１１４を流れる冷媒の流路方向を合わせて示している。
配線パターン１７０－１に配置される半導体装置１００－１および半導体装置１００－２の活性部１２０の面積は、同一である。このため、半導体装置１００－１および半導体装置１００－２の動作時において、半導体装置１００－１および半導体装置１００－２には略同一の電流が流れ、略同一に発熱する。この発熱を許容温度以下に抑えるために、冷却部１１４の冷媒導入口９７から冷媒導出口９８へと冷媒を流すことで冷却を行っている。ここで、上述のように冷媒は冷媒導入口９７から冷媒導出口９８へと通水されるため、予め定められた流路方向の他方側（Ｘ軸正側）に配置された半導体装置１００－２、１００－４の発熱で温められ、予め定められた流路方向の一方側（Ｘ軸負側）に配置された半導体装置１００－１、１００－３は、冷媒導入口９７よりも温まった冷媒で冷却される。ここで、他方側は上流側、一方側は下流側である。したがって、半導体モジュール３００、４００に搭載される半導体装置１００を許容条件内（許容温度内、許容電流内）で使用するためには、下流側に配置された半導体装置１００の検出部１０８のみを監視すればよい。以下、図２７を用いて詳細に説明する。
図２７は、図２６に示す半導体モジュール３００における冷媒の温度を、Ｘ軸方向における位置ごとに示す図である。図２６に示す通り、冷媒導入口９７における冷媒の温度を温度Ｔ１とする。冷媒の上流側に配置される半導体装置１００－２における冷媒の温度を温度Ｔ２とする。冷媒の下流側に配置される半導体装置１００－１における冷媒の温度を温度Ｔ３とする。冷媒導出口９８における冷媒の温度を温度Ｔ４とする。
冷媒導入口９７（図１７参照）から導入された冷媒は、半導体装置１００－２および半導体装置１００－４を冷却するので、この冷却により温度が上昇する。このため、温度Ｔ２は温度Ｔ１よりも大きい。半導体装置１００－２および半導体装置１００－４を冷却した冷媒は、次に半導体装置１００－１および半導体装置１００－３を冷却するので、この冷却により温度がさらに上昇する。このため、温度Ｔ３は温度Ｔ２よりも大きい。半導体装置１００－１および半導体装置１００－３を冷却した冷媒は、冷媒導出口９８においては半導体装置１００が存在しないので、温度が上昇しない。このため、温度Ｔ４は温度Ｔ３よりも小さい。このため、半導体装置１００－１および半導体装置１００－３の温度Ｔ３を監視することで、それぞれの半導体装置１００が過熱状態か否かを判定することができる。半導体装置１００－２および半導体装置１００－４の温度Ｔ２は、監視しなくてよい。
図２６の例においては、冷媒の流路方向の一方側（Ｘ軸負側）に配置される半導体装置１００－１および半導体装置１００－３は、過熱状態か否かが監視されるので、検出パッド１２６（アノードパッド１１９、カソードパッド１１８およびセンスエミッタパッド１２２）が、配線パターン１６６に接続される。当該配線パターン１６６は半導体モジュール３００の筐体８８に設けられる中継端子９６と接続され、中継端子９６が制御端子９９と接続される。これにより、半導体モジュール３００の外部から半導体装置１００の過熱状態を監視することができる。
冷媒の流路方向の他方側（Ｘ軸正側）に配置される半導体装置１００－２および半導体装置１００－４は、過熱状態か否かが監視されないので、半導体装置１００－２および半導体装置１００－４の検出部１０８は無効化されていてよい。具体的には、検出パッド１２６が設けられていなくてよい。また、半導体装置１００－２および半導体装置１００－４には検出パッド１２６が設けられないので、配線パターン１６６、中継端子９６および制御端子９９が設けられなくてよい。
本例において、外部配線１３０－１は半導体装置１００－１、１００－２と、配線パターン１７０－２とを接続する。配線パターン１７０－２は、半導体装置１００－１と半導体装置１００－２との間に配置される配線パターン１６９－１と接続され、配線パターン１６９－１は１つの配線パターン１６６と接続される。当該１つの配線パターン１６６は、１つの中継端子９６と接続される。また、外部配線１３０－２は半導体装置１００－３、半導体装置１００－４と、配線パターン１６８とを接続する。配線パターン１６８は、半導体装置１００－３と半導体装置１００－４との間に配置される配線パターン１６９－２と接続され、配線パターン１６９－２は他の１つの配線パターン１６６と接続される。当該他の１つの配線パターン１６６は、他の１つの中継端子９６と接続される。本例においては、配線パターン１６９を２つの半導体装置１００の間に配置しこれらが中継端子としての役割を担っているので、配線パターン１６６を冷媒の流路方向の他方側（Ｘ軸正側）に配置することができる。
本例の半導体モジュール３００は、半導体装置１００－２および半導体装置１００－４の検出パッド１２６がないので、これに対応する配線パターン１６６、中継端子９６および制御端子９９も設けられない。このため、半導体モジュール３００から取り出す制御端子９９の数を削減することができ、小型化することができる。
本例の半導体モジュール３００では、冷媒の上流側、下流側に配置される１アームの半導体装置１００の下流側に、温度検出部１１０およびセンス半導体素子部１２４の双方を設けるとしたが、これらのうち片方のみが配置されてもよい。
本例においては、１つのアームに２つの半導体装置１００が並列に接続されて配置されているが、３つ以上の半導体装置１００が並列に接続されて配置されていてもよい。１つのアームに配置される半導体装置１００の数が多くなるほど、制御端子９９を冷媒の流路方向の一方側に配置し、他方側に配置しないことによる小型化の効果を大きくすることができる。なお、予め定められた流路方向とは、予め検出部１０８が無効化された側を上流側、検出部１０８から信号が取り出される側を下流側としてよい。
図２６に示す通り、半導体モジュール３００のゲート端子としての配線パターン１６４は、冷媒の流路方向における半導体装置１００－１と半導体装置１００－２との間に配置されてよい。半導体装置１００－１のゲートパッド１１６と、半導体装置１００－２のゲートパッド１１６は、それぞれ当該ゲート端子としての配線パターン１６４に接続されてよい。ゲート端子としての配線パターン１６４が、冷媒の流路方向における半導体装置１００－１と半導体装置１００－２との間に配置されることで、半導体装置１００－１および半導体装置１００－２においてゲート端子を共通化できる。これにより、半導体モジュール３００のゲート端子の数を削減することができ、小型化することができる。
ゲート端子としての配線パターン１６４は、配線１３７により１つの配線パターン１６６と接続される。また、当該１つの配線パターン１６６は、筐体８８に設けられた１つの中継端子９６と接続される。中継端子９６は、配線１３９により制御端子９９と接続される。即ち、２つの半導体装置１００には、制御端子９９、配線１３９、１つの中継端子９６、配線１３１、１つの配線パターン１６６、配線１３７およびゲート端子１６４を経由して、ゲート電圧が印加される。
配線１３１、配線１３７および配線１３９は、アルミニウムや銅、金等の金属配線であってよい。配線１３７は、配線１３１および配線１３９よりも太くてよい。配線１３７は配線１３１および配線１３９よりも長いので、配線１３７は配線１３１および配線１３９よりも電流による発熱が大きくなりやすく、断線しやすい。このため、配線１３７を配線１３１および配線１３９よりも太くすることで、配線１３７の断線を抑制することができる。
半導体装置１００－１および半導体装置１００－２は、図２６に示す通り、一方の半導体装置１００－２のゲートパッド１１６と、他方の半導体装置１００－１のゲートパッド１１６とが、冷媒の流路方向に対向するように配置されてよい。即ち、冷媒の流路方向において、半導体装置１００－１のゲートパッド端辺１１７と、半導体装置１００－２のゲートパッド端辺１１７との間に、ゲート端子としての配線パターン１６４が配置されてよい。２つの半導体装置１００をこのように配置することで、２つの半導体装置１００のゲートパッド１１６とゲート端子としての配線パターン１６４との配線を短くすることができる。また、２つの半導体装置１００に対してゲート端子を共通化しているので、半導体モジュール３００を小型化することができる。
なお、上述した実施形態では、制御端子９９に接続する配線１３１を上下（Ｘ軸方向）に引き出した構成としたが、この例に限らず、別の配置としてもよい。例えば、半導体装置１００から配線１３１を左右（Ｙ軸方向）に引き出してもよい。また、制御端子９９がＹ軸方向に一列に並ぶ構成とせずともよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・接続部、２９・・・直線部、３０・・・ダミートレンチ部、３１・・・先端部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・直線部、４０・・・ゲートトレンチ部、４１・・・先端部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４８・・・ゲートランナー、４９・・・コンタクトホール、５０・・・ゲートランナー、５１・・・ゲートランナー、５２・・・エミッタ電極、５３・・・はんだ層、５４・・・コンタクトホール、５６・・・コンタクトホール、６０・・・メサ部、６３・・・側壁、７０・・・トランジスタ部、７１・・・トランジスタ部、８０・・・ダイオード部、８１・・・ダイオード部、８２・・・カソード領域、８４・・・貫通孔、８６・・・主端子、８８・・・筐体、９０・・・エッジ終端構造部、９２・・・ガードリング、９３・・・凹部、９４・・・底面、９５・・・冷却フィン、９６・・・中継端子、９７・・・冷媒導入口、９８・・・冷媒導出口、９９・・・制御端子、１００・・・半導体装置、１０８・・・検出部、１１０・・・温度検出部、１１２・・・温度検出配線、１１４・・・冷却部、１１５・・・ダミーゲートパッド、１１６・・・ゲートパッド、１１７・・・ゲートパッド端辺、１１８・・・カソードパッド、１１９・・・アノードパッド、１２０・・・活性部、１２２・・・センスエミッタパッド、１２４・・・センス半導体素子部、１２５・・・メイン半導体素子部、１２６・・・検出パッド、１３０・・・外部配線、１３１・・・配線、１３２・・・接続部分、１３３・・・接続部分、１３４・・・リードフレーム、１３６・・・第１部分、１３７・・・配線、１３８・・・第２部分、１３９・・・配線、１４０・・・外周端、１４１・・・領域、１４２・・・脚部、１４４・・・架橋部、１４６・・・領域、１４７・・・直線、１４８・・・保護膜、１４９・・・界面、１５２・・・Ｎ型領域、１５３・・・配線、１５４・・・Ｐ型領域、１５５、１５７・・・金属層、１６２・・・回路基板、１６４・・・配線パターン（ゲート端子）、１６６・・・配線パターン、１６８・・・配線パターン、１６９・・・配線パターン、１７０・・・配線パターン、１７２・・・制御回路、１７８・・・リードフレーム、１８０・・・第１接触部、１８２・・・第２接触部、１８４・・・架橋部、１８６・・・脚部、１８８・・・脚部、１９０・・・開口部、１９２・・・モールド部、１９８・・・引出し部、２００・・・半導体パッケージ、２１０・・・温度検出回路、２２０・・・電流検出回路、３００・・・半導体モジュール、４００・・・半導体モジュール、５００・・・半導体回路装置

Claims (10)

  1. 上面にゲートパッドを有する上アームの第一半導体チップと、
    上面にゲートパッドを有する下アームの第二半導体チップと、
    前記第一半導体チップを搭載した第一導電層と、
    前記第二半導体チップを搭載した第二導電層と、
    前記第二導電層の近傍に離隔して配置され、前記第一半導体チップと前記第二半導体チップとの間に延伸した第三導電層と、
    一端が前記第一半導体チップの上面に接続され、前記第二半導体チップに近づく方向に延伸しつつ、他端が前記第二導電層に電気的に接続されている第一配線と、
    一端が前記第二半導体チップの上面に接続され、前記第一半導体チップに近づく方向に延伸しつつ、他端が前記第三導電層に電気的に接続されている第二配線と、
    を備える半導体モジュール。
  2. 前記第二導電層の一部は、前記第一導電層の近傍に離隔して配置されている
    請求項１に記載の半導体モジュール。
  3. 前記第三導電層は、前記第二導電層に挟まれている
    請求項２に記載の半導体モジュール。
  4. 複数の前記第一半導体チップを有し、前記第一半導体チップ間に前記第一半導体チップの前記ゲートパッドに接続された第一配線パターンを有し、
    複数の前記第二半導体チップを有し、前記第二半導体チップ間に前記第二半導体チップの前記ゲートパッドに接続された第二配線パターンを有する
    請求項１または２に記載の半導体モジュール。
  5. 上面にセンスエミッタパッドを有する複数の前記第一半導体チップを有し、前記第一半導体チップ間に前記第一半導体チップの前記センスエミッタパッドに接続された第三配線パターンを有し、
    上面にセンスエミッタパッドを有する複数の前記第二半導体チップを有し、前記第二半導体チップ間に前記第二半導体チップの前記センスエミッタパッドに接続された第四配線パターンを有する
    請求項１または２に記載の半導体モジュール。
  6. 前記第一半導体チップの前記ゲートパッドは、前記第一半導体チップの一方の辺側に配置され、
    前記第一半導体チップの上面には、さらに前記第一半導体チップの前記ゲートパッドとは反対側の辺側にカソードパッド、アノードパッドおよびセンスエミッタパッドを有し、
    前記第一半導体チップの前記カソードパッド、前記アノードパッドおよび前記センスエミッタパッドが配置された側に対向して複数の第五配線パターンを備え、
    前記第二半導体チップの前記ゲートパッドは、前記第二半導体チップの一方の辺側に配置され、
    前記第二半導体チップの上面には、さらに前記第一半導体チップの前記ゲートパッドとは反対側の辺側にカソードパッド、アノードパッドおよびセンスエミッタパッドを有し、
    前記第二半導体チップの前記カソードパッド、前記アノードパッドおよび前記センスエミッタパッドが配置された側に対向して複数の第六配線パターンを備える、
    請求項１または２に記載の半導体モジュール。
  7. 前記第一半導体チップの前記ゲートパッドは、前記第一半導体チップの一方の辺側に配置され、
    前記第一半導体チップの内、一方の前記第一半導体チップの上面には、さらに前記第一半導体チップの前記ゲートパッドとは反対側の辺側にカソードパッド、アノードパッドおよびセンスエミッタパッドを備え、他方の前記第一半導体チップは、前記第一半導体チップの前記ゲートパッドとは反対側の辺側にカソードパッド、アノードパッドおよびセンスエミッタパッドを備えない
    請求項１または２に記載の半導体モジュール。
  8. 前記第二半導体チップの前記ゲートパッドは、前記第二半導体チップの一方の辺側に配置され、
    前記第二半導体チップの内、一方の前記第二半導体チップの上面には、さらに前記第二半導体チップの前記ゲートパッドとは反対側の辺側にカソードパッド、アノードパッドおよびセンスエミッタパッドを備え、他方の前記第二半導体チップは、前記第二半導体チップの前記ゲートパッドとは反対側の辺側にカソードパッド、アノードパッドおよびセンスエミッタパッドを備えない
    請求項７に記載の半導体モジュール。
  9. 前記第一導電層の前記第一半導体チップが搭載された側とは反対側の面側および前記第二導電層の前記第二半導体チップが搭載された側とは反対側の面側に冷却部を備え、
    前記カソードパッド、前記アノードパッドおよび前記センスエミッタパッドを備える前記第一半導体チップおよび前記第二半導体チップは、前記カソードパッド、前記アノードパッドおよび前記センスエミッタパッドを備えない前記第一半導体チップおよび前記第二半導体チップよりも前記冷却部の冷媒の流れ方向の下流側に配置されている
    請求項８に記載の半導体モジュール。
  10. Ｐ端子およびＮ端子が前記冷却部の前記冷媒の上流側に配置され、出力端子が前記冷却部の前記冷媒の下流側に配置された
    請求項９に記載の半導体モジュール。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6854598B2 (ja) * 2016-07-06 2021-04-07 ローム株式会社 半導体装置
CN110323273A (zh) * 2018-03-30 2019-10-11 富士电机株式会社 半导体装置、半导体封装、半导体模块及半导体电路装置
JP7268330B2 (ja) 2018-11-05 2023-05-08 富士電機株式会社 半導体装置および製造方法
JP7247681B2 (ja) * 2019-03-18 2023-03-29 富士電機株式会社 半導体組立体
JP2022038003A (ja) * 2020-08-26 2022-03-10 三菱電機株式会社 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10125856A (ja) * 1996-10-18 1998-05-15 Hitachi Ltd パワー半導体装置
JP2009188178A (ja) * 2008-02-06 2009-08-20 Fuji Electric Device Technology Co Ltd 半導体装置
JP2012044140A (ja) * 2010-07-23 2012-03-01 Fuji Electric Co Ltd 半導体装置
WO2013002249A1 (ja) * 2011-06-27 2013-01-03 ローム株式会社 半導体モジュール
JP2015126342A (ja) * 2013-12-26 2015-07-06 ローム株式会社 パワー回路およびパワーモジュール
WO2018056213A1 (ja) * 2016-09-23 2018-03-29 三菱電機株式会社 電力用半導体モジュール及び電力用半導体装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3746604B2 (ja) 1997-12-09 2006-02-15 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US5731970A (en) * 1989-12-22 1998-03-24 Hitachi, Ltd. Power conversion device and semiconductor module suitable for use in the device
JP2007329330A (ja) 2006-06-08 2007-12-20 Toyota Motor Corp 半導体装置
JP2008235405A (ja) * 2007-03-19 2008-10-02 Denso Corp 半導体装置
JP5120605B2 (ja) * 2007-05-22 2013-01-16 アイシン・エィ・ダブリュ株式会社 半導体モジュール及びインバータ装置
US8089134B2 (en) * 2008-02-06 2012-01-03 Fuji Electric Sytems Co., Ltd. Semiconductor device
JP2009206140A (ja) 2008-02-26 2009-09-10 Sumitomo Electric Ind Ltd パワーモジュール
US8155916B2 (en) * 2008-07-07 2012-04-10 Infineon Technologies Ag Semiconductor component and method of determining temperature
JP4905559B2 (ja) 2009-01-27 2012-03-28 株式会社デンソー 半導体装置
JP5706251B2 (ja) 2011-06-30 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置
CN104145333B (zh) * 2012-04-16 2018-02-02 富士电机株式会社 半导体装置以及半导体装置用冷却器
JP6040656B2 (ja) * 2012-09-13 2016-12-07 富士電機株式会社 半導体装置
JP6404591B2 (ja) * 2014-04-23 2018-10-10 富士電機株式会社 半導体装置の製造方法、半導体装置の評価方法および半導体装置
JP6374225B2 (ja) 2014-06-02 2018-08-15 ルネサスエレクトロニクス株式会社 半導体装置および電子装置
JP2016012647A (ja) 2014-06-27 2016-01-21 トヨタ自動車株式会社 半導体装置
JP5979184B2 (ja) 2014-07-14 2016-08-24 トヨタ自動車株式会社 半導体装置及び電力変換装置
JP2016115900A (ja) * 2014-12-18 2016-06-23 三菱電機株式会社 半導体モジュールおよび半導体装置
JP6233331B2 (ja) * 2015-02-27 2017-11-22 トヨタ自動車株式会社 半導体基板の温度検査方法、半導体装置の製造方法及び半導体基板の温度検査装置
JP6686398B2 (ja) 2015-12-03 2020-04-22 富士電機株式会社 半導体装置
JP6637812B2 (ja) 2016-03-30 2020-01-29 株式会社ケーヒン 半導体装置
JP2018049974A (ja) 2016-09-23 2018-03-29 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6770452B2 (ja) * 2017-01-27 2020-10-14 ルネサスエレクトロニクス株式会社 半導体装置
JP7119399B2 (ja) * 2018-02-06 2022-08-17 株式会社デンソー 半導体装置
CN110323273A (zh) * 2018-03-30 2019-10-11 富士电机株式会社 半导体装置、半导体封装、半导体模块及半导体电路装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10125856A (ja) * 1996-10-18 1998-05-15 Hitachi Ltd パワー半導体装置
JP2009188178A (ja) * 2008-02-06 2009-08-20 Fuji Electric Device Technology Co Ltd 半導体装置
JP2012044140A (ja) * 2010-07-23 2012-03-01 Fuji Electric Co Ltd 半導体装置
WO2013002249A1 (ja) * 2011-06-27 2013-01-03 ローム株式会社 半導体モジュール
JP2015126342A (ja) * 2013-12-26 2015-07-06 ローム株式会社 パワー回路およびパワーモジュール
WO2018056213A1 (ja) * 2016-09-23 2018-03-29 三菱電機株式会社 電力用半導体モジュール及び電力用半導体装置

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