KR102178865B1 - 고속 스위칭 성능을 갖는 캐스코드 타입의 스위치 회로 - Google Patents

고속 스위칭 성능을 갖는 캐스코드 타입의 스위치 회로 Download PDF

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Abstract

본 발명은 스위치 회로에 관한 것이다. 본 발명의 스위치 회로는, 제1 트랜지스터 및 제2 트랜지스터, 제1 신호 경로를 통해 제2 트랜지스터의 제2 노드와 연결되고, 제2 신호 경로를 통해 제1 트랜지스터의 게이트 노드와 연결되는 소스 패드, 제3 신호 경로를 통해 제2 트랜지스터의 게이트 노드와 연결되는 게이트 패드, 그리고 제4 신호 경로를 통해 제1 트랜지스터의 제1 노드와 연결되는 드레인 패드를 포함한다. 제1 트랜지스터의 제2 노드와 제2 트랜지스터의 제1 노드는 제5 신호 경로를 통해 서로 연결되고, 제1 트랜지스터의 게이트 노드와 제2 트랜지스터의 제2 노드는 제1 신호 경로 및 제2 신호 경로와 분리된 제6 신호 경로를 통해 서로 연결된다.

Description

고속 스위칭 성능을 갖는 캐스코드 타입의 스위치 회로{SWITCH CIRCUIT OF CASCODE TYPE HAVING HIGH SPEED SWITCHING PERFORMANCE}
본 발명은 반도체 회로에 관한 것으로, 더 상세하게는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 스위치 회로에 관한 것이다.
전력전자 시스템에 사용되는 스위치 회로는 높은 항복 전압(breakdown voltage), 통상 오프(normally off)의 동작 특성, 낮은 온(on) 저항, 높은 전류 특성, 고속 스위칭 특성을 필요로 한다. 특히, 고속 스위칭 동작이 가능한 스위치 회로가 사용되면, 전력전자 시스템의 인덕터 및 커패시터의 크기가 감소될 수 있으며, 따라서, 전력전자 시스템의 사이즈 및 제조 비용이 감소될 수 있다. 통상 온(normally on)의 동작 특성을 갖는 소자를 이용하여 스위치 회로가 제조되면, 낮은 제조 비용과 사이즈로 높은 전류 특성을 갖는 스위치 회로가 제조될 수 있다. 따라서, 낮은 항복 전압과 통상 오프의 동작 특성을 갖는 소자 및 높은 항복 전압과 통상 온의 동작 특성을 갖는 소자를 조합한 스위치 회로가 연구되고 있다.
그런데, 복수의 소자들을 이용하여 스위치 회로가 제조되면, 복수의 소자들 및 복수의 소자들을 연결하는 배선들에 의해 기생 인덕턴스가 발생한다. 기생 인덕턴스는 스위치 회로의 동작 속도를 저해하는 주요한 원인이다.
본 발명의 목적은, 감소된 기생 인덕턴스를 가지며, 따라서 향상된 동작 속도를 갖는 스위치 회로를 제공하는 데에 있다.
본 발명의 실시 예에 따른 스위치 회로는, 제1 트랜지스터 및 제2 트랜지스터; 제1 신호 경로를 통해 상기 제2 트랜지스터의 제2 노드와 연결되고, 제2 신호 경로를 통해 상기 제1 트랜지스터의 게이트 노드와 연결되는 소스 패드; 제3 신호 경로를 통해 상기 제2 트랜지스터의 게이트 노드와 연결되는 게이트 패드; 그리고 제4 신호 경로를 통해 상기 제1 트랜지스터의 제1 노드와 연결되는 드레인 패드를 포함하고, 상기 제1 트랜지스터의 제2 노드와 상기 제2 트랜지스터의 제1 노드는 제5 신호 경로를 통해 서로 연결되고, 상기 제1 트랜지스터의 상기 게이트 노드와 상기 제2 트랜지스터의 상기 제2 노드는 상기 제1 신호 경로 및 상기 제2 신호 경로와 분리된 제6 신호 경로를 통해 서로 연결된다.
실시 예로서, 상기 제2 트랜지스터는, 기판 위에 배치된 도전 플레이트; 상기 도전 플레이트 위에 배치되며, 상기 도전 플레이트와 전기적으로 연결되는 드레인 단자; 상기 드레인 단자 위에 배치되는 제1 활성 영역; 상기 제1 활성 영역 위의 제1 부분에 배치되는 게이트 단자; 그리고 상기 제1 활성 영역 위의 제2 부분에 배치되는 소스 단자를 포함한다.
실시 예로서, 상기 제1 신호 경로는 상기 제2 트랜지스터의 상기 소스 단자와 상기 소스 패드를 연결하는 배선을 포함하고, 상기 제3 신호 경로는 상기 제2 트랜지스터의 상기 게이트 단자와 상기 소스 패드를 연결하는 배선을 포함한다.
실시 예로서, 상기 제1 트랜지스터는, 상기 기판 위의 제2 부분에 배치된 제2 활성 영역; 상기 제2 활성 영역 위의 제1 부분에 배치된 게이트 단자; 상기 제2 활성 영역 위의 제2 부분에 배치된 드레인 단자; 그리고 상기 제2 활성 영역 위의 제3 부분에 배치된 소스 단자를 포함한다.
실시 예로서, 상기 제2 신호 경로는 상기 제1 트랜지스터의 상기 게이트 단자와 상기 소스 패드를 연결하는 배선을 포함하고, 상기 제4 신호 경로는 상기 제1 트랜지스터의 상기 드레인 단자와 상기 드레인 패드를 연결하는 배선을 포함한다.
실시 예로서, 상기 제5 신호 경로는 상기 제1 트랜지스터의 상기 소스 단자와 상기 도전 플레이트를 연결하는 배선을 포함한다.
실시 예로서, 상기 제6 신호 경로는 상기 제1 트랜지스터의 상기 게이트 단자와 상기 제2 트랜지스터의 상기 소스 단자를 연결하는 배선을 포함한다.
실시 예로서, 상기 제1 트랜지스터는, 상기 도전 플레이트 위의 제2 부분에 배치된 제2 활성 영역; 상기 제2 활성 영역 위의 제1 부분에 배치된 게이트 단자; 상기 제2 활성 영역 위의 제2 부분에 배치된 드레인 단자; 그리고 상기 제2 활성 영역 위의 제3 부분에 배치된 소스 단자를 포함한다.
실시 예로서, 상기 제5 신호 경로는 상기 제1 트랜지스터의 상기 소스 단자와 상기 도전 플레이트를 연결하는 배선을 포함한다.
실시 예로서, 상기 제5 신호 경로는 상기 제2 활성 영역을 관통하여 상기 제1 트랜지스터의 상기 소스 단자 및 상기 도전 플레이트와 접촉하는 비아 콘택을 포함한다.
실시 예로서, 상기 제1 트랜지스터는 통상 온 타입(normally on type)의 질화갈륨(GaN) 트랜지스터를 포함한다.
실시 예로서, 상기 제2 트랜지스터는 통상 오프 타입(normally off type)의 금속 산화물 트랜지스터(MOSFET)를 포함한다.
실시 예로서, 상기 제1 트랜지스터와 병렬 연결되며 상기 제1 트랜지스터와 공통으로 제어되는 제3 트랜지스터를 더 포함한다.
실시 예로서, 상기 제2 트랜지스터와 병렬 연결되며 상기 제2 트랜지스터와 공통으로 제어되는 제4 트랜지스터를 더 포함한다.
본 발명의 실시 예들에 따르면, 제1 트랜지스터의 게이트와 제2 트랜지스터의 소스를 연결하는 추가 배선을 포함하는 스위치 회로가 제공된다. 추가 배선에 의해 스위치 회로의 기생 인덕턴스가 감소하므로, 스위치 회로의 고속 스위칭 특성이 향상된다.
도 1은 본 발명의 실시 예에 따른 스위치 회로를 보여주는 회로도이다.
도 2는 종래의 실시 예에 따른 스위치 회로를 보여주는 회로도이다.
도 3은 도 2의 스위치 회로에서 소스 패드와 연관된 기생 인덕턴스들이 반영된 예를 보여준다.
도 4는 도 1의 스위치 회로에서 소스 패드와 연관된 기생 인덕턴스들이 반영된 예를 보여준다.
도 5는 파이 네트워크가 티 네트워크로 변환되는 예를 보여준다.
도 6은 도 5의 변환 예에 따라 도 4의 스위치 회로가 변환된 예를 보여준다.
도 7은 본 발명의 제1 실시 예에 따른 스위치 회로의 구조를 보여준다.
도 8은 본 발명의 제2 실시 예에 따른 스위치 회로의 구조를 보여준다.
도 9는 본 발명의 제3 실시 예에 따른 스위치 회로의 구조를 보여준다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 스위치 회로(100)를 보여주는 회로도이다. 도 1을 참조하면, 스위치 회로(100)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 드레인 패드(D), 게이트 패드(G), 그리고 소스 패드(S)를 포함한다.
제1 트랜지스터(TR1)는 제1 게이트(TG1), 제1 소스(TS1), 그리고 제1 드레인(TD1)을 포함한다. 제1 드레인(TD1)은 제4 신호 경로(W4)를 통해 드레인 패드(D)에 연결된다. 제1 소스(TS1)는 제5 신호 경로(W5)를 통해 제2 트랜지스터(TR2)와 연결된다. 제1 게이트(TG1)는 제2 신호 경로(W2)를 통해 제1 노드(N1)에 연결된다. 제1 트랜지스터(TR1)는 높은 항복 전압 및 통상 온의 동작 특성을 가질 수 있다. 제1 트랜지스터(TR1)는 질화갈륨(GaN), 실리콘 카바이드(SiC) 등을 포함하는 전계효과 트랜지스터(FET)일 수 있다.
제2 트랜지스터(TR2)는 제2 게이트(TG2), 제2 드레인(TD2), 그리고 제2 소스(TS2)를 포함한다. 제2 드레인(TD2)은 제5 신호 경로(W5)를 통해 제1 트랜지스터(TR1)의 제1 소스(TS1)와 연결된다. 제2 게이트(TG2)는 제3 신호 경로(W3)를 통해 게이트 패드(G)와 연결된다. 제2 소스(TS2)는 제1 신호 경로(W1)를 통해 제1 노드(N1)에 연결된다. 제2 트랜지스터(TR2)는 낮은 항복 전압 및 통상 오프의 동작 특성을 가질 수 있다. 제2 트랜지스터(TR2)는 실리콘(Si), 질화갈륨(GaN), 실리콘 카바이드(SiC) 등을 포함하는 전계효과 트랜지스터(FET)일 수 있다.
제1 노드(N1)는 소스 패드(S)와 연결된다. 드레인 패드(D), 소스 패드(S) 및 게이트 패드(G)는 스위치 회로(100)의 입출력 패드들일 수 있다.
스위치 회로(100)는 제1 트랜지스터(TR1)의 제1 게이트(TG1)와 제2 트랜지스터(TR2)의 제2 소스(TS2)를 연결하는 제6 신호 경로(W6)를 더 포함한다. 제6 신호 경로(W6)는 제1 신호 경로(W1) 또는 제2 신호 경로(W2)와 분리된 별도의 신호 경로일 수 있다. 제6 신호 경로(W6)는 소스 패드(S)와 연결되지 않고, 소스 패드(S)를 우회할 수 있다. 제6 신호 경로(W6)가 제공되면, 스위치 회로(100)의 기생 인덕턴스가 감소하며, 스위치 회로(100)의 고속 스위칭 특성이 향상된다. 제6 신호 경로(W6)는 도 3 내지 도 6을 참조하여 더 상세하게 설명된다.
도 2는 종래의 실시 예에 따른 스위치 회로(200)를 보여주는 회로도이다. 도 2를 참조하면, 스위치 회로(100)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 드레인 패드(D), 게이트 패드(G), 그리고 소스 패드(S)를 포함한다. 도 1의 스위치 회로(100)와 비교하면, 스위치 회로(200)에 제6 신호 경로(W6)가 제공되지 않는다.
도 3은 도 2의 스위치 회로(200)에서 소스 패드(S)와 연관된 기생 인덕턴스들이 반영된 예를 보여준다. 도 2 및 도 3을 참조하면, 제1 신호 경로(W1)의 기생 인덕턴스는 제1 인덕턴스(L1)로 반영된다. 제2 신호 경로(W2)의 기생 인덕턴스는 제2 인덕턴스(L2)로 반영된다. 소스 패드(S)의 기생 인덕턴스는 제3 인덕턴스(S3)로 반영된다.
도 4는 도 1의 스위치 회로(100)에서 소스 패드(S)와 연관된 기생 인덕턴스들이 반영된 예를 보여준다. 도 1 및 도 4를 참조하면, 제1 신호 경로(W1)의 기생 인덕턴스는 제1 인덕턴스(L1)로 반영된다. 제2 신호 경로(W2)의 기생 인덕턴스는 제2 인덕턴스(L2)로 반영된다. 소스 패드(S)의 기생 인덕턴스는 제3 인덕턴스(S3)로 반영된다. 제6 신호 경로(W6)의 기생 인덕턴스는 제4 인덕턴스(L4)로 반영된다.
도 3의 스위치 회로(200')와 비교하면, 스위치 회로(100')는 제6 신호 경로(W6)에 의한 제4 인덕턴스(L4)를 더 포함한다.
도 5는 파이(pi) 네트워크(PN)가 티(T) 네트워크(TN)로 변환되는 예를 보여준다. 도 5를 참조하면, 제1 내지 제3 임피던스들(Z1~Z3)을 포함하는 파이 네트워크(PN)는 제4 내지 제6 임피던스들(Z4~Z5)을 포함하는 티 네트워크(TN)로 변환될 수 있다. 제4 임피던스(Z4)는 제1 내지 제3 임피던스들(Z1~Z3)에 따라 수학식 1과 같이 계산될 수 있다.
Figure 112015018793615-pat00001
제5 임피던스(Z5)는 제1 내지 제3 임피던스들(Z1~Z3)에 따라 수학식 2와 같이 계산될 수 있다.
Figure 112015018793615-pat00002
제6 임피던스(Z6)는 제1 내지 제3 임피던스들(Z1~Z3)에 따라 수학식 3과 같이 계산될 수 있다.
Figure 112015018793615-pat00003
도 6은 도 5의 변환 예에 따라 도 4의 스위치 회로(100')가 변환된 예를 보여준다. 도 4 및 도 6을 참조하면, 스위치 회로(100')의 파이 네트워크를 형성하는 인덕턴스들(L1, L2, L4)은 스위치 회로(100'')의 티 네트워크를 형성하는 인덕턴스들(L5, L6, L7)로 변환될 수 있다. 수학식 1에 기반하여, 제5 인덕턴스(L5)는 수학식 4로 계산된다.
Figure 112015018793615-pat00004
수학식 2에 기반하여, 제6 인덕턴스(L6)는 수학식 5로 계산된다.
Figure 112015018793615-pat00005
수학식 3에 기반하여, 제7 인덕턴스(L7)는 수학식 6으로 계산된다.
Figure 112015018793615-pat00006
이하에서, 도 3 및 도 6을 참조하여, 스위치 회로들(100'', 200')의 기생 인덕턴스들이 비교된다. 스위치 회로(200')의 제2 트랜지스터(TR2)와 제1 노드(N1) 사이의 기생 인덕턴스는 제1 인덕턴스(L1)이다. 스위치 회로(100'')의 제2 트랜지스터(TR2)와 제1 노드(N1) 사이의 기생 인덕턴스는 제5 및 제7 인덕턴스들(L5, L7)이다. 스위치 회로(200')의 제1 인덕턴스(L1)에 대응하는 위치에서, 스위치 회로(100'')의 인덕턴스(L1')는 수학식 7로 계산된다.
Figure 112015018793615-pat00007
수학식 7에서 계산된 바와 같이, 스위치 회로(100'')의 제2 트랜지스터(TR2)와 제1 노드(N1) 사이의 기생 인덕턴스는 스위치 회로(200')의 제2 트랜지스터(TR2)와 제1 노드(N1) 사이의 기생 인덕턴스보다 작다.
스위치 회로(200')의 제1 트랜지스터(TR1)와 제1 노드(N1) 사이의 기생 인덕턴스는 제2 인덕턴스(L2)이다. 스위치 회로(100'')의 제1 트랜지스터(TR1)와 제1 노드(N1) 사이의 기생 인덕턴스는 제6 및 제7 인덕턴스들(L6, L7)이다. 스위치 회로(200')의 제2 인덕턴스(L2)에 대응하는 위치에서, 스위치 회로(100'')의 인덕턴스(L2')는 수학식 8로 계산된다.
Figure 112015018793615-pat00008
수학식 8에서 계산된 바와 같이, 스위치 회로(100'')의 제1 트랜지스터(TR1)와 제1 노드(N1) 사이의 기생 인덕턴스는 스위치 회로(200')의 제1 트랜지스터(TR1)와 제1 노드(N1) 사이의 기생 인덕턴스보다 작다.
즉, 수학식 7 및 수학식 8에 나타난 바와 같이, 스위치 회로(100)에 제6 신호 경로(W6)가 제공됨으로써, 스위치 회로(100)의 기생 인덕턴스는 스위치 회로(200)의 기생 인덕턴스보다 작아진다. 따라서, 스위치 회로(100)의 고속 스위칭 특성이 스위치 회로(200)의 고속 스위칭 특성보다 향상된다.
도 7은 본 발명의 제1 실시 예에 따른 스위치 회로(100)의 구조를 보여준다. 도 1 및 도 7을 참조하면, 기판(SUB) 위에 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)가 배치된다. 기판(SUB)은 절연물질 또는 도전물질을 포함할 수 있다. 기판(SUB)이 도전물질을 포함하는 경우, 기판(SUB) 위에 기판(SUB)과 제1 및 제2 트랜지스터들(TR1, TR2)을 분리하는 절연막이 제공될 수 있다.
제1 트랜지스터(TR1)는 기판(SUB) 위의 제1 부분에 배치되는 제1 활성 영역(TA1)을 포함한다. 제1 활성 영역(TA1)은 제1 타입(P 타입 또는 N 타입)으로 도핑된 소스 영역 및 드레인 영역, 그리고 제2 타입(N 타입 또는 P 타입)으로 도핑된 채널 영역을 포함할 수 있다. 제1 트랜지스터(TR1)는 제1 활성 영역(TA1) 위의 서로 다른 영역들에 배치되는 제1 게이트 단자(TG1), 제1 드레인 단자(TD1), 그리고 제1 소스 단자(TS1)를 포함한다. 제1 게이트 단자(TG1)는 제1 활성 영역(TA1)의 채널 영역에 인접하게 배치될 수 있다. 제1 드레인 단자(TD1)는 제1 활성 영역(TA1)의 드레인 영역에 연결될 수 있다. 제1 소스 단자(TS1)는 제1 활성 영역(TA1)의 소스 영역에 연결될 수 있다. 제1 활성 영역(TA1)의 구성은 이 분야에 숙련된 기술을 가진 자들(이하, 당업자들이라 칭함)에게 잘 알려져 있으므로, 제1 활성 영역(TA1)에 대한 상세한 설명은 생략된다.
제2 트랜지스터(TR2)는 기판(SUB) 위의 제2 부분에 배치되는 도전판(CP), 도전판(CP) 위의 일부 영역에 배치되는 제2 드레인 단자(TD2), 제2 드레인 단자(TD2) 위에 배치되는 제2 활성 영역(TA2), 그리고 제2 활성 영역(TA2) 위의 서로 다른 영역들에 배치되는 제2 게이트 단자(TG2) 및 제2 소스 단자(TS2)를 포함한다. 제2 활성 영역(TA2)은 제1 타입(P 타입 또는 N 타입)으로 도핑된 소스 영역 및 드레인 영역, 그리고 제2 타입(N 타입 또는 P 타입)으로 도핑된 채널 영역을 포함할 수 있다. 제2 게이트 단자(TG2)는 제2 활성 영역(TA2)의 채널 영역에 인접하게 배치될 수 있다. 제2 드레인 단자(TD2)는 제2 활성 영역(TA2)의 드레인 영역에 연결될 수 있다. 제2 소스 단자(TS2)는 제2 활성 영역(TA2)의 소스 영역에 연결될 수 있다. 제2 활성 영역(TA2)의 구성은 당업자들에게 잘 알려져 있으므로, 제2 활성 영역(TA2)에 대한 상세한 설명은 생략된다.
제1 신호 경로(W1)는 제2 트랜지스터(TR2)의 제2 소스 단자(TS2)와 소스 패드(S)를 연결하는 배선, 예를 들어 본딩 와이어일 수 있다. 제2 신호 경로(W2)는 제1 트랜지스터(TR1)의 제1 게이트 단자(TG1)와 소스 패드(S)를 연결하는 배선일 수 있다. 제1 신호 경로(W1)와 제2 신호 경로(W2)가 연결되는 소스 패드(S)의 영역은 제1 노드(N1)를 형성할 수 있다.
제3 신호 경로(W3)는 제2 트랜지스터(TR2)의 제2 게이트 단자(TG2)와 게이트 패드(G)를 연결하는 배선일 수 있다. 제4 신호 경로(W4)는 제1 트랜지스터(TR1)의 제1 드레인 단자(TD1)와 드레인 패드(D)를 연결하는 배선일 수 있다. 제5 신호 경로(W5)는 제1 트랜지스터(TR1)의 제1 소스 단자(TS1)와 도전판(CP)을 연결하는 배선일 수 있다. 제6 신호 경로(W6)는 제1 트랜지스터(TR1)의 제1 게이트 단자(TG1)와 제2 트랜지스터(TR2)의 제2 소스 단자(TS2)를 연결하는 배선일 수 있다.
도 8은 본 발명의 제2 실시 예에 따른 스위치 회로(100)의 구조를 보여준다. 도 7과 비교하면, 제1 트랜지스터(TR1)는 도전판(CP)의 제1 부분에 배치되고, 제2 트랜지스터(TR2)는 도전판(CP2)의 제2 부분에 배치될 수 있다.
도전판(CP)이 제1 트랜지스터(TR1)의 하부로 확장되면, 제1 트랜지스터(TR1)의 제1 소스 단자(TS1)와 도전판(CP)을 연결하는 제5 신호 경로(W5)의 길이가 감소된다. 따라서, 스위치 회로(100)의 기생 인덕턴스가 더 감소된다.
도 9는 본 발명의 제3 실시 예에 따른 스위치 회로(100)의 구조를 보여준다. 도 8과 비교하면, 제5 신호 경로(W5)는 제1 트랜지스터(TR1)의 제1 활성 영역(TA1)을 관통하여 도전판(CP) 및 제1 드레인 단자(TD1)와 접촉하는 비아 콘택일 수 있다. 제5 신호 경로(W5)가 비아 콘택으로 구현되면, 제5 신호 경로(W5)가 배선으로 구현될 때보다 스위치 회로(100)의 기생 인덕턴스가 더 감소된다.
도 7 내지 도 9에서, 제1 및 제2 트랜지스터들(TR1, TR2)은 제1 내지 제4 신호 경로들(W1~W4)을 통해 게이트 패드(G), 드레인 패드(D) 및 소스 패드(S)에 직접 연결되는 것으로 설명되었다. 그러나, 제1 및 제2 트랜지스터들(TR1, TR2)은 기판(예를 들어, 인쇄 회로 기판)에 실장될 수 있다. 제1 및 제2 트랜지스터들(TR1, TR2)은 본딩 패드들을 통해 기판과 연결되고, 기판 상에 인쇄된 배선들을 통해 게이트 패드(G), 드레인 패드(D) 및 소스 패드(S)에 연결되도록 제조될 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 스위치 회로(100a)를 보여주는 회로도이다. 도 10을 참조하면, 스위치 회로(100)는 제1 트랜지스터들(TR1_1~TR1_M), 제2 트랜지스터들(TR2_1~TR2_N), 드레인 패드(D), 게이트 패드(G), 그리고 소스 패드(S)를 포함한다. 도 1의 스위치 회로(100)와 비교하면, 스위치 회로(100a)는 병렬 연결된 복수의 제1 트랜지스터들(TR1_1~TR1_M) 및 병렬 연결된 복수의 제2 트랜지스터들(TR2_1~TR2_N)을 포함한다. 따라서, 스위치 휘로(100a)가 전달할 수 있는 전류량이 증가된다.
제6 신호 경로(W6)는 제1 트랜지스터(TR1_1)의 제1 게이트(TG1) 및 제2 트랜지스터(TR2_1)의 제2 소스(TS2)에 연결될 수 있다. 그러나, 본 발명의 기술적 사상은 한정되지 않는다. 예를 들어, 제1 트랜지스터(TR1_i, i는 1 이상 M 이하인 양의 정수)의 제1 게이트(TG1)와 제2 트랜지스터(TR2_j, j는 1 이상 N 이하인 양의 정수)의 제2 소스(TS2)를 연결하는 배선이 스위치 회로(100a)에 제공될 수 있다.
스위치 회로(100a)에 복수개의 신호 경로들이 제공될 수 있다. 예를 들어, p개(p는 양의 정수)의 제1 트랜지스터들(TR1)의 제1 게이트들(TG1)과 q개(q는 양의 정수)의 제2 트랜지스터들(TR2)의 제2 소스들(TS2)을 서로 연결하는 신호 경로들(예를 들어, 도 7 내지 도 9를 참조하여 설명된 배선)이 스위치 회로(100a)에 제공될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100, 100', 100'', 200, 200'; 스위치 회로
TR1, TR2; 트랜지스터
TS1, TS2; 소스
TG1, TG2; 게이트
TD1, TD2; 드레인
G; 게이트 패드
S; 소스 패드
D; 드레인 패드
W1~W6; 신호 경로

Claims (14)

  1. 제1 트랜지스터 및 제2 트랜지스터;
    제1 신호 경로를 통해 상기 제2 트랜지스터의 제2 노드와 연결되고, 제2 신호 경로를 통해 상기 제1 트랜지스터의 게이트 노드와 연결되는 소스 패드;
    제3 신호 경로를 통해 상기 제2 트랜지스터의 게이트 노드와 연결되는 게이트 패드; 그리고
    제4 신호 경로를 통해 상기 제1 트랜지스터의 제1 노드와 연결되는 드레인 패드를 포함하고,
    상기 제1 트랜지스터의 제2 노드와 상기 제2 트랜지스터의 제1 노드는 제5 신호 경로를 통해 서로 연결되고,
    상기 제1 트랜지스터의 상기 게이트 노드와 상기 제2 트랜지스터의 상기 제2 노드는 상기 제1 신호 경로 및 상기 제2 신호 경로와 분리된 제6 신호 경로를 통해 서로 연결되고,
    상기 제2 트랜지스터는,
    기판 위에 배치된 도전 플레이트;
    상기 도전 플레이트 위에 배치되며, 상기 도전 플레이트와 전기적으로 연결되는 드레인 단자;
    상기 드레인 단자 위에 배치되는 제1 활성 영역;
    상기 제1 활성 영역 위의 제1 부분에 배치되는 게이트 단자; 그리고
    상기 제1 활성 영역 위의 제2 부분에 배치되는 소스 단자를 포함하고,
    상기 제1 트랜지스터는,
    상기 도전 플레이트 위의 제2 부분에 배치된 제2 활성 영역;
    상기 제2 활성 영역 위의 제1 부분에 배치된 게이트 단자;
    상기 제2 활성 영역 위의 제2 부분에 배치된 드레인 단자; 그리고
    상기 제2 활성 영역 위의 제3 부분에 배치된 소스 단자를 포함하고,
    상기 제5 신호 경로는 상기 제2 활성 영역을 관통하여 상기 제1 트랜지스터의 상기 소스 단자 및 상기 도전 플레이트와 접촉하는 비아 콘택을 포함하는 스위치 회로.
  2. 제1 항에 있어서,
    상기 제1 신호 경로는 상기 제2 트랜지스터의 상기 소스 단자와 상기 소스 패드를 연결하는 배선을 포함하고,
    상기 제3 신호 경로는 상기 제2 트랜지스터의 상기 게이트 단자와 상기 소스 패드를 연결하는 배선을 포함하는 스위치 회로.
  3. 제1 항에 있어서,
    상기 제1 트랜지스터는 통상 온 타입(normally on type)의 질화갈륨(GaN) 트랜지스터를 포함하는 스위치 회로.
  4. 제1 항에 있어서,
    상기 제2 트랜지스터는 통상 오프 타입(normally off type)의 금속 산화물 트랜지스터(MOSFET)를 포함하는 스위치 회로.
  5. 제1 항에 있어서,
    상기 제1 트랜지스터와 병렬 연결되며 상기 제1 트랜지스터와 공통으로 제어되는 제3 트랜지스터를 더 포함하는 스위치 회로.
  6. 제1 항에 있어서,
    상기 제2 트랜지스터와 병렬 연결되며 상기 제2 트랜지스터와 공통으로 제어되는 제4 트랜지스터를 더 포함하는 스위치 회로.
  7. 제1 항에 있어서,
    상기 제1 신호 경로, 상기 제2 신호 경로, 그리고 상기 제6 신호 경로는 기생 인덕턴스와 함께 파이 네트워크를 형성하는 스위치 회로.
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