CN101140928A - 没有栅分隔件应力的半导体器件及其制造方法 - Google Patents

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Abstract

本发明示例性实施例公开了一种防止栅分隔件应力及对硅化物区的物理和化学损坏的半导体器件及其制造方法，其中，半导体器件包括：基底；隔离区，形成在基底中；栅图案，在基底上形成在隔离区之间；L形分隔件，与栅图案的侧壁相邻，并延伸到基底的表面；源/漏硅化物区，在L形分隔件的延伸到基底的表面的端部和隔离区之间形成在基底上；通孔塞，与源/漏硅化物区电连接；层间电介质层，与L形分隔件相邻，并填充形成在栅图案和基底上的通孔塞之间的空间；信号传输线，形成在层间电介质层上。

Description

没有栅分隔件应力的半导体器件及其制造方法
技术领域
本公开涉及一种半导体器件及其制造方法。更具体地讲，本公开涉及一种没有栅分隔件应力以及硅化物区没有受到物理和化学损坏的半导体器件及其制造方法。
背景技术
随着半导体器件的密度增大，利用导电多晶硅来确保导电性足以使半导体器件以稳定的状态来操作已经变得愈加困难。结果，以前用导电的多晶硅组成的导电部分(比如栅电极、源/漏区、接触件或通孔塞和信号传输线)已经逐渐被金属性的材料替代。然而，与多晶硅相比，制造金属图案更具挑战性。此外，因为半导体基底不是金属，所以如果金属接触半导体基底，则在金属中形成空隙(void)。这样不仅使结构不稳定，还增大了电阻，以致该结构不能用于半导体器件中。因此，图案不是由纯金属形成，而是由硅化物和金属形成。在图案由硅形成后，通过将硅图案与金属组合(combine)来形成硅化物层。然而，硅化物层会被损坏，即硅化物层的特性劣化且硅化物层的形状改变。具体地讲，与其它部分的损坏和变形相比，源/漏区的硅化物图案的损坏和变形对特性劣化更具有影响。
此外，栅分隔件通常由半导体器件的晶体管(或栅极)形成。栅分隔件通常由具有高度的密度和稳固性(solidity)的材料形成。由于小的几何图案和半导体器件的集成度增大，导致栅分隔件产生的应力变得不容忽视。随着在制造过程中半导体器件吸收或产生热，半导体器件的体积以反复的方式增大或减小。结果，根据形成半导体器件的元件的热膨胀系数的差异，产生了各种类型的应力。这些应力使半导体器件的源/漏和沟道区的特性劣化。由于这类应力对半导体器件的特性的影响不显著，所以这类应力会被认为是不重要的，但是这些应力的影响已经变得更显著。因此，需要对避免或减轻栅分隔件造成的应力开展研究和开发。已经对去除栅分隔件开展了研究。如果去除了栅分隔件，则比较弱的硅化物区会造成麻烦。
发明内容
本发明的实施例提供了一种可以防止栅分隔件应力以及对硅化物区的物理和化学损坏的半导体器件。
本发明的实施例还提供了一种可以防止栅分隔件应力以及对硅化物区的物理和化学损坏的半导体器件的制造方法。
本发明的实施例不应该理解为限于上述的目的，在阅读后面的描述的前提下，对于本领域的技术人员，本发明实施例的上述目的以及其他目的和特征将变得清楚。
根据本发明的一方面，提供了一种半导体器件，该半导体器件包括：基底；隔离区，形成在基底中；栅图案，在基底上形成在隔离区之间；L形分隔件，与栅图案的侧壁相邻，并具有延伸到基底的表面的端部；源/漏硅化物区，在L形分隔件的延伸到基底的表面的端部和隔离区之间形成在基底上；通孔塞，形成在栅图案和基底上，并与源/漏硅化物区电连接；层间电介质层，与L形分隔件相邻，并填充通孔塞之间的空间；信号传输线，形成在层间电介质层上。
根据本发明的另一方面，提供了一种制造半导体器件的方法，该方法包括：在基底中形成隔离区；在基底上形成栅图案；形成覆盖栅图案的上部区域和侧壁的L形分隔件层；在L形分隔件层上形成栅分隔件层；通过对L形分隔件层和栅分隔件层图案化来形成在栅图案的侧壁上并延伸到基底的L形分隔件和栅分隔件，同时暴露在栅分隔件和隔离区之间的基底的表面；在暴露的基底上形成源/漏硅化物区；在源/漏硅化物区上形成牺牲金属层；去除栅分隔件；去除牺牲金属层；形成覆盖栅图案和源/漏硅化物区的层间电介质层；通过垂直地穿透层间电介质层来形成与源/漏硅化物区电连接的通孔塞。
根据本发明的又一方面，提供了一种制造半导体器件的方法，该方法包括：在基底中形成隔离区；在基底上形成栅图案；形成覆盖栅图案的上部区域和侧壁的L形分隔件层；在L形分隔件层上形成栅分隔件层；通过对L形分隔件层和栅分隔件层图案化来形成在栅图案的侧壁上并延伸到基底的L形分隔件和栅分隔件，并暴露基底的与栅分隔件和隔离区之间对应的表面；在暴露的基底上形成源/漏硅化物区；在源/漏硅化物区上形成源/漏垫片金属层；去除栅分隔件；形成覆盖栅图案和源/漏硅化物区的层间电介质层；通过垂直地穿透层间电介质层来形成与源/漏硅化物区电连接的通孔塞。
附图说明
通过参照附图对本发明示例性实施例进行详细描述，本发明实施例的以上和其它特征将变得更清楚。
图1A至图1E是示出了根据本发明示例性实施例的半导体器件的垂直视图。
图2A至图2K是示出了根据本发明示例性实施例的半导体器件的制造方法的垂直视图。
具体实施方式
通过参照下面对示例性实施例的详细描述和附图，本发明的实施例的特征及其完成方法可以被更容易地理解。然而，本发明可以以许多不同的形式来实施，并不应该被理解为限于这里阐述的实施例。相反，提供这些实施例，使得本公开将是彻底和完全的，并将本发明的构思充分传达给本领域的技术人员，本发明将仅受权利要求限定。在整个说明书中，相同的标号始终表示相同的元件。
下文中，将参照附图来描述半导体器件的结构及其制造方法。
图1A至图1E是示出了根据本发明的多个示例性实施例的半导体器件的垂直视图。
参照图1A，根据本发明示例性实施例的半导体器件包括：隔离区210，形成在基底205中；栅图案245，在隔离区210之间形成在基底205上；源/漏硅化物区260a，在栅图案245和隔离区210之间形成在基底205上；栅硅化物区260b，形成在栅图案245上；通孔塞290，与栅硅化物区260b和源/漏硅化物区260a电连接；层间电介质层280，覆盖栅图案245、源/漏硅化物区260a、栅硅化物区260b和隔离区210，并填充通孔塞290之间的空间；信号传输线300，形成在层间电介质层280上。
栅图案245包括栅绝缘层220、栅电极230和L形分隔件240。栅图案245还可包括栅硅化物区260b。
通孔塞290包括在通孔塞290和层间电介质层280之间的界面处的衬垫(liner)295。
源/漏硅化物区260a可以具有与基底205的表面相同的高度。
栅硅化物区260b可以突出以暴露栅图案245的一侧。即，源/漏硅化物区260a可以形成为不低于基底205的表面，栅硅化物区260b可以形成为高于L形分隔件240的顶部。
源/漏区215可以由在源/漏硅化物区260a一侧和L形分隔件240下面的基底205的内部注入的杂质形成。
可以在源/漏区215的一侧上和L形分隔件240或栅绝缘层220下面的基底205的内部形成卤素离子注入区217。
例如，硅基底、硅-锗(SiGe)基底、化合物半导体基底、SOI(绝缘体上硅)基底或SOS(蓝宝石上硅)基底可以用作基底205。在利用硅-锗基底的情况下，可以通过靠近硅基底的表面，在隔离区210之间的活化区(activationarea)上的锗的化合生长(chemical combinational growth)或锗的注入来形成该基底。可选择地，可以只有源/漏区215是SiGe区。如果只有源/漏区215是SiGe区，则可以在形成栅图案245之后形成SiGe区。SiGe区具有原子之间的小距离，因此可以稳定沟道特性。
例如，隔离区210可以是浅沟槽隔离(STI)区。隔离区210的形成方法是公知的，根据半导体器件，隔离区210的尺寸和形状是可调节的，因此不作详细描述。
源/漏区215形成在基底上，其中，L形分隔件240延伸到基底的表面。可以通过将形成在栅图案245侧面上的L形分隔件240的一部分对准来形成源/漏区215的一个侧面。在本发明的示例性实施例中，源/漏区215可包括源/漏硅化物区260a。即，在形成源/漏区215之后，源/漏区215的部分可以变成硅化物，从而形成源/漏硅化物区260a。因此，源/漏区215可以在源/漏硅化物区260a的下面延伸或形成在源/漏硅化物区260a的下面。为了避免使附图复杂，没有将这种情况在该附图中示出。
卤素离子注入区217可以与源/漏区的一侧相邻，并形成在L形分隔件240的顶点的下面。卤素离子注入区217是源/漏区215的相反极性的离子注入的区域。
栅图案245的栅绝缘层220将基底205与栅电极230绝缘。例如，栅绝缘层可以是氧化硅、绝缘硅化合物(比如氮化硅或氮氧化硅)、绝缘化合物(包括氧化铝、氮氧化铝或氧化铪)或任何其它无机绝缘材料。在本发明的示例性实施例中，使用的是氧化硅。
栅图案245的栅电极230与基底205通过栅绝缘层220分隔开。栅电极230可以是导电材料比如硅、导电化合物、金属或金属硅化物。栅电极230可以是多层的结构。例如，栅电极230可以由硅层和硅化物层堆叠的两层形成，或者由通过将金属层堆叠在上述两层上形成的三层或更多层形成。在本发明的示例性实施例中，为了有助于理解本发明，栅电极230是单层的。因此，本发明不受单层的限制，而是包括各种多层。
通过包围栅绝缘层220和栅电极230的侧面来形成L形分隔件240。L形分隔件240与层间电介质层280直接接触。L形分隔件240可具有均匀的厚度。即，公知为“栅分隔件”的绝缘层不同于L形分隔件240。传统的“栅分隔件”在栅电极的上侧(即距离基底表面远的区域)具有薄的厚度，在栅电极的下侧(即靠近基底表面的区域)具有厚的厚度(参照后面图2D至图2F中的标号250)。但是，该示例性实施例的L形分隔件240具有均匀的厚度，而与栅电极230的上下区域和基底205表面之间的距离无关，如图1A所示。
此外，L形分隔件240可以限定基底205上的源/漏硅化物区260a。如图1A所示，L形分隔件240的端部可以限定源/漏硅化物区260a的端部。此外，包围栅电极230的L形分隔件240的顶部可以限定栅硅化物区260b的底部。
L形分隔件240可以由双层形成。例如，可以将两层或更多层的氧化硅、氮化硅、氮氧化硅层堆叠以形成L形分隔件240。具体地讲，L形分隔件240可以直接由在栅图案245上的氧化硅形成，或者没有与栅图案245直接接触的L形分隔件240可以由氮化硅形成。此外，可以通过堆叠相同的材料来形成L形分隔件240。例如，可以通过堆叠具有不同形成组合的氮化物的多层来形成L形分隔件240。具体地讲，可以堆叠各种氧化物，比如通过低温氧化、高温氧化、等离子方法等形成的氧化物。
源/漏硅化物区260a可以形成在基底205中。在本发明的示例性实施例中，源/漏硅化物区260a由镍硅化物形成，且源/漏硅化物区260a的表面高度与基底205的表面高度相同。换言之，源/漏硅化物区260a的表面高度不低于基底205的表面高度。根据本发明的这些示例性实施例，因为源/漏硅化物区260a不受栅分隔件去除工艺的物理或化学侵害，所以源/漏硅化物区260a的表面高度不能形成为低于基底205的表面高度。此外，源/漏硅化物区260a可以形成为沿着基底205内部的方向具有以100为数量级的深度。例如，源/漏硅化物区260a的深度可以是大约200至大约500。
栅硅化物区260b可以形成在栅电极230上，栅硅化物区260b的最下面的部分不高于L形分隔件240的顶部。栅硅化物区260b可以由镍硅化物形成。可以通过非电解镀(electroless plating)来形成源/漏硅化物区260a和栅硅化物区260b。在根据本发明多个示例性实施例的半导体器件的制造方法中将提供对非电解镀的详细描述。
可在L形分隔件240上形成蚀刻停止件(未示出)。当在后面的工艺中形成通孔时，蚀刻停止件可以停止对硅化物区260a、260b的表面的蚀刻工艺。例如，蚀刻停止件可以由氮化硅形成。为了有助于理解本发明，在图1A中没有示出蚀刻停止件。
层间电介质层280可以由氧化硅形成。例如，可以使用通过高密度等离子体法形成的氧化硅。通过高密度等离子体法形成的氧化硅的品质是优良的且稳固的，其填充品质好，因此可以形成保角的(conformal)层间电介质层280。此外，层间电介质层280可以由多层结构形成。可以使用通过不同的形成方法形成的同系列的材料比如氧化硅。尽管使用同系列的材料，也可以通过不同的形成方法来产生各种特性以示区别。例如，具有良好填充特性的氧化硅层可以形成在下面的区域，具有优良介电特性的氧化硅层可以形成在上部区域。可选择地，具有优良介电特性的氧化硅层可以形成在下部区域中，稳固的氧化硅层可以形成在上部区域中。例如，TEOS层可以形成在下部区域，HDP氧化层可以形成在上部区域。
衬垫295防止通孔塞290与层间电介质层280直接接触，并可提高附着性。如果通孔塞290与层间电介质层280直接接触，则杂质或各种离子可发生迁移。即，会发生扩散。衬垫295可以防止这种扩散。此外，如果通孔塞290和层间电介质层280之间的附着性不好，则衬垫295可提高附着性。例如，在示例性实施例中，衬垫295可以由厚度小于大约200的Ti/TiN形成，但是本发明的其它实施例不限于此。此外，无机材料或电介质材料(比如氮化硅)可以用作衬垫295。如图1A所示，衬垫295可形成在通孔塞290和层间电介质层280之间以及通孔塞和硅化物区260a、260b之间。
信号传输线300可以由金属(比如钨或铝)形成。每条信号传输线300可以与通孔塞290电连接。此外，与衬垫295类似的材料层可以形成在信号传输线300的外部。即，可以形成防止原子迁移并提高信号传输线300和其它层之间的附着性的材料层。
参照图1B，根据本发明另一示例性实施例的半导体器件包括通孔塞290，与图1A中示出的本发明的示例性实施例相比，图1B中的通孔塞290延伸到硅化物区260a、260b的表面的下部区域，以电连接到硅化物区260a、260b。换言之，硅化物区260a、260b的一部分凹陷，硅化物区260a、260b的凹陷表面与通孔塞290接触。因此，接触尺寸可以增大。当硅化物区260a、260b凹陷且与通孔塞290接触时，不仅通孔塞290的底部，而且通孔塞290的侧面的一部分可以与硅化物区260a、260b接触。即，可以减小通孔塞290和硅化物区260a、260b之间的接触电阻。此外，可以在通孔塞290和硅化物区260a、260b之间形成衬垫295。硅化物区260a、260b的除了通孔塞290和硅化物区260a、260b的接触处之外的表面高度得以保持。
参照图1C，根据本发明又一示例性实施例的半导体器件包括通孔塞290，与图1A中示出的本发明的示例性实施例相比，图1C中的通孔塞290电连接到硅化物区260a、260b上的抬高的垫片金属层270a、270b。硅化物区260a、260b上的抬高的垫片金属层270a、270b可以被称作牺牲金属层。硅化物区260a、260b上的垫片金属层270a、270b可以减小通孔塞290的垂直长度，从而可以减小通孔或通孔塞290的高宽比(aspect ratio)。因此，可以容易地形成半导体器件的图案。如果形成了垫片金属层270a、270b，则减小通孔塞290的垂直长度。这与放大通孔塞290的截面的效果相同。即，通孔塞290的电阻减小。因此，可以改善半导体器件的特性。
在示例性实施例中，垫片金属层270a、270b包括源/漏垫片金属层270a和栅垫片金属层270b。但是，源/漏垫片金属层270a和栅垫片金属层270b彼此独立地形成。例如，可以形成源/漏垫片金属层270a而可以不形成栅垫片金属层270b。因为源/漏硅化物区260a的表面可比栅硅化物区260b对半导体器件的影响更大，所以可以不在栅硅化物区260b上形成栅垫片金属层270b。垫片金属层270a、270b可以由金属形成并且其厚度在大约200至大约500范围内，其中，所述金属包括但不限于Pt、Pd、Ti、Ta、V、Ir、Ru、W、Co、Ni、Al或金属复合物。
参照图1D，根据本发明另一示例性实施例的半导体器件包括通孔塞290，通孔塞290形成在抬高的垫片金属层270a、270b的凹陷表面上并与硅化物区260a、260b电连接。因为可以增大通孔塞290与在硅化物区260a、260b上抬高的垫片金属层270a、270b的接触尺寸，所以可以减小通孔塞290与硅化物区260a、260b之间的接触电阻。衬垫295可以形成在通孔塞290与垫片金属层270a和270b之间。
参照图1E，根据本发明另一示例性实施例的半导体器件包括在层间电介质层280和信号传输线300之间的上层间电介质层285，该上层间电介质层285具有比层间电介质层280更大的硬度。如果层间电介质层280是氧化硅，则可以在层间电介质层280上形成硬度比氧化硅更大的上层间电介质层285，例如氮化硅或氮氧化硅。上层间电介质层285可以固定层间电介质层280，在后续工艺中可以作为蚀刻停止层或化学机械抛光(CMP)蚀刻停止件来操作，可以作为防止各层之间的杂质迁移的阻挡层来操作。在示例性实施例中，通过在应用用于形成通孔塞290的图案掩模(未示出)之后进行干蚀刻，可以在层间电介质层280上形成通孔290a。例如，可以由通过采用与形成层间电介质层280的方法不同的另一方法形成的氧化硅、氮氧化硅、氮化硅形成具有单层或多层结构的形状的上层间电介质层285。例如，可以由氧化硅和氮氧化硅的双层或其它组合来形成上层间电介质层285。此外，上层间电介质层285可以形成在层间电介质层280和信号传输线300之间。
图1E中示出的半导体器件包括图1D中示出的示例性实施例。本发明的多个示例性实施例不是排他的，而是可以彼此组合。即，可以自由地选择和组合示例性实施例来执行本发明。
本发明的示例性实施例包括栅图案245的侧壁上的仅其作为栅分隔件的L形分隔件240，而不包括传统的栅分隔件。
传统的栅分隔件通常包括形成在栅图案245的侧壁上的栅分隔件、栅电极230的较远的上部区域上的薄的垂直电介质图案和栅电极230的较近的下部区域上的厚图案(参见图2D至图2F中的标号250)。通常，为了对环绕的电介质比如栅绝缘层220或L形分隔件240具有高选择性，用致密的(dense)电介质材料来形成栅分隔件。栅分隔件可以由氮化硅或氮氧化硅形成。由于在制造或操作过程中产生的热，导致致密的电介质栅分隔件产生了拉伸应力或压应力。应力物理地影响源/漏区215、硅化物区260a、260b或沟道区，因此，半导体器件的性能劣化，半导体器件的可靠性降低。
因此，根据本发明多个示例性实施例的不具有栅分隔件的半导体器件在制造和操作过程中没有劣化并可以保持高可靠性。
此外，因为根据本发明多个示例性实施例的半导体器件包括不低于基底205的表面的源/漏硅化物区260a，所以没有削弱沟道特性。即，晶体管的操作优良。如果不应用本发明的示例性实施例，则源/漏硅化物区260a会物理地和化学地受损。
在本发明的示例性实施例中，当制造半导体器件时，由于镍硅化物的形成可以使源/漏硅化物区260a的表面高度与基底205的表面高度相同，因此形成镍硅化物提供了优良的平面化特性以及优良的半导体特性，这样就提供了有利的条件。稍后将描述形成镍硅化物的方法。
下文中，将参照图2A至图2K来描述根据本发明示例性实施例的半导体器件的制造方法。图2A至图2K是示出了根据本发明示例性实施例的器件制造方法的垂直视图。
参照图2A，隔离区210形成在基底205中，栅绝缘层220a、栅电极层230a和栅掩模层235形成在基底205的整个表面上。
例如，硅基底、硅-锗(SiGe)基底、化合物半导体基底、绝缘体上硅(SOI)基底或蓝宝石上硅(SOS)基底可以用作基底205。可通过靠近硅基底的表面，在隔离区210之间的活化区中生长硅锗或注入锗来形成硅-锗基底。可选择地，可以只有源/漏区是硅-锗基底。如果只有源/漏区是硅-锗基底，则可以在形成栅图案之后形成硅-锗基底。
例如，可以通过浅沟槽隔离(STI)法来形成隔离区210。例如，STI法包括将基底205蚀刻成以1000为数量级的深度，以形成基底的表面，并用绝缘材料将其填充。对于本领域的技术人员，STI形成法是公知的，将不在本公开中作详细的描述。
栅绝缘层220a可以是氧化硅、绝缘硅化合物(比如氮化硅或氮氧化硅)、绝缘化合物(包括氧化铝、氮氧化铝或氧化铪)或任何其它绝缘的无机材料。在本发明的示例性实施例中，使用的是氧化硅。可以通过氧化法或氧化物沉积法将栅绝缘层220a制造成以10为数量级的厚度。
可以用导电材料(比如硅、导电化合物、金属或金属硅化物)来制造栅电极层230a。在本发明的示例性实施例中，为了有助于理解并避免复杂的描述，栅电极层230a是单层。此外，可以通过堆叠两层或更多层的材料层来形成栅电极层230a。例如，可以形成利用硅上的金属(比如钨)的金属-硅化物复合物层。可以通过在硅层上形成金属层之后进行热处理来形成金属-硅化物层。此外，栅电极层230a可以是具有在金属-硅化物层的顶部上的另外的金属层的三层结构，或者可以是具有多于三层的结构。为了避免复杂的附图和描述，仅示出和描述了单个栅电极层230a的形成，但是理解的是，栅电极层230a不仅包括单层的结构，还包括多层的结构。栅电极层230a可以形成为以1000为数量级的厚度，例如，厚度在3000至5000的范围内。
可以通过沉积法来形成栅电极层230a，在沉积之后可以执行另外的热处理和离子注入。例如可在以100℃为数量级的温度下将层加热，以使栅电极层230a的结晶状态稳定，并用第III族或第V族(比如硼(B)、磷(P)或砷(As))对该层进行离子注入。
当栅电极层230a被图案化时，栅掩模层235可以用作蚀刻掩模。在示例性实施例中，栅掩模层235是氮化硅，但是其它材料层(比如氮氧化硅)可以用作栅掩模层235。可以通过沉积法来形成栅掩模层235。例如，在示例性实施例中，栅掩模层235的厚度是大约1000至大约2000。
此外，可以在栅电极层230a或栅掩模层235上形成抗反射层(ARL)，以使后面的工艺稳定。ARL可以由有机材料或无机材料形成。有机材料可以由高分子树脂形成，或者无机材料可以由氮化硅或氮氧化硅形成。ARL可以形成为以100为数量级的厚度。由于可以根据在光刻工艺中使用的光的波长来确认该厚度，所以省略详细的描述。为了避免使本发明的描述复杂化，在附图中没有示出ARL。
参照图2B，通过将栅电极层230a和栅绝缘膜220a图案化来形成栅电极230b和栅绝缘层220。具体地讲，为了图案化，将掩模图案(未示出)形成在栅电极层230a上，通过蚀刻来形成栅电极230b和栅绝缘层220，并去除掩模图案。例如，掩模图案可以是光致抗蚀剂图案。可选择地，如已经结合图2A描述的，如果形成栅掩模层235，则将栅掩模层235图案化，然后用被图案化的栅掩模层235作为蚀刻掩模来将栅电极层230a和栅绝缘层220a图案化。此外，被图案化的栅掩模层235可以保留在栅电极230b上。在该附图中，为了有助于理解本发明，在图案化后，仅保留栅电极230b和栅绝缘层220。
参照图2C，在栅电极230b和基底205的整个表面上形成L形分隔件层240a和栅分隔件层250a。L形分隔件层240a可以是氧化硅层，并可通过沉积法来形成，可以将L形分隔件层240a形成为以10为数量级的厚度。可选择地，L形分隔件层240a可以是多层的结构。在这种情况下，L形分隔件层240a可包括从包括氧化硅、氮化硅、氮氧化硅等的组中选择的至少两层。所选择的材料不需要是不同的。即，可以通过堆叠两层氧化硅层来形成L形分隔件层240a。此外，可以改变形成相同材料的方法。例如，如果堆叠两层或更多层的氧化硅，则通过沉积法在低温下形成L形分隔件层240a，然后，通过等离子体法在高温下形成L形分隔件层240a。除了上述方法之外，可以通过各种其它方法来形成L形分隔件。
在形成栅分隔件层250a之前，可以形成图1A至图1E的源/漏区215。可以在形成L形分隔件层240a之后或在形成L形分隔件层240a的同时(在多层结构的情况下)通过注入P、As或B离子来形成源/漏区215。源/漏区215自然地对准形成在栅电极230b的侧壁上的L形分隔件层240a的一部分。此外，图1A至图1E中的卤素离子注入区217可以与源/漏区215一起形成。可以在形成源/漏区215之后或之前来形成卤素离子注入区217。
可以通过注入与注入到或将注入到源/漏区215中的离子具有相反极性的离子，来形成卤素离子注入区217。因为在倾斜基底205的同时执行卤素离子注入，所以可以在形成在栅电极230b的侧壁上的L形分隔件层240a的垂直部分的下面形成卤素离子注入区217。卤素离子注入区217和源/漏区215可以叠置。如果源/漏区215的浓度高于卤素离子注入区217的浓度，则源/漏区215的浓度将变淡是不太可能的。
栅分隔件层250a是用于在后续工艺中在栅电极230的侧壁上形成栅分隔件的层，并可通过沉积法由氮化硅形成为以100为数量级的厚度。这里，在形成栅分隔件层250a之前，可以形成轻掺杂的源/漏区215。磷(P)、砷(As)或者它们一起可以作为杂质被注入。这个工艺作为轻掺杂漏(LDD)(N-)源/漏区215的形成工艺是公知的。此外，可以形成与源/漏区215具有相反极性的离子注入区。例如，可以注入硼(B)离子。这个工艺作为卤素或凹处井(pocket-well)形成工艺是公知的。该示例性实施例作为NMOS被公知。PMOS与NMOS极性相反。具体地讲，P工艺在源/漏区215中具有硼(B)注入，卤素或凹处井形成工艺具有磷(P)或砷(As)注入。
参照图2D，形成栅分隔件250和L形分隔件240。具体地讲，对整个表面进行第一干蚀刻工艺，以将栅分隔件层250a转换为栅分隔件250，执行下面的湿蚀刻或干蚀刻工艺，以将L形的分隔件层240a转换成L形分隔件240。可以用等离子体状态的主蚀刻气体(包括F-或Cl-)与等离子体状态的Ar、O2等一起来执行用于形成栅分隔件250的干蚀刻工艺。用于形成栅分隔件250的干蚀刻工艺是公知的，不在本发明中作描述。可以通过执行湿蚀刻工艺或干蚀刻工艺来形成L形分隔件240。在本发明的示例性实施例中，可以用包含稀释了的HF的蚀刻剂通过执行湿蚀刻工艺，来形成L形分隔件240。当采用湿蚀刻工艺时，基底205的表面不受到由于蚀刻工艺造成的等离子体的损坏，且湿蚀刻工艺可以连续地执行。当形成栅分隔件250时，栅电极230b的上部区域和上部区域的侧面被暴露，基底205的与源/漏区215对应的表面也被暴露。
在这个步骤中，在形成L形分隔件250之前，可以执行在对应于源/漏区215的基底205中注入杂质的工艺。可以用P、As或B离子来注入杂质，可以应用与先前的杂质注入工艺相比相对更高的浓度(例如超过以前浓度的两倍)。通常被认为是N+或P+形成工艺。由于这与随后将形成的源/漏硅化物区叠置，所以在附图中没有描述，以有助于理解本发明的技术构思。由于可能不被执行，所以在附图中也没有描述。具体地讲，当形成硅化物区时，可以不形成N+或P+区。
参照图2E，在暴露的栅电极230的上部区域和源/漏区215的上部区域上形成硅化物区260a和260b。更详细地，通过在暴露的栅电极230的上部区域和源/漏区215的上部区域上形成用于硅化物的金属层(未示出)并执行热处理，来形成硅化物区260a、260b。可以通过非电解镀或物理沉积(比如溅射)来形成用于硅化的金属层。在形成用于硅化的金属层之后，可以通过施加数百度的热以引发金属层和硅原子的用于硅化的化合，来形成硅化物区260a、260b。在本发明的该示例性实施例中，用于硅化的金属层是镍层。当将镍用于形成硅化物时，硅化物区260a、260b的高度可具有与形成硅化物前的基底205或栅电极230相同或相似的高度。当利用物理沉积法形成用于硅化的金属层时，可以执行用于去除没有变为硅化层的金属层的附加的步骤。当通过非电解镀形成用于硅化的金属层时，金属层可选择性地形成在其中硅被暴露的区域，所述区域包括栅电极230的上部区域和基底205的与源/漏区对应的表面。因此，如果通过利用非电解镀形成用于硅化的金属层来形成硅化物区260a、260b，则可以跳过去除用于硅化的金属层的工艺。在本发明的示例性实施例中，利用非电解镀形成用于硅化的金属层。
在形成用于硅化的金属层之后，可通过形成用于金属合金(未示出)的附加金属层并应用热处理，来形成硅化物区260a、260b。具体地讲，可以利用镍来形成用于硅化的金属层。也可以利用非电解镀来形成用于金属合金的金属层。在形成用于硅化的金属层之后可以形成用于金属合金的金属层，然而，可以在形成用于硅化的金属层的同时形成用于金属合金的金属层。例如，在两个金属层同时形成的情况下，可以利用具有用于硅化物的金属原子和用于金属合金的金属原子的电镀液来形成这两个金属层。在这个步骤中，用于硅化的金属层与用于金属合金的金属层之比和电镀液中用于硅化物的金属原子与用于金属合金的金属原子之比相同。含量比可以被设置为原子的百分比(原子％)。当将这两个金属层合金化时，可以根据两个金属层的原子比将每个金属层中的原子放入到电镀液中。注意到的是根据原子的百分比来使每个金属层合金化。在本发明的示例性实施例中，电镀液具有原子百分比小于30原子％的用于硅化的金属原子与用于金属合金的金属原子的原子比。换言之，用于硅化的金属层与用于金属合金的金属层的比可以在10∶3的原子百分比以下。但是，由于这是本发明的一个示例性实施例，因此本发明不限于这些具体的数字。
参照图2F，牺牲金属层270a、270b形成在硅化物区260a、260b的表面上。可以利用非电解镀，在硅化物区260a、260b的表面上选择性地形成牺牲金属层270a、270b。在本发明的示例性实施例中，可以利用Pt或Pd来形成牺牲金属层270a、270b，但是由于可以利用各种其它类型的金属来形成牺牲金属层270a、270b，因此牺牲金属层270a、270b不限于这些类型的金属。在图2E的描述中，在形成用于合金的金属层的情况下，牺牲金属层270a、270b可以由与被用来形成用于合金的金属层相同的金属形成。在图2E的描述中，如果不形成用于合金的金属层，或者用于合金的金属层在形成之后被去除，则牺牲金属层270a、270b可以直接形成在硅化物区260a、260b上。此外，牺牲金属层270a、270b可以直接形成在用于合金的金属层上，而不去除用于合金的金属层。换言之，可以形成牺牲金属层270a、270b，而不管是否有图2E中描述的用于合金的金属层。
在示例性实施例中，可以利用非电解镀来将牺牲金属层270a、270b形成为大致100的厚度，但是本发明的其它实施例不限于这个厚度。在本发明的其它示例性实施例中，牺牲金属层270a、270b可以用作垫片金属层。在这种情况下，厚度可以是大约500。此外，通过单独地形成源/漏牺牲金属层270a和栅牺牲金属层270b，来形成牺牲金属层270a、270b。例如，可以是形成源/漏牺牲金属层270a而不形成栅牺牲金属层270b的情况。
参照图2G，去除栅分隔件250。可以利用干蚀刻法或湿蚀刻法来去除栅分隔件250。当利用干蚀刻法来去除栅分隔件250时，蚀刻剂包括F-或Cl-等离子体。当利用湿蚀刻法来去除栅分隔件250时，可以利用磷酸来去除栅分隔件250。如果使用磷酸，则可利用在高于室温(例如在40℃)条件下加热的磷酸来蚀刻栅分隔件250。如果使用另外的湿蚀刻工艺，则随后可以执行清洁工艺(cleaning process)。如果通过湿蚀刻工艺来去除栅分隔件250，则因为随后的清洁工艺是湿法工艺，所以可以在相同的位置来执行。
参照图2H，去除了牺牲金属层270a、270b。可以利用例如王水或H2SO4和H2O2的混合物来去除牺牲金属层270a、270b。虽然可以在牺牲金属层270a、270b的下面形成用于合金的金属层，但是去除了牺牲金属层270a、270b。如果存在用于合金的金属层，则用于合金的金属层可以与牺牲金属层270a、270b一起被去除。结果，可暴露出硅化物区260a、260b的表面。
参照图2I，形成层间电介质层280。然后，通过垂直穿透层间电介质层280来形成通孔290a，使得硅化物区260a、260b的表面被暴露。例如，层间电介质层280可以由氧化硅形成，或者可以利用具有不同物理特性的氧化硅层的组合来形成层间电介质层280。例如，可以通过顺序地形成TEOS层和HDP氧化物层来形成层间电介质层280。然而，这是示例性的，其它的电介质层可形成为单层或多层。
此外，在形成通孔290a之前，如果用氧化硅来形成层间电介质层280，则可另外地在层间电介质层280上形成硬度比层间电介质层280的硬度更高的电介质层(未示出，参照图1E)。例如，可以在层间电介质层280上形成硬度比氧化硅的硬度更高的电介质层比如氮化硅或氮氧化硅。更硬的电介质层可以加固层间电介质层280，可以在后续工艺中执行蚀刻停止层或CMP(化学机械抛光)停止层的功能，并还可以阻止层间杂质的移动。在本发明的示例性实施例中，可通过在形成用于形成通孔290a的图案掩模(未示出)之后对层间电介质层280的顶部执行干蚀刻工艺，来形成通孔290a。硬度比层间电介质层280的硬度更大的层对应于图1E的描述中的上电介质层285。
参照图2J，在通孔290a的内壁上形成衬垫层295a。例如，衬垫层295a可以是金属层比如Ti/TiN，或者可以是无机电介质层比如氮化硅。如果层间电介质层280是氧化物层，则衬垫层295a防止在通孔290a内部形成的材料与氧化物层直接接触。如附图所示，衬垫层295a可以形成在层间电介质层280的顶部上，衬垫层295a也可以形成在通孔290a的底部区域上，使得衬垫层295a与硅化物区260a和260b直接接触。
参照图2K，在通孔290a内部形成通孔塞290。具体地讲，通过在衬垫层295a的节点隔离(node isolation)之后将导电材料填充到通孔290a内部来形成通孔塞290。为了执行衬垫层295a的节点隔离，在层间电介质层280和衬垫层295a上，在通孔290a的内部广泛地形成用于衬垫层295a的节点隔离的材料，然后，为了衬垫层295a的节点隔离执行整个表面的蚀刻工艺或CMP工艺。在衬垫层295a的节点隔离之后，去除材料层，并通过将导电材料填充到通孔290a的内部来形成通孔塞290。例如，可以利用钨或其它类型的金属来形成通孔塞290。具体地讲，用于形成通孔塞290的材料填充通孔的内部，并可以形成在层间电介质层280的顶部上。处理通孔塞290的表面，使得其表面具有与层间电介质层280的表面高度相同的高度。
然后，通过形成电连接到通孔塞290的信号传输线300，来完成图1A中示出的半导体器件。信号传输线300由导电材料(例如钨、铝或铜)形成。如果使用比如双嵌入式(dual damascene)的方法，则可以同时形成通孔塞290和信号传输线300。双嵌入式法是公知的，在本发明中不作详细描述。
虽然已经参照本发明的示例性实施例具体示出和描述了本发明的实施例，但是本领域的技术人员应该清楚，本发明的范围由权利要求限定，而不是由上述描述来限定，所有落入权利要求的范围内的变化和等价物意在包括在本发明中。因此，应该理解的是，在所有的方面，上述实施例不是限制性的，而是示例性的。如上所述，根据本发明示例性实施例中的没有栅分隔件应力的半导体器件及其制造方法，源/漏、栅电极、沟道区没有受到由栅分隔件造成的应力，物理和化学损坏没有被引入到源/漏区中。结果，由于本发明的多个示例性实施例提供的半导体器件的制造方法，使得半导体器件的特性得到改善，且可以提高产量和成品率。

Claims (40)

1.一种半导体器件，包括：
基底；
隔离区，形成在基底中；
栅图案，在基底上形成在隔离区之间；
L形分隔件，与栅图案的侧壁相邻，并具有延伸到基底的表面的端部；
源/漏硅化物区，在L形分隔件的延伸到基底的表面的端部和隔离区之间形成在基底上；
通孔塞，与源/漏硅化物区电连接；
层间电介质层，与L形分隔件相邻，并填充形成在栅图案和基底上的通孔塞之间的空间；
信号传输线，形成在层间电介质层上。
2.如权利要求1所述的半导体器件，其中，源/漏硅化物区的表面不低于基底的表面。
3.如权利要求2所述的半导体器件，其中，源/漏硅化物区包含镍硅化物。
4.如权利要求1所述的半导体器件，其中，源/漏硅化物区凹陷，且源/漏硅化物区与通孔塞电连接。
5.如权利要求4所述的半导体器件，还包括形成在通孔塞和源/漏硅化物区之间的衬垫。
6.如权利要求1所述的半导体器件，其中，栅图案包括：
栅绝缘层，与基底的表面接触；
栅电极，形成在栅绝缘层上；
栅硅化物区，形成在栅电极上。
7.如权利要求6所述的半导体器件，其中，栅硅化物区的下部不高于L形分隔件的顶部。
8.如权利要求7所述的半导体器件，还包括形成在栅硅化物区上的垫片金属层，其中，通孔塞通过垫片金属层与栅硅化物区电连接。
9.如权利要求8所述的半导体器件，其中，垫片金属层延伸到栅硅化物区的侧壁。
10.如权利要求1所述的半导体器件，还包括形成在源/漏硅化物区上的垫片金属层，其中，通孔塞通过垫片金属层与源/漏硅化物区电连接。
11.如权利要求10所述的半导体器件，其中，垫片金属层形成得比基底的表面高。
12.如权利要求10所述的半导体器件，其中，通孔塞被凹陷成比垫片金属层的表面低，通孔塞与垫片金属层电连接。
13.如权利要求12所述的半导体器件，还包括形成在通孔塞和垫片金属层之间的衬垫。
14.如权利要求10所述的半导体器件，还包括在垫片金属层和源/漏硅化物区之间形成的金属层或金属合金层。
15.如权利要求1所述的半导体器件，其中，L形分隔件是多层的结构。
16.如权利要求15所述的半导体器件，其中，L形分隔件由氧化硅、氮化硅和氮氧化硅组成的组中选择的至少两种的组合来形成。
17.如权利要求1所述的半导体器件，还包括形成在通孔塞和层间电介质层之间以及通孔塞和源/漏硅化物区之间的衬垫。
18.如权利要求1所述的半导体器件，还包括形成在层间电介质层和信号传输线之间的上层间电介质层。
19.如权利要求1所述的半导体器件，还包括在L形分隔件和层间电介质层之间形成的蚀刻停止件。
20.如权利要求19所述的半导体器件，其中，蚀刻停止件形成在栅图案上。
21.一种构造半导体器件的方法，所述方法包括：
在基底中形成隔离区；
在基底上形成栅图案；
形成覆盖栅图案的上部区域和侧壁的L形分隔件层；
在L形分隔件层上形成栅分隔件层；
通过对L形分隔件层和栅分隔件层图案化来形成在栅图案的侧壁上并延伸到基底的L形分隔件和栅分隔件，同时暴露在栅分隔件和隔离区之间的基底的表面；
在暴露的基底上形成源/漏硅化物区；
在源/漏硅化物区上形成牺牲金属层；
去除栅分隔件；
去除牺牲金属层；
形成覆盖栅图案和源/漏硅化物区的层间电介质层；
通过垂直地穿透层间电介质层来形成与源/漏硅化物区电连接的通孔塞。
22.如权利要求21所述的方法，其中，源/漏硅化物区不低于基底的表面。
23.如权利要求21所述的方法，其中，栅图案包括：
栅绝缘层，与基底的表面接触；
栅电极，形成在栅绝缘层上；
栅硅化物区，形成在栅电极上。
24.如权利要求23所述的方法，其中，栅硅化物区的下部不高于L形分隔件的上部区域。
25.如权利要求23所述的方法，还包括在栅硅化物区上形成栅牺牲金属层，并去除栅牺牲金属层。
26.如权利要求25所述的方法，其中，栅牺牲金属层延伸为形成在栅硅化物区的侧壁上。
27.如权利要求21所述的方法，其中，通孔塞垂直地穿透层间电介质层以形成选择性地暴露源/漏硅化物区的表面的通孔，所述方法还包括：
在通孔的侧壁和源/漏硅化物区的表面上形成衬垫；
用导电材料填充通孔的内部。
28.如权利要求27所述的方法，其中，在形成通孔的同时，源/漏硅化物区的表面凹陷。
29.如权利要求21所述的方法，其中，L形分隔件是多层结构，所述多层结构包括由氧化硅、氮化硅和氮氧化硅组成的组中选择的至少两种的组合。
30.如权利要求21所述的方法，还包括在形成层间电介质层之前形成覆盖栅图案和源/漏硅化物区的蚀刻停止件。
31.一种构造半导体器件的方法，所述方法包括：
在基底中形成隔离区；
在基底上形成栅图案；
形成覆盖栅图案的上部区域和侧壁的L形分隔件层；
在L形分隔件层上形成栅分隔件层；
通过对L形分隔件层和栅分隔件层图案化来形成在栅图案的侧壁上并延伸到基底的L形分隔件和栅分隔件，并暴露基底的与栅分隔件和隔离区之间对应的表面；
在暴露的基底上形成源/漏硅化物区；
在源/漏硅化物区上形成源/漏垫片金属层；
去除栅分隔件；
形成覆盖栅图案和源/漏硅化物区的层间电介质层；
通过垂直地穿透层间电介质层来形成与源/漏硅化物区电连接的通孔塞。
32.如权利要求31所述的方法，其中，源/漏硅化物区不低于基底的表面。
33.如权利要求31所述的方法，其中，栅图案包括：
栅绝缘层，与基底的表面接触；
栅电极，形成在栅绝缘层上；
栅硅化物区，形成在栅电极上。
34.如权利要求33所述的方法，其中，栅硅化物区的下部不高于L形分隔件的顶部。
35.如权利要求34所述的方法，还包括在栅硅化物区上形成栅垫片金属层。
36.如权利要求35所述的方法，其中，栅垫片金属层延伸为形成在栅硅化物区的侧壁上。
37.如权利要求31所述的方法，其中，通孔塞垂直地穿透层间电介质层以形成选择性地暴露源/漏硅化物区的表面的通孔，所述方法还包括：
在通孔的侧壁和源/漏硅化物区的表面上形成衬垫；
用导电材料填充通孔的内部。
38.如权利要求37所述的方法，其中，在形成通孔的同时，源/漏硅化物区的表面凹陷。
39.如权利要求31所述的方法，其中，L形分隔件是多层结构，所述多层结构包括由氧化硅、氮化硅和氮氧化硅组成的组中选择的至少两种的组合。
40.如权利要求31所述的方法，还包括在形成层间电介质层之前形成覆盖栅图案和源/漏硅化物区的蚀刻停止件。
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