TW200816482A - Semiconductor device free of gate spacer stress and method of manufacturing the same - Google Patents

Semiconductor device free of gate spacer stress and method of manufacturing the same Download PDF

Info

Publication number
TW200816482A
TW200816482A TW096132875A TW96132875A TW200816482A TW 200816482 A TW200816482 A TW 200816482A TW 096132875 A TW096132875 A TW 096132875A TW 96132875 A TW96132875 A TW 96132875A TW 200816482 A TW200816482 A TW 200816482A
Authority
TW
Taiwan
Prior art keywords
gate
layer
region
substrate
source
Prior art date
Application number
TW096132875A
Other languages
English (en)
Inventor
Sun-Jung Lee
Hong-Jae Shin
Bong-Seok Suh
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of TW200816482A publication Critical patent/TW200816482A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66515—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned selective metal deposition simultaneously on the gate and on source or drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Description

200816482 25513pif.doc 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種半導體元件以及其製造方法。特 別是’本發明是一種無閘極間隙壁應力且在矽化物區域無 物理及化學損害的半導體元件以及其製造方法。 【先前技術】
Ο 隨著半導體元件密度的增加，就越難在穩定的操作條 件下的半導體元件中利用導電多晶矽來提供足夠的導電 性。因此，導電構件，先前所包括的導電多晶矽，例如是 閘極電極、源極/汲極區域、接觸窗或接觸插塞以及訊號轉 換線，將都以金屬材料來取代。然而，由於半導體基材並 非金屬，若金屬與半導體基材接觸，往往會在金屬内形成 空隙(void)。這不但使結構不穩定，增加電阻，因而這 樣的結，無法用在半導體元件中。因此，—般所形成的圖 案不會單純使用純金屬，而是會使时化物與金屬。也就 是，在秒材質的圖案形成之後，再形成制案與金 屬構成_化物層。但是，魏物層可能會切化物層劣 化以及石夕化物層形狀改變之處有所損壞。特別是，源極/ 没極區域的魏物圖案的損壞與轉變所受到的劣化的衝擊 會比其他部位的損壞與轉變來得大。 另外，在半導體元件的電晶體（或閘極）上通常會形 成閘極_壁。閘極__材質典型的是t突产斑 高硬度。隨著半導體元件的積集度的增加以及圖=$的 縮小’閘極間隙壁所產生的應力便必須予以考量。另外， 200816482 25513pif.doc 重4c的！L %的半導體元件的體積也將隨著其在製造 所t收或產生的熱而增加或減少。因此，根據形成半導體 質’:上、f:二半導體兀件的源極/汲極與通道區域的性 二 1::半導體元件中過去被認為是不重要的， 口 影響並不·， 響已經越來越明·。因此，右W丄-應力所仏成的衫 Γ ο 口此有要去研究以及發展避免或 釋放閘極間隙壁所產生的應力的方法。目前 ί除=C式來因應。但是，如果移除T閘極間隙 Ϊ發=】對就變得較為脆弱，且可能造成問題。 本發明的實施例提供-種半導體 極間隙壁應力且避#扁石β + Α 以避免閘 本發明的4f,tr有物理與化學損壞。 本么月的只轭例提供一種半導體元件 可以避免閘極間隙壁應力且避免在^ ^ ^ ^ - 學損壞。 （錄靴物11域有物理與化 實施例並非限定於上述的目的，且上述的目 ==及本發明的其他特徵將於後續描述以= 領域技術人貝可以清楚的瞭解。 災此 本發明提供一種半導體元件，其 基材中的隔離區域，形成在基材上的隔離區ς之間 型=極圖案的側壁且具有延伸至基材表面的 型間隙壁的末端與隔離區域之間的源崎=化面= 200816482 25513pif.doc 域電性連接源極/汲極梦化物區域的接觸插塞，鄰接l型 滿形成在間極圖案與基材上的接觸插塞之間的 工H間介電層，以及形成在相介電上的訊號轉換線。 ，柄明賴供-種半導體元件的製造方法，苴包括 基材中形成隔離區域，在基材上形成閉極圖案，形成覆= 閘極圖案的上部區域以及侧壁的L型間隙壁層，在l型間 P皁壁層上形成間極間隙壁層；藉由圖案化l型間隙壁層以 〇 1閘極_壁層以形成位於__的側壁且延伸至基材 的=隙壁以及_壁，且同時暴露出一 =、壁以及_區域之_基材的表面，在暴露的基材上形 耗物區域，在源極/汲_化物區域上形成 ΐ =:，移除閘極間隙壁’移除犧牲金屬層；形成覆 孤甲’極圖木以及源極/汲極石夕化物區域的層間介電層，以及 化物區域電性連接的接觸插塞’其垂質 0 發明又提供—種半導體元件的製造方法，其包括在 區域，在基材上形成閘極_，形成覆蓋 ”圖木U區域以及側壁的L型間隙壁層，在L型間 _層上形成閘極間隙壁層，藉由圖案化l型間隙壁層以 =極間_層以形成位於閘極圖案的側壁且延伸至基材 L型以及閘極間隙壁，且暴露出位於閘極間隙壁 極5=^之Λ的基材的表面，在暴露的基材上形成源 沒祕入严爲£域’在源極/没極梦化物區域上形成源極/ / ° uk’移除祕間_，形成覆蓋咖圖案以及 8 200816482 25513pif.doc 源極/没極魏物區域的層間介電層，以及形成與源極/汲 極矽化物區域電性連接的接觸插塞，其垂質地穿過層間介 電層。 曰 #為讓本發明之上述和其他目的、特徵和優點能更明顯 易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說 明如下。 【實施方式】
本發明的實施例以及方法將配合圖式作詳細的說 明。然而，實施例可以以多種形式來實施且本發明不限於 以下所述的實施例。所提供的實施例的揭露内容將完全能 夠使此領域技術人員能_解本發明。在—些實施例中， 已知的製程、已知的元件結構以及已知的技術將不再詳述 以避免不清楚的描述本文的實施例。在此制書中，在圖 中相同或相似的標號標示相同或相似的元件。 在此’半導體結細及其製作方法將以圖絲說明。 圖1A至圖1E疋根據本發明的一個實施例的半導體元 件的垂直剖面示意圖。 言月芬考® 1A，根據本發明的實施例 形成在基材2。5上的隔離區域21〇、形成在基材二 隔離區域2H)之間的間極圖案撕，形成在基材2〇5上且 =間極圖案245與隔離區域之間的源極/汲極梦化物區 ^遍a，形成在閉極圖案245上的間極魏物區域纖， =生連接m姆化㈣域26Gb _、極/汲_化物區域 施的接觸插塞290，覆蓋間極圖案冰、源極/汲極石夕化 9 200816482 25513pif.doc 物區域260a、閘極石夕化物區域260b以及隔離區域210的 層間介電層280，其填滿接觸插塞290之間的空隙，以及 形成在層間介電280上的訊號轉換線300。 間極圖案245包括閘極絕緣層20、閘極電極230以及 L型間隙壁240。 接觸插塞290包括襯層295，其位於接觸插塞29〇以 及層間介電層280之間的界面。 Ο υ 一源極/汲極矽化物區域260a可以與基材205的表面等 閘極石夕化物區域260b可突出而暴露出間極圖案撕 的侧面。也就是，源極/汲極矽化物區域26〇a可以不低於 基材205的表面，且閘極矽化物區域26%可以 間隙壁240的上部。 ' =極/汲極區域215是以雜質摻雜的型態形成在源極/ / "石匕物層260a的一側且位於基材2〇5的内部以及l 型間隙壁240的底下。 衣里離子植入區域217是形成在源極/汲極215的一 ==。5的内部以及L型間隙壁购綱 導施财，絲材、料(SlGe)基材、化合半 W基材，在絕緣體上(SGI)的基 區隔離區域之間的主動 材表面形成錯。另外，以也可以僅在源極/ 10 200816482 25513pif.doc 汲極區域215是SiGe區域。如果僅有源極/；；及極區域215 是SiGe區域，SiGe區域可以在形成閘極圖案245之後形 成。在SiGe區域中，其原子之間的距離較小，因而通道的 性質較穩定。 隔離區域210,例如，可以是淺溝渠隔離（STI)區域。 形成隔離區210的方法為已知，且隔離區域21〇的尺寸以 及形狀可以根據半導體元件而調整，因此在此不再詳述。 ο ο 源極/汲極區域215是形成在基材上，且L型間隙壁 240會延伸至其表面。源極〉及極區域215的一侧可以對準 形成在閘極圖案245的侧壁的L型間隙壁210的部份。在 本發明的一個實施例中，源極/汲極區域215包括源極/汲 極矽化物區域260a。也就是，在形成源極汲極區域215之 後，部分的源極汲極區域215變成矽化物，因而構成源極/ 汲極矽化物區域26〇a。因此，源極/汲極區域可以延伸或形 成在源極/汲極矽化物區域26〇a底下。上述的結構沒有繪 示在圖中以避免圖式過於複雜。 衣孓離子植入區域217可以鄰接源極/汲極區域 ^，且形成在L·型間隙壁24〇的頂點的底下。口袋型 入區域217的離子型態與源極沒極區域215的 恶相反。 極41^案245的閑極絕緣層220是絕緣基材2〇5與 石夕一$氣。例如’閉極絕緣層可以是氧化砍、如同氮· 氧化二Γ1 叫包含氧化铭、氮氧化銘 、、、bn物，或是其他任何的無機絕緣材料。 11 200816482 25513pif.doc 本發明的實施例中是使用氧化石夕。 =極圖案245 _極電極23()會藉由閘極絕緣層咖 • ΐ t2 0 ri離開來°閘極電極2 3 g的材f是導電材料， 2;0 ^ : f電化合物、金屬或是金屬石夕化物。閘極電極 〇 =以疋夕層結構。例如’閘極電極23〇可以由堆疊— Ο ϋ 及—層雜物層—層所構成，或是堆疊一層金 =在=膜層上而構成三層或多層結構。在本發
::Γ電極230是單層結構，以利於瞭解本發明。、因 此本發明不限定是單層，其也可以是多層。 U =圖案245的L型間隙壁是包覆於_ ==閘極電極23〇的—側。L型_壁2 “ =電”層接觸4型間隙壁24〇具有均句的厚】:、 /ϋ緣層，習知所知的服間隙雜L卵隙壁_ :::同的。習知的閘極間隙壁在閘極電極的上部側 具有薄的厚度，且在開極電極的下部 極）具有較厚的厚度（請見圖2⑽的 =)。但是，本實施例的L型間隙壁240具有均勻 無論是在閘極電極现距離基材2〇5表面較 車乂回的區域，如圖1Α所繪示。 一 =間隙壁240可定義基材2〇5上的源鐵極石夕化物 。如圖1Α所示，包覆閘極電極230的L型間隙 土 〇的上部可定義閘極矽化物區域260b的頂部。 =_隙壁24G可以是雙層結構。例如是' 夕層的氧切、氮切、氮氧切層以形成£型間隙^ 12 200816482 25513pif.doc 240。特別是，L型間隙壁可从直接形成在閘極圖案 245上的氧切，或是[型_壁可以是不直接與閑 極，案245接觸的氮化矽。當然，L型間隙壁240可以曰 堆璺f同的材料。例如是，堆疊具有不同氮成份的多層結 f、° ^別是’也可以堆疊多種氧化物，例如是以低溫氧: 咼溫氧化、電漿方法其其他方式所形成的氧化物。 源極/汲極矽化物區域26〇a是形成在基材2〇5中。在 本發明的實施例中，源極/汲極矽化物區域26〇a是矽化鎳， 且，極/汲極矽化物區域260a的表面高度與基材2〇5的表 ，高度相同。換言之，源極/汲極矽化物區域26加的表面 南度不低於基材2〇5的表面高度。根據本發明的實施例， ^於源極/汲極純㈣域施不會遭受到轉除間極間 隙壁所造成的物理及化學傷害，因此祕/汲極魏物區域 260a的表面高度可以不低於基材2()5的表面高度。源極/ 汲極矽化物區域260a在基材205内部的方向的深度可以是 1 〇〇埃的等級。例如，源極/汲極矽化物區域26〇a的深 約 200-500 埃。 又 #、 間極石夕化物區域260b是形成在閘極電極23〇上，且閑 極石夕化物區域260b的最低部分低於閘極間隙壁24〇的頂 部。閘極石夕化物區域2_可以是石夕化鎳。源極級極石夕化 物區域260a與閘極矽化物區域26〇b可以利用無電電鍍方 式形成。詳細的無電電鍍將於本發明的實施例中描述^導 體元件的製造方法的段落中說明。 、 在L型職、壁240上可以形成則終止層（未繞示）。 13 200816482 25513pif.doc 當後續形成接觸洞的時候，餘刻終止層可以 在石夕化物區域26〇a 260b ίΛ t 择 ‘程 矽材質。圖1Α中沒有給二:面。姓刻終止層例如是氮化 發明。 ^有'、會不出侧終止層以有助於瞭解本 可以氧化!材質。且此一 Ο ο ==勻=的介電層。t.然，層間介電層也可 構。可以使用相同係列的材 ：夕 種性質。例如，具有好的填充===可以產生多 區域另的氧化w以形一
層形成在下部區域，而HDP 域。例如，TEOS =5Γ避免接觸插塞直接與層‘電声 觸，以改善黏著性。姑接觸插塞29G直接與= 28G接觸’雜質或各種離子可能會遷移 、、 。而襯層295可以避免擴散。當然，如果t觸兄 層280之間的黏著度不夠好，二： 於㈣=::二:層295的材質可以是厚度低 機材刪電材料，:―if 此。另外，其他的無 =十h电材枓’如亂化石夕，也可以用在概層说 θ所不’襯層295是形成在接觸插塞29〇與層間介電 14 200816482 25513pif.doc 層280之間，且位於接觸插塞與矽化物區域26〇a，26〇b之 間。 訊號轉換線3⑻的材質可以是金屬，例如是鎢或是 鋁。每一訊號轉換線300是電性連接至接觸插塞29〇。當 然，近似襯層295的材料層可以形成在訊號轉換線的外 部。也就是，材料層的形成可以避免原子遷移且改善訊號 轉換線300與其他膜層之間的黏著性。 D 請參照圖1B，根據本發明另一個實施例的半導體元 件，其包括延伸至碎化物區域260a，260b的表面的下部區 域底下的接觸插塞290，以電性連接矽化物區域26〇a， 260b，其是相較於圖1A所示的實施例。換言之，矽化物 區域260a，260b的一部份是凹陷的，且矽化物區域26〇a， 260b的凹陷表面與接觸插塞29〇接觸。因此，接觸尺寸增 加了。當矽化物區域260a，260b是凹陷的且與接觸插塞29〇 接觸牯，不但接觸插塞29〇的底部，且接觸插塞29〇的側 面的一部份都會與矽化物區域26〇a，26〇b接觸。也就是， (J 接觸插塞290與發化物區域260a，260b之間的接觸電阻可 以降低。當然，襯層295可以形成在接觸插塞29〇與矽化 物區域260&，26013之間。石夕化物區域26(^,26〇1；)的表面高 度，扣除接觸插塞290與石夕化物區域26〇a，26〇b的接觸， 仍然保持固定。 明茶考圖1C，根據本發明另一個實施例的半導體元 件’其包括與位於石夕化物區域26〇&，2_上的上升塾金屬 層270a, 270b电性連接的接觸插塞，其是相較於圖工八 15 200816482 25513pif.doc 所示的實施例。位於矽化物區域26〇a，260b上的上升墊金 屬層270a，270b可以視為犧牲金屬層。位於石夕化物區域 260a，260b上的上升墊金屬層270a，270b可以減少接觸插 塞290的垂直長度，因此接觸洞或接觸插塞290的高寬比 可以降低。因此，半導體元件的圖案可以較容易形成。如 果形成墊金屬層270a，270b，接觸插塞290的垂直長度可 以縮短。相對的，接觸插塞290的剖面就可以放大。也就 是，接觸插塞290的電阻可以降低。因此，半導體元件的 性質可以獲得改善。 在一個實施例中，墊金屬層27〇a，27〇b包括源極/汲極 墊金屬層270a以及閘極墊金屬層27〇b。但是，源極/汲極 墊金屬層270a以及閘極墊金屬層27〇b可以各自形成。例 如，形成有源極/汲極墊金屬層27〇a但不形成閘極墊金屬 層270b。這疋因為源極/汲極石夕化物區域可能影響半 導體元件更甚於閘極矽化物區域26〇b。墊金屬層27〇&， 270b可以為，但不限於，金屬pt，pd，几风v，Ir，Ru，见％ CJ Nl，A卜或是具有200〜500埃厚度的金屬化合物。 請參照® 1D，根據本發明另一個實施例的半導體元 件，其包括形成在上升墊金屬層27〇的凹陷表面且與石夕化 物區域260a，260b電性連接的接觸插塞29〇。由於接觸插 塞29〇與於石夕化物區域施，鳩上的墊金屬層織， 270b之間的接觸尺寸可以增加，因此接觸插塞携與石夕化 物區域260a，260b之間的接觸阻抗可以降低。另外，觀層 295也可以形成在接觸插塞29〇與塾金屬層謂心2观之 16 200816482 25513pif.doc 請參照圖ΙΕ，根據本發明另i 元 f具有較層間介電層280堅硬的上部二= Ο ο =電層，是氧化石夕，上部層間介電層285的硬= 巧切，也就是可以在和介電層上形成氮化ς 或上部層間介電層285可以蚊層間介電層 JS以錢製財作為綱終止層或是化學機械研磨二 在！二還可以作為阻障層’以避免各層之間雜質的遷移： 介電且^洞290是以乾餘刻方式形成在層間 部二:二二圖案罩幕以形成接觸洞携。上 成層間介電i 28。的方的=化石夕或以有別於形 或是多層結構。例如，上可=單層 或其他組合所組成的雙物冓可;== 可以形成在層間介電層.與訊號轉換線 圖1E所繪示的半導體元件 件。本發明的各個實施顺非唯示的半導體元 也就是，可，的騎與結合 本發明上述實施例在閘極^2^來執订本發明。 型間隙壁_以作為閑極間隙温=::上僅包括了L 間隙壁。 因而排除了傳統的閘極 傳統的閘極間隙壁典型句 匕括形成在閘極圖案245的侧 200816482 25513pif.doc 〇
(J 壁上的閘極m禮’且其在上部也就是在祕23Q較遠的 區域為薄的垂直的騎，而在下部也就是在閘極23〇較近 的區域為厚的圖案(請見圖2D_2F)。一般來說，閑極間隙 壁會以緻密的介電_來形成，以使其相較於關的介電 層(如閘極絕緣層220或是l型間隙壁)具有高選擇性。 閘極間隙_材質可以是氮切或是氮氧切。緻密 電閘極_壁在製造過程或是操作顧中會因為熱的產生 而產生張應力或是緊縮應力。^此應力會影響源極汲極區 域215、石夕化物區域260a, 260b或通道區域，因此半導 兀件的效能會惡化且半導體元件的可靠度會降低。 因此，根據本發明的實施例，具有無閘極間隙壁 導體元件在製造過程或是操作過程林會有劣化且能保 高可靠度。 另外，由於本發明的實施例所揭露的半導體元件的 極/没極梦化物區域26〇a是不低於基材2〇5的表面并、 通道性質不會被損害。也狀，電晶體的操作㈣良好。 如果不使用本發明的實施例，那麼源極 260a將可能受到物理及化學損害。 ^化物&域 ^本發明的實施例巾，形成魏鎳可以提 坦性質以及絕佳的半導體性質， J十 獅化物區域麻的表面高度與基材 同，因而可啸供較佳的條件於半導體元件製造中。ς 成矽化鎳的方法將於後續描述說明。 形 在此，根據本發明實施例的半導體元件的製造方法可 18 200816482 25513pif.doc 以參考圖2Α〜圖2Κ。圖μ〜目2Κ是根據 的半導體元件的製造方法的垂直剖面示意圖:月的^例 请荼照® 2Α，在基材2〇5中形成隔離區域21〇，且 2正3〇H205的表面上形成間板絕緣層挪、開極電極層 230a與閘極罩幕層235。 曰 ^個實施例中，絲材、補(SiGe)基材、化合半 ¥肢基材、矽在絕緣體上(s〇I)的基 Ο υ 的基材都可以作為基材205。残基材可 =隔離區域之間的主動區域且靠近梦基材表面成長錯二 也可以僅在祕/祕區域切縣材。如果僅有 區域是稍紐，料紐可叫形賴極圖案 =^域21〇 ’例如’可以是淺溝渠隔離（STI)區域。 如是烟基材2G5_G埃等級的深度 為之後H緣材料。形成STI的方法 為已知的方法，因此在此不再詳述。 石夕的22Ga可以是氧切、如同氮化♦或氣氧化 緣1 ΐ 含氧化1呂、氮氧化1呂或氧化铪的絕 扩二’或疋其他任何的無機絕緣材料。在本發明的實 使用氧化石夕。閘極絕緣層纖的厚度可以是二 矢的寺級，且以氧化法或是氧化沈積法形成。 ，極電極層23〇a的材質是導電材料，例如是，導電 極屬石夕化物。在本發明的實施例中，閘 ^ 7C早層結構，以利於瞭解本發明。當然，閑極 19 200816482 25513pif.doc 4電=f〇a可以由堆疊兩層或多層材料層而構成。例如， =形成金屬如鎢在矽上以形成金屬矽化物化合物層。此 化ί層疋藉由在發層上形成金屬層之後進行熱處理 ^成。當^，閘極電極層2施也可以是三層結構，其是 社：化ί屬層的頂部形成另一金屬層，或者是三層以上的 ’、、、、了避免使圖式與描述過於複雜，是以形成單一層 23〇&來說明’但可以理解的是閘極電極層23〇a πηί:: 一層結構’其也可以是多層結構。閘極電極層 a的厚度為_埃的等級，例如是3__通〇埃。 德、隹，t極層23如可以以沈積方法形成、然後在沈積之 進订”，、處理以及離子植人。例如，此膜層可以加敎至攝 =00度的等級以穩定閘極電極層⑽的結晶狀態，而離 入可以是植入ΠΙ族或V族元素，例如是硼（B)、碟 (P)或砷（As)。 ' Ο 閘極罩幕層235在圖案化閘極電極層23〇a時可以作為 ^罩幕。在—個實施例中，閘極罩幕層235是氮化石/，、、 二他材質也y以作為閘極罩幕層235的材料，例如氮氧 /。閘極罩幕層235可以利用沈積方法形成。在-個實 施例:，、閘極罩幕層235的厚度是約iQ⑽〜如⑻埃。 、/當然’在閘極電極層23〇&或是閘極罩幕層235上也可 成抗反射層（ARL)則|定後續的製程。ARL可 f機或是無機材f。_材㈣狐可以是高分子樹脂， =幾材料的ARL Μ是氮切或是氮氧切。狐的厚 又是1〇〇埃的等級。由於ARL的厚度會與微影製程中的光 20 200816482 25513pif.doc 源波長有關，因此在此不詳鈿描述。而ARL沒有繪示在 圖中，以避免圖式與描述過於複雜。 c ο 請芩照圖2B，圖案化閘極電極層230a以及閘極絕緣 ，220a以形成閘極電極23〇b以及閘極絕緣層。特別 是j在閘極電極層230a上形成有罩幕圖案（未繪示），其 用以圖案化’且藉由钱刻以形成閘極電極2獅以及閘極絕 緣層220之後再移除罩幕圖案。在一個實施例中，罩幕 圖木可以疋，阻圖案。另外，如先前所描述的圖2A，若形 成有閘極罩幕層235且將閘極罩幕層Μ5圖案化，那麼閑 極電極23〇b與閘極絕緣層22〇可以利用圖案化的閉極罩幕 ㈣以將其圖案化。當然，圖案化的閘極 罩幕層235可以留在閘極電極23%上。在此圖式中，為 使本發明更易於瞭解，在圖幸 與閘極絕_ 22Q。 化之後僅留下閘極電極230b 而抑ίτ考圖2C ’在’電極23Gb與基材2G5的整個表 隙辟# 2:間隙壁層24〇a與閘極間隙壁層250a°L型間 iL 以是氧切，且以沈積方法形成，且L型 間隙壁層240a的厚度可以是 生 隙壁層240a可以是多_構寺級。另外，L型間 戶240a肖n 構。在此實施例中，L型間隙壁 戶i组成的5 自，切飞切、氮氧化碎層及其他材質 r辟240二兩θ膜層所選擇的材料可以不相同。L型間 枣土 a可以是堆疊兩層氧化矽層。另外，若堆成而爲々 多層的氧化矽層，可以弈 成兩層或 240a，再以卽”方料1溫沈積方法形成[型間隙壁 概包水方法形成L型間隙壁240a。除了上述 200816482 25513pif.doc 方法’ L·型間隙壁可以使用其他多種方法形成。 在形成閘極間隙壁層250a之前，圖1Α〜圖1Ε的源極 /汲極區域215會先形成。源極/汲極區域215可以在L型 間隙壁240a形成之後或是當形成L型間隙壁24〇a時(在多 層結構的實例中），利用植入p、As、或3離子而形成。源 極汲極區域215自然地會對準形成在閘極圖案245的側壁 的L型間隙壁210的部份。當然，圖1A〜圖正所示的口 Ο ο 袋型離子植入區域217可以與源極/汲極215 一起形成。口 袋型離子植入區域217可在源極汲極215形成之前或之後 形成。 、口袋型離子植人區域217的離子型態與源極/汲極區 域215的離子型態相反。由於口袋型離子植入的進行會將 基材205傾斜，因此口袋型離子植入區域217可以形成在 位於閘極電極23Gb侧壁的L型間隙壁24Ga的垂直部位底 了 ° 口袋型離子植入區域217與源極/汲極區域215可以重 豐。如果源極/祕區域215的濃度高於口袋型離子植入區 =7的濃度，源極/汲極區域215的濃度將不太可能會被 問，間fe、壁層250a是-層形成在閘極電極23〇侧壁的 叮㈣是用以形成_間隙壁，閑極間隙壁層25如 ι〇〇 250a^j 此制m / 15’且鱗、坤或兩者可以作為植人的雜質。 匕衣私為-般已知的淺摻雜没極（ldd) (n_)源極級極 22 200816482 25513pif.doc 植也區域215相反的離子型 製程即為-般已製 NMOS為例，而Plunc σ β # μ 例是以 护別β，ρ制σ、 ，、疋其掺雜型態與NMOS相反。 寸疋，_衣程為在源極/汲極區域215植入硼離子， 袋型摻雜是植入磷或碎。 植爾子，且口
，明h、、、H 2D ’其已形成了閘極間隙壁25G ，、土 θ 250a轉麩成閘極間隙壁250 ,接著谁广丁 一個濕式_或乾式_製程以將 丁=
變成L型咖細。形成閘極咖jG 用電漿狀態的主要蝕刻氣體(包括F-或C1·)與電ϊ 已〇=其游 由、mi、Q此不在此洋迷。1型間隙壁240可以萨 二广χΙ，乾式钱刻製程形成。林發明白勺一個實施二 Ο 仙所MG是以具有含稀釋耶的钱刻劑的渴式 U所軸形成。當使用濕式糊製 = 面不會受到乾式烟的電裝的損害，且;式; 2::!形成閘極間隙壁250時’閘極電極2鳥的上部ΐ 2^Ϊ^_ΚΜΙ]會被暴露出’且相較於源極級極區域 、土材205的表面也會被暴露出。 一 在此步财，於形成L咖_ 25q之前，會 的:Γ中以對應源極’汲極215的製程。所植入 貝了以疋P、As S Β離子，且其與先前的離子植入製 200816482 25513pif.doc 程比較具妹㈣濃度，例如是超過兩倍的濃度。並型地， 其就是已3，或Ρ+形成製程。上述製程並位於圖式顯 示出，以使柄明較容易理解，因為上述植人區域會與後 繽所形成㈣極/汲極魏物_重4。而上述製程沒有洛 示於圖中，另—個原因是此製程可Μ進行。也就是，i 形成矽化物區域時，可以不形成有N+或卩十。 Ο ο 請參照圖2E，在暴露的閘極電極23()的上部區域盘源、 極:及極區,215的上部區域形成魏物區域施，纖。、 更評細的是，魏物區域26〇a，鳩的形歧在暴露的鬧 極電極230的上部區域與源極汲極區域215的上部區域形 成-金屬層（未緣示），再進行熱處理。用於魏的金屬 以是以無電紐或是物理沈積（如雜）形成。之後，進 行攝氏數百度的加熱叫❹於钱的金屬與祕石夕化的 石夕原子結合，進而形成魏物區域施，2_。在本 的實施例中，用於魏的金屬層是鎳層。當使用鎳來進行 石夕，，碎化物H域260a，26Gb的高度會與形成魏物之前 的基材205或閘極電極23〇的高度相同或相似。當用於石夕 ，的金屬層是_物理沈積綠形成時，將另外進行移除 未形成魏層的金屬層的步驟。當祕魏的金屬層是利 用無電電财法形耕，金屬層會選擇性地職在發暴露 出勺區域，、包括了閘極電極230的上部區域以及對應源 =及極區域的基材2〇5的表面。因此，若使用無電電鍛來 7、用於石夕化的金屬層以形成石夕化物區域26〇a, 26此時， 私除用於魏的金屬層.的步賊可以免除。在本發明的一 24 200816482 25513pif.doc 電鍍所形 =實施财，軸用於魏的金勒是使用無電 矽化物區域260可以在用於石夕 :理=由形成用於金屬合金的另二金就 於金屬合金的金屬層可以利用二 Ο υ 金=屬層可以在形成用於石夕化的金屬層之後才:屬二 ‘於孟屬合金的金屬層可以與用於矽化的金屬層同時: 例如，兩金屬層是同時形成，且此兩層 夏有=以 ^的勒以及用以金屬合金的金屬原子的= 液在此步驟中，用以石夕化的金屬層與用以金屬合金^金 屬層的比例可以相同於在電鐘溶液中用以石夕化屬_ 與用以金屬合金的金屬原子的比例。上述比例可 原子百分比（atomic %)。#兩金屬層合金在—起時，會 ，據兩金屬層的原子比例而將每—金屬層的原子放入電鑛 溶液中。因此每一金屬層是根據原子百分比而合金。在本 發明的一個實施例中，電鍍溶液中用以矽化的金屬原子與 用以金屬合金的金屬原子的比例可以小於3〇。換言之，用 以矽化的金屬原子與用以金屬合金的金屬原子的比例可以 是低於10 : 3原子百分子。但上述只是本發明的其中一個 實施例，本發明不限制特定的數值範圍。 請參照圖2F，在石夕化物區域260a，260b的表面上形成 犧牲金屬層270a，270b。利用無電電鍍方法可以使犧牲金 屬層270a，270b選擇性地形成在矽化物區域260a, 260b的 25 200816482 25513pif.doc 表面上。在一個貫施例中，犧牲金屬層270a，270b可以是 Pt或是Pd’但其不限是何種型式的金屬，因為其可以利用 夕種不同的型悲的金屬來形成。在圖2E的描述中，當形 成用以合金的金屬層時，犧牲金屬層27〇a，27〇b可以使用 與用以合金的金屬層相同的金屬。在圖2E的描述中，若 不形成用以合金的金屬層或是之後將其移除，犧牲金屬層 270a，270b可以直接形成在矽化物區域2·，2_上。當 Ο ο 然’犧牲金屬層27〇a，270b可以直接形成在用以合金的金 屬層上而不需移除用以合金的金屬層。換言之，犧牲金屬 層270a，270b可以不管圖沈所描述的用以合金的金屬層 而形成。 在一個貫施例中，犧牲金屬層27〇a，27〇b可以利用盔 電電鍍的方式形成約KK)埃的厚度，但在其他的實_ =，本發明不限制厚度範圍。在其他的實施例+，犧牲金 屬層27%通可_來作為墊金屬層。在此案例中，此 尽度約為500埃。當然，犧牲金屬層270a, 270b可以各自 地形成源極成極犧牲金屬層27Qa與閘極犧牲金屬層 例如，可以只形成源極/汲極犧牲金屬層270a而不 形成閘極犧牲金屬層27〇b。 請參考圖2G，移除閘極間隙壁25q。移除閘極間隙辟 j5〇 1方法可以疋乾式勤j或是糾方法。若移 ^間瞻25〇的方法是彻乾式糊法，箱㈣劑是包 ，F-或Cl_電漿。若移除閘極間隙壁25〇的方法是利用渴 式則法，那麼閑極間隙壁25〇可以利用填酸移除。若使 26 200816482 25513pif.doc 用磷酸，閘極間隙壁250可以利用加熱至高於室溫的磷酸 钱刻，例如是在攝氏40度。若使用額外的濕式蝕刻製程， 其可以事後序的清潔製程。若閘極間隙壁250是利用濕式 餘刻製程移除，由於後續清潔製程是濕式蝕刻，因此兩者 可以在相同的位置進行。
請參照圖2H，移除犧牲金屬層270。移除犧牲金屬層 270的方法可以利用王水或是硫酸與過氧化氫的混合物。 雖然用於合金的金屬層可以形成在犧牲金屬層27〇的底 卜，但犧牲金屬層270會被移除。因此，若存在用於合金 的金屬層，用於合金的金屬層會與犧牲金屬層27〇 一同移 除。因此矽化物區域260a, 260b的表面會被暴露出。 請參照圖21 ’形成層間介電層28〇。之後，形成接觸 f29〇a，其是垂直地穿過層間介電層280以使石夕化物區域 的表面暴露出。例如，層間介電層的材質是氧化 =膜iff間介電層280也可以利用不同物理性質的氧化 丁EOS層以及HDP氧化層。但是， 序开^成 J：冰可s人小 一上述僅為一個實施例， 另外，在形成接觸洞29〇a之前，芒 ，，比層間介電層28。硬度更高 衫考圖m)可以另外形成在層間介電居=層(杨示， 層間㈣層咖上且硬度比氧化石夕高的;電=形成在 石夕或鼠氧化石夕。較硬的介電層可以固定干有乳化 以在後續製程作為_終止層或是 層280， +娀械研磨(Cjy〇>)終 27 200816482 25513pif.doc 施例中’形成接觸洞。在本發明的-個實 的圖案罩幕之後， 朗以形成接觸洞 295a〇
D Ο 如氮化石夕。如果層間介電層28〇為/^，或無機介電層， 260a，260b直接制。 $ _其會細化物區域 請參照圖2K，在接觸洞29〇 特別是，形成接觸插塞的方法是基290 ° 離一― 為了進行襯層295a的中心隔離，襯層咖的中心^ 材料會廣泛地形成在接_島内、在層間介電層网 上以及在襯層295a上，之後對襯層29 ς 全面性的表面侧或是⑽製程。在進行 心隔離之後，移除材料層且將導電㈣填人接觸洞鳥 29Q Q接觸插塞29〇可以是鶴或是其他 i蜀。4寸別疋，用以形成接觸插塞携的材料會填入接觸 网内且可以職在層齡電層㈣_部。之後，严理 觸插塞29〇的表面以使此表面與層間介電層28〇的=面高 28 Ο
CJ 200816482 25513pif.doc 度相同 插塞3電=二件最後是形成與接觸 導電材質，其例如是鎢、_銅。若使用雙是 接觸插塞290與訊號轉換線可以同時， 製程為已知的方法，因此不再詳細。 又重鑲嵌 雖然本發明已以較佳實施例揭露如上， ，本發明:任何熟習此技藝者，在不脫離:發 和乾圍内，當可作些許之更動與潤飾，因 ^神 範圍當視後社申料補_界定者 纟之保護 理解的是上述實施例並非限定本發明，: /可以 發明。如先前所述，根據本發明的實解本 間隙壁應力的半導體元件其及製造^例^出的無間極 帝托、S、、，广L 衣L万去，源極/汲極、閘極 私極、通㈣域都不會受到閘極間隙 汲極區域也不會有物理及化學損害。二、 Λ、 松所-γ ”於¥ 因此，半導體元件的 t生貝可以改善，且以本發明多個實施例 一 件的製造方法可以改善其生產力與產率。’、、、脰兀 【圖式簡單說明】 件的根據本發_1實施_半導體元 仟的垂直剖面不意圖。 雕-H ΐ ^ 2Κ是根據本發明的另—個實施例的半導 脰兀件的垂直剖面示意圖。 【主要元件符號說明】 205 :基材 29 200816482 25513pif.doc 210 :隔離區域 215 :源極/汲極區域 217 : 口袋型離子植入區域 .220、220a :閘極絕緣層 230、230b ··閘極電極 230a :閘極電極層 235 :閘極罩幕層 .240 : L型間隙壁 240a : L型間隙壁層 245 :閘極圖案 250 :閘極間隙壁 250a :閘極間隙壁層 260a:源極/汲極石夕化物區域 260b :閘極矽化物區域 270a、270b :墊金屬層 280 層間介電層 285 上部層間介電層 290 接觸插塞 295 襯層 300 訊號轉換線 30

Claims (1)

  1. 200816482 25513pif.doc 十、申請專利範圍： 1·一種半導體元件，包括： 一基材； 隔離區域’形成在該基材中； 一閘極圖案’形成在該基材上的該隔離區域之間； 一 L型間隙壁’鄰接該閘極圖案的侧壁且具有延伸至 該基材表面的一末端； 源極7汲極矽化物區域，形成在該基材上，且位於延伸 至该基材表面的該L型間隙壁的末端與該隔離區域之間； 接觸插塞，其電性連接該源極/汲極矽化物區域； 一層間介電層，其鄰接該L型間隙壁，且填滿形成在 該閘極圖案與該基材上的該接觸插塞之間的空隙；以及 一訊號轉換線，形成在該層間介電上。 2·如申請專利範圍第丨項所述之半導體元件，其中該 源極/汲極矽化物區域的表面不低於該基材的表面。 、3·如中請專利範圍第2項所述之半導體元件，其中該 〇 源極/没極石夕化物區域包括石夕化鎳。 4.如申請專利範圍第i項所述之半導體元件，其中該 源極/汲極魏物區域是凹_，且轉極/汲極魏物區 域電性連接該接觸插塞。 、5.如中請專利範’ w所述之半導體元件，更包括 二襯層’形成在該接糖塞與該源極/汲極魏物區域之 間。 6.如申請專賴㈣丨項所述之半導體元件，其中該 32 200816482 25513pif.doc 閘極圖案包括： 一閘極絕緣層，其與該基材的表面接觸； 一閘極電極，形成在該閘極絕緣層上；以及 一閘極矽化物區域，形成在該閘極圖案上。 7.如申請專利範圍第6項所述之半導體元件， 閘極石夕化物區域的-下部部分不高於該L型間隙辟的一= 部。 土」J貝 〇 8.如中請專利範圍第7項所述之半導體元件，更包括 -墊金屬層’形成在該閘極魏物區域上，其中該 塞透過該墊金屬層而與該閘極石夕化物區域電性連=。 执入9愿如申請專纖㈣8項所述之半導體元件，其中該 孟屬層延伸至該閘極石夕化物區域的側壁。 人 -執請專利範圍第1項所述之半導體元件，更包括 墊至屬層’形成在該閘極魏物區域上， 塞透過該墊金屬層而與該閘極石夕化物區域電性=接觸插 η·如中請專利範圍第1G項所述之半導體元#贫击 〇 錄金屬層會形成的比該基材的表面高。 ”中 今接顧第1G項所叙”體元件，盆中 基與該墊金屬層電性連接。 立忒接觸插 13. 如申請專利範圍第12項所述 括一襯層，开^成在蛉體兀件，更包 心由^接_减輕金屬層之間。 14. 如申έ月專利範圍第1〇項所述之 括一金屬或全Μ人入a 令版：疋件’更包 蜀戈-屬。金層，形成在該墊金屬層以及該源極/ 32 200816482 25513pif.doc 沒極梦化物 15·如申請專利範圍第1項所述之半導场一 L型間隙壁為多層結構。 、歧元件，其中该 16·如申請專利範圍第】5項所述之半 該L型間隙壁是選自氧化矽、氮化矽與^體元件，其中 族群的至少兩者組成。 、^乳化石夕所組成的 〇 〇 17·如申請專利範圍第】項所述之半導娜一 襯層，形成在該接觸插塞與該層間介電層^件，更包括 接觸插塞與該源極/汲極矽化物區域之間。曰，且位於該 队如申請專利範圍第！項所述之半 :口層間介電層，形成在該層間介電層與該 19·如申請專利範圍第〗項所述之半導 H終止層，形成在該L型間隙壁與該層間介^更包括 20. 如申請專利範圍第19項所述之半導體㈡之間。 該蝕剡終止層形成在該閘極圖案上。 件，其中 21. 種半導體元件的製造方法，包括： 在一基材中形成隔離區域； 在该基材上形成一閘極圖案； 形成4類_層，其覆蓋該閘極圖 以及侧壁； 上部區織 ，該L型間隙壁層上形成—閘極間隙壁層； 藉由圖案化該L型間隙壁層以及該閑極間隙 成位於該閘極圖案的側壁且延伸至該基材的〜& 33 200816482 25513pif.doc 壁以及-閘極間隙壁，且同時暴露出位 及該隔離區域之_該基材的表面； 「雜間I以 在暴露的該基材上形成-源極/沒極石夕化物區域. 在該源極/汲極魏㈣域上軸—犧. 移除該閘極間隙壁； θ ’ 移除該犧牲金屬層； Ο Ο 诚介電層，其覆蓋該閘極圖案以及該源極/ / 及極石夕化物區域；以及 該源極/汲極矽化物區域電性連接的接觸插 基，其垂質地穿過該層間介電層。 22. 如申請專利範圍第21項所述之半導體元件的製造 =法，其中該源極/汲極梦化物區域的表面不低於該基材的 表面。 23. 如申請專利範圍第U項所述之半導體元件 方法，其中該閘極圖案包括·· 閘極絕緣層，其與該基材的表面接觸； 一閘極電極，形成在該閘極絕緣層上；以及 一閘極矽化物區域，形成在該閘極圖案上。 、、24.如申請專利範圍第23項所述之半導體元件的製造 方法，其中該閘極矽化物區域的一下部部分不高於該L絮 間隙壁的一上部區域。 Μ 2,5.如巾請專利範圍第23項所述之半導體元件的製遠 法’更包括在該閘極矽化物區域上形成一閘極犧牲金屬 ^ ^及矛夕除该閘極犧牲金屬層。 ο 34 Ο ο 200816482 25513pif.doc 方：6.二申請專利範圍第25項所述之半導體元件的製造 的側壁 間極犧牲金屬層是延伸到該開極石夕化物區威 方法二申4:二21項所述之半導體元件的㈣ :性暴露該源極/汲極區域的表面的糊;：： 成側㈣料雜/汲極魏物的表面彭 在該接觸洞内填入導電材料。 方法27項所述之半導體元件的製造 接觸化物區域的表面是凹陷的，當该 方法29ί^Γτ專圍第21項所述之半導體元件的製造 万去’其中该L型間隙壁為多層' 化，r，族群的== 方法，21項所述之半導料件的製遠 終止層，其覆蓋該鬧搞上 更包括形成一独刻 31璧、tl 以及該源極/汲極㊉化物區威。 31.-種+導體元件的製造方法，包括： 在一基材中形成隔離區域； 在該基材上形成一閘極圖案； 以及;L型間咏壁層，其覆蓋該閘極圖案的上部區威 35 200816482 25513pif.doc 在該L型間隙壁層上形成一閘極間隙壁層； 藉由圖案化该L型間隙壁層以及該閘極間隙壁層，以 形成位於該閘極圖案的側壁且延伸至該基材的一 L型間隙 壁以及-’間隙壁，且暴露出位於該閘極間隙壁以及該 隔離區域之間的該基材的表面； 在恭露的該基材上形成一源極/汲極矽化物區域； 在該源極/汲極矽化物區域上形成一源極/汲極墊金屬 層； .
    Ο 移除該閘極間隙壁； 、形成-層間介電層’其覆蓋該閘極圖案以及該源極/ 汲極石夕化物區域；以及 —形成與該源極/汲極矽化物區域電性連接的接觸插 基’其垂質地穿過該層間介電層。 32.如申請專利範圍第31項所述之半導體元件的製造 f法’其中該源極/汲極魏物區域的表面不低於該基材的 表面。 33·如申凊專利範圍帛31項所述之半導體元件的製造 方法’其中該閘極圖案包括： 閘極絕緣層，其與該基材的表面接觸； 一閘極電極，形成在該閘極絕緣層上；以及 閘極;ε夕化物區域，形成在該閘極圖案上。 34甘如申請專聰圍第％項所述之半導體元件的製造 門险辟二中該_魏物區域的—下部部分不高於該L裂 間隙壁的一頂部。 36 200816482 25513pif.doc 、35.如申請專觀圍第％項職之半導體元件的製造 方法，更包括在該閘極魏物區域上形成—閘極塾金屬層。 36.如申請專利範㈣35項職之铸體元件的製曰造 方法’其中該_墊金·是延伸__ 侧壁。 37·如申請專職㈣S1項所述之半導體元件的製造 方法2巾該_插塞垂質地穿職層間介電層以形成選 擇性暴露㈣極/汲極區朗表面的接觸洞，該方法更包 、在該接觸洞的側壁以及該源極/汲極矽化物的表面形 成一襯層；以及 在該接觸洞内填入導電材料。 、、38.如申請專利範圍第37項所述之半導體元件的製造 方法，其中該源極/汲極矽化物區域的表面是凹陷的，合該 接觸洞形成的時候。 丙ΰ
    、39·如申請專利範圍第31項所述之半導體元件的製造 方法，其中該L型間隙壁為多層結構且是選自氧化矽、氮 化矽與氮氧化矽所組成的族群的至少兩者組成。 / 4〇·如申請專利範圍第31項所述之半導體元件的紫造 方法，其中在形成該層間介電層之前，更包括形成—ς刻 終止層，其覆蓋該閘極圖案以及該源極/汲極矽化物區域。 37
TW096132875A 2006-09-04 2007-09-04 Semiconductor device free of gate spacer stress and method of manufacturing the same TW200816482A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060084852A KR100809330B1 (ko) 2006-09-04 2006-09-04 게이트 스페이서로 인한 응력이 배제된 반도체 소자 및 그제조 방법

Publications (1)

Publication Number Publication Date
TW200816482A true TW200816482A (en) 2008-04-01

Family

ID=39192778

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096132875A TW200816482A (en) 2006-09-04 2007-09-04 Semiconductor device free of gate spacer stress and method of manufacturing the same

Country Status (4)

Country Link
US (1) US7655525B2 (zh)
KR (1) KR100809330B1 (zh)
CN (1) CN101140928A (zh)
TW (1) TW200816482A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI492332B (zh) * 2007-05-28 2015-07-11 Samsung Electronics Co Ltd 包含摻雜金屬矽化物圖案之半導體裝置之形成方法
TWI562279B (en) * 2012-12-05 2016-12-11 United Microelectronics Corp Method for forming semiconductor structure having metal connection

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8258057B2 (en) * 2006-03-30 2012-09-04 Intel Corporation Copper-filled trench contact for transistor performance improvement
US7759262B2 (en) * 2008-06-30 2010-07-20 Intel Corporation Selective formation of dielectric etch stop layers
CN101651139B (zh) * 2008-08-14 2011-08-31 宜扬科技股份有限公司 一种具应力区的半导体结构
US8110877B2 (en) * 2008-12-19 2012-02-07 Intel Corporation Metal-insulator-semiconductor tunneling contacts having an insulative layer disposed between source/drain contacts and source/drain regions
CN102064175B (zh) * 2009-11-11 2013-05-22 中国科学院微电子研究所 半导体结构及其制造方法
DE102010028458A1 (de) * 2010-04-30 2011-11-03 Globalfoundries Dresden Module One Llc & Co. Kg Halbleiterbauelement mit Kontaktelementen und Metallsilizidgebieten, die in einer gemeinsamen Prozesssequenz hergestellt sind
CN102737996B (zh) * 2011-04-02 2016-03-02 中国科学院微电子研究所 一种制作晶体管和半导体器件的方法
CN103367148B (zh) * 2012-03-29 2016-07-06 中芯国际集成电路制造(上海)有限公司 晶体管及其制造方法
KR101952119B1 (ko) 2012-05-24 2019-02-28 삼성전자 주식회사 메탈 실리사이드를 포함하는 반도체 장치 및 이의 제조 방법
CN103681382B (zh) * 2012-09-10 2017-06-13 中国科学院微电子研究所 半导体器件及其制造方法
CN103730433B (zh) * 2012-10-16 2016-06-29 中芯国际集成电路制造(上海)有限公司 导电栓塞及导电栓塞的形成方法
US9269809B2 (en) * 2013-03-14 2016-02-23 Globalfoundries Inc. Methods for forming protection layers on sidewalls of contact etch stop layers
US9443772B2 (en) * 2014-03-19 2016-09-13 Globalfoundries Inc. Diffusion-controlled semiconductor contact creation
CN108987362B (zh) * 2017-05-31 2020-10-16 华邦电子股份有限公司 内连线结构、其制造方法与半导体结构
KR102356741B1 (ko) * 2017-05-31 2022-01-28 삼성전자주식회사 절연층들을 갖는 반도체 소자 및 그 제조 방법
US10483164B2 (en) * 2017-11-14 2019-11-19 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for manufacturing the same
US10366982B2 (en) 2017-11-30 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Structure with embedded memory device and contact isolation scheme

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62169412A (ja) 1986-01-22 1987-07-25 Hitachi Ltd 半導体集積回路装置の製造方法
US5153145A (en) * 1989-10-17 1992-10-06 At&T Bell Laboratories Fet with gate spacer
US5744395A (en) 1996-10-16 1998-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance, self-aligned, titanium silicide structures, using a single rapid thermal anneal procedure
KR19980040671A (ko) 1996-11-29 1998-08-17 김광호 반도체 장치의 살리사이드 형성 방법
KR100251991B1 (ko) 1996-12-30 2000-05-01 김영환 반도체 장치 제조방법
KR100262297B1 (ko) 1998-06-08 2000-07-15 김영환 반도체소자의 트랜지스터 형성방법
KR100416377B1 (ko) * 2001-06-02 2004-01-31 삼성전자주식회사 ㄴ 자형 스페이서를 이용하는 반도체 트랜지스터 및 그제조 방법
JP2003179132A (ja) * 2001-12-10 2003-06-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003224135A (ja) 2002-01-30 2003-08-08 Sony Corp 半導体装置およびその製造方法
US6723609B2 (en) * 2002-02-04 2004-04-20 United Microelectronics Corp. Method of preventing leakage current of a metal-oxide semiconductor transistor
KR100446309B1 (ko) * 2002-11-14 2004-09-01 삼성전자주식회사 Ｌ자형 스페이서를 채용한 반도체 소자의 제조 방법
JP4105031B2 (ja) * 2003-05-16 2008-06-18 シャープ株式会社 補聴器
KR20050048125A (ko) * 2003-11-19 2005-05-24 매그나칩 반도체 유한회사 반도체 소자의 제조방법
US7183184B2 (en) * 2003-12-29 2007-02-27 Intel Corporation Method for making a semiconductor device that includes a metal gate electrode
US7338888B2 (en) * 2004-03-26 2008-03-04 Texas Instruments Incorporated Method for manufacturing a semiconductor device having a silicided gate electrode and a method for manufacturing an integrated circuit including the same
US7164163B2 (en) * 2005-02-22 2007-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Strained transistor with hybrid-strain inducing layer
US7553763B2 (en) * 2005-08-09 2009-06-30 United Microelectronics Corp. Salicide process utilizing a cluster ion implantation process

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI492332B (zh) * 2007-05-28 2015-07-11 Samsung Electronics Co Ltd 包含摻雜金屬矽化物圖案之半導體裝置之形成方法
TWI562279B (en) * 2012-12-05 2016-12-11 United Microelectronics Corp Method for forming semiconductor structure having metal connection

Also Published As

Publication number Publication date
KR100809330B1 (ko) 2008-03-05
US7655525B2 (en) 2010-02-02
US20080079089A1 (en) 2008-04-03
CN101140928A (zh) 2008-03-12

Similar Documents

Publication Publication Date Title
TW200816482A (en) Semiconductor device free of gate spacer stress and method of manufacturing the same
CN104835780B (zh) 半导体结构及其制造方法
TWI316739B (en) Methods of forming dual-damascene metal wiring patterns for integrated circuit devices and wiring patterns formed thereby
TWI246128B (en) Microelectronic devices and fabrication methods thereof
CN110176443A (zh) 用于减小接触电阻的双金属通孔
TWI271841B (en) Dual damascene with via liner and method for fabricating the same
TWI321849B (en) Method of forming fet silicide gate structures incorporating inner spacers
CN103579186B (zh) 连接通孔至器件
TWI260719B (en) Semiconductor structures and method for fabricating the same
TW201208029A (en) Semiconductor device and method of manufacturing semiconductor device
TW200805574A (en) Low contact resistance CMOS circuits and methods for their fabrication
TWI228794B (en) Method of selectively making copper using plating technology
TW200849386A (en) A first inter-layer dielectric stack for non-volatile memory
TW200847331A (en) Semiconductor device and method of manufacturing the same
US7790611B2 (en) Method for FEOL and BEOL wiring
TW200415747A (en) Air gap dual damascene process and structure
TW201015668A (en) Method for N/P patterning in a gate last process
TWI279886B (en) Semiconductor structure and integrated circuit
TWI304233B (en) Semiconductor structure and method of fabricating thereof
JP2008193078A (ja) 半導体素子の配線構造及びこれの形成方法
US10679937B2 (en) Devices and methods of forming low resistivity noble metal interconnect
TW201250926A (en) Self-aligned silicide formation on source/drain through contact via
TW200845289A (en) Semiconductor device, fabrication method thereof, and methods of forming gap and filling via therein
CN101026122B (zh) 半导体器件组件及其制造方法
US10062762B2 (en) Semiconductor devices having low contact resistance and low current leakage