CN101651139B

CN101651139B - 一种具应力区的半导体结构

Info

Publication number: CN101651139B
Application number: CN2008101298686A
Authority: CN
Inventors: 陈宏玮; 吴怡德
Original assignee: Eon Silicon Solutions Inc
Current assignee: Eon Silicon Solutions Inc
Priority date: 2008-08-14
Filing date: 2008-08-14
Publication date: 2011-08-31
Anticipated expiration: 2028-08-14
Also published as: CN101651139A

Abstract

本发明是关于一种具应力区的半导体结构，所述的具应力区的半导体结构包含：一基底，具有一第一元件区与一第二元件区；一应力区，位于所述的第一元件区与所述的第二元件区内各包含有一第一部分及一第二部分；其中，所述的第一及第二部分产生的应力不相同；一位障插塞，分隔所述的第一元件区与所述的第二元件区。由于所述的应力区区所产生的应力，使载子迁移率提升进而提高读取电流，而可用较低的读取电压来达到原本所需的读取电流，进而降低压致漏电流(stree-induced leakage current，SILC)发生的可能性而使所述的半导体存储结构中数据的保存性得以提高。

Description

一种具应力区的半导体结构

技术领域

本发明是关于一种金属氧化半导体(metal-oxide-semiconductor，MOS)结构，更特别的是关于一种具应力区的半导体结构。

背景技术

随着科技的进步，闪存的制程技术也跨入纳米时代，为了加速元件的操作速率，增加元件的积集度，和降低元件操作电压等等考虑的因素，元件栅极的信道长度和氧化层厚度的微缩是必然的趋势。元件栅极线宽已从以往的微米(10^-6公尺)缩减到现在的纳米(10^-9公尺)，然而随着元件的微缩却也带来了许多问题，如：压致漏电流(stree-induced leakage current，SILC)与栅极线宽的缩短会使得短通道效应(Short Channel Effect)越来越严重，而为避免短信道效应对元件造成影响，氧化层厚度就必须越薄；然而当氧化层厚度做到8nm或甚至更薄时，材料方面的物理极限限制会变成一种元件制程的障碍。压致漏电流(SILC)是一种元件在经过定电压或定电流的施加后所增加的栅极漏电流，在氧化层厚度的缩小后，压致漏电流(SILC)就变成一项很重要的问题，所述的漏电流的增加会造成保存在浮动闸(floating gate)中的电子遗失，大大地降低数据的保存性，并增加MOS元件功率的消耗。此外，内存位的读写干扰(Gatedisturb，Drain disturb)亦在元件缩小的过程中大大限制了氧化层的厚度。因此，当元件尺寸达到物理极限之后，除了缩小元件尺寸的方法之外，如何改善因尺寸缩小所带来的缺点就变的相当迫切需要。

为了改善元件电流的表现，有许多方法来增加载子迁移率，在各种增加载子迁移率的方法中，有一种已知的应变硅通道(strained Si channel)方法是形成带有应力的硅通道，所述的应力可以增强电子或电洞的迁移率，MOS元件的特性就可以通过带有应力的通道来改善。且应力的施加亦可对内存位的读写干扰(Gate disturb，Drain disturb)带来好处，即较低的漏极电压就能带来较高的漏极电流，因此仅需要较低的漏极电压就能达到原本所需要的漏极电流，进而降低干扰的程度。

一种增加应力的方式可通过在MOS元件上形成一应力层来实现。一接触蚀刻停止层(Contact Etch Stop Layer，CESL)即可当作所述的应力层。当所述的应力层沉积时，因与底下的物质之间晶格间隔距离的差异，为了去拉齐对齐彼此的晶格，共平面应力就会产生并使得能带分离。参见图7，该图为MOS半导体中应力方向与能带关系图，即相对应到k空间上k_x与k_y方向的能谷(fourfold degenerate，Δ4)能带上升，而k_z方向能谷(twofold degenerate，Δ2)能带下降，因此电子大都分布于能带较低的Δ2能谷(有效质量较低)，除此外应变引致能带分离(strain-induced band splitting)一方面降低能谷间散射率(inter-valley scattering rate，即光声子散射率)，另一方面降低导电带的有效状态密度，进而减少能谷内散射率(intra-valley scattering rate，即音声子散射率)，因此较低的有效质量与散射率改善电子迁移率。同于上述，价电带上原本能量为简并的轻电洞带与重电洞带会分离，能带间与能带内的散射率减少因而电洞迁移率也获得改善。然而，若所述的应力层太厚则会影响之后填缝的困难。若太薄，所产生的应力效果就会受限。

因此，如何改善所述的应力层及其相关配置，以在不增加设计的复杂度下增进元件的特性就变的相当重要。

发明内容

本发明的主要目的在提供一种具应力区的半导体结构，以改善载子的迁移率。

为达上述目的，本发明为一种具应力区的半导体结构，其包含：一基底，具有一第一元件区与一第二元件区；其中，所述的第一元件区与所述的第二元件区各包含一栅极，所述的第一元件区与所述的第二元件区之间包含一漏极；其中所述的这些栅极上端各设有一自动对准金属硅化物层(salicide layer)，而所述的漏极端上则未设；一应力区，位于所述的第一元件区与所述的第二元件区内；其中，所述的应力区在所述的第一及所述的第二元件区内各包含有一第一部分及一第二部分；其中，所述的第一及第二部分产生的应力不相同，所述的第一部分具有一成对且互相相反的L形间隙壁(L-shape)；所述第二部分为一接触孔蚀刻停止层；一层间介电质层，沉积在所述接触孔蚀刻停止层上；形成一接触孔，从所述层间介电质层非均向地蚀刻到所述接触蚀刻停止层；一位障插塞，通过所述接触孔直接接触所述漏极；其中，所述的L形间隙壁与所述接触孔蚀刻停止层皆通过快速热退火处理来产生张应力。为达上述目的，本发明的一实施例中，所述的第一部份为一成对且互相相反的L形间隙壁(L-shape)；所述的第二部份为一接触孔蚀刻停止层(CESL)。所述的第二部分的应力大于所述的第一部份的应力，且所述的应力为单轴伸张应力。

为达上述目的，本发明的另一实施例为所述的基底为一硅基底，并沿结晶方向<110>方向制作一N通道。

为达上述目的，本发明的另一实施例为所述的基底为一硅基底，并沿结晶方向<100>方向制作一通道。

藉此，本发明的一种具应力区的半导体结构即能产生适当的应力，增进载子迁移率。

附图说明

图1到图6显示在不同制程步骤时，本发明实施例的晶圆剖面图。

图7为MOS半导体中应力方向与能带关系图。

附图标号

100基底 102漏极

104源极 106栅极

106a穿隧氧化层 106b浮动闸

106c介电层 106d控制闸

107区域 108第一氧化层

110第二氧化层 112第一元件区

114第二元件区 210氧化层

310a～310d氧化层间隔物 410b第二金属硅化物

402、404、406、408L形间隙壁 602接触孔

410a第一金属硅化物 504层间介电质层

502、502a、502b接触孔蚀刻停止层 604位障插栓

具体实施方式

为充分了解本发明的目的、特征及功效，兹藉由下述具体的实施例，并配合附图，对本发明做一详细说明，说明于后。在这些不同的附图与实施例中，相同的元件将使用相同的符号。

参照图1，该图为本发明一实施例的晶圆剖面图。图中显示一半导体基底100上形成一第一元件区112及一第二元件区114，所述的第一元件区与所述的第二元件区为N信道或P信道或二者混合，本实施例中为N通道。于所述的半导体基底100上形成源极104(source)、栅极106、穿隧氧化层106a(tunneling oxide layer)、浮动闸106b(floating gate)、介电层106c、控制闸106d(control gate)、一第一氧化层108、一第二氧化层110。所述的基底材料可为硅、SiGe、绝缘层上覆硅(silicon on insulator，SOI)、绝缘层上覆硅锗(silicon germanium on insulator，SGOI)、绝缘层上覆锗(germanium oninsulator，GOI)；于本实施例中，所述的基底100为一硅基底，且结晶面为(100)方向并将通道沿结晶方向<110>制作。所述的第二氧化层110可为氮化硅(SiN)、氮氧化硅(oxynitride)、氧化硅(oxide)等，本实施例中为氮化硅 (SiN)。

参照图2，利用一现有的沉积技术，如：来源气体包含NH₃及SiH₄的化学气相沉积法(CVD)、快速热退火化学气相沉积(rapid thermal chemical vapordeposition，RTCVD)、原子层沉积(atomic layer deposition，ALD)，于此沉积一氧化层210。所述的氧化层210的厚度介于至

在本实施例中为

位于106b和106d旁的氧化层110和210沉积厚度总和至少大于区域107宽度d的二分之一，用以封闭区域107。再将所述的氧化层210蚀刻成复数个氧化层间隔物(Oxide spacer)310a～310d(见图3)，且将位于106d上的氧化层110和210完全地蚀刻去除(见图3)。

参照图4，第二氧化层110形成一第一、第二、第三及第四L形间隙壁(L-shape)402、404、406、408(其中，第一及第三L形间隙壁402与406为反L形)，所述的这些L型间隙壁为一成对且互相相反，即402与404一对、406与408一对，且此时第二与第三L形间隙壁404与406连接在一起而呈一U形。所述的这些L型间隙壁能产生所需的单轴张应力(第一部分)。然而，所述的应力可通过适当的材质选取以及形成的方法来调整。形成的方法中，可调整的制程参数有温度、沉积速度、功率等。熟悉该项技术者能发现这些制程参数与一沉积层应力的关系。

接着，利用干式或湿式蚀刻将位于区域107内的氧化层310b、310c完全蚀刻去除，之后于表面形成一由钴(cobalt，Co)、钛(titanium，Ti)、镍(nickel，Ni)或钼(molybdenum，Mo)所构成的金属硅化物层，并且进行一快速热退火处理制程，以于所述的第一元件区与所述的一第二元件区里的所述的这些栅极106表面形成一自动对准金属硅化物层410a与410b(salicide layer)，用以降低寄生电阻提升元件驱动力。

参照图5，接续上述步骤，于所述的半导体基底100上沉积一接触孔蚀刻停止层502(contact etch stop layer，CESL)，其可为氮化硅(SiN)、氮氧化硅(oxynitride)、氧化硅(oxide)等，在本实施例中为氮化硅(SiN)。所述的接触孔蚀刻停止层502的沉积厚度为100至在本实施例中，所述的接触孔蚀刻停止层502利用沉积制程来产生所需的单轴伸张应力(第二部分)。其中，应力的增加量与所述的停止层502的氢原子含量有关，氢原子含量越低，伸张应力增加量就会越大。然而，本实施例中所述的这些L型间隙壁产生的单轴伸张应力要小于所述的接触孔蚀刻停止层502产生的单轴伸张应力。接着，一层间介电质层504(inter-layer dielectric，ILD)，如：二氧化硅SiO₂，沉积在所述的接触孔蚀刻停止层502之上。

参照图6，接续上述步骤，利用现有的光刻胶掩膜制程，将一接触孔602从所述的层间介电质层504非均向性地蚀刻到所述的接触蚀刻停止层502。接着进行漏极的离子布植形成一漏极102(drain)及用于活化元件内掺杂(doping)的快速热退火。再藉由化学气相沉积法沉积一位障插栓604(barrier plug)并直接接触所述的漏极102。并将所述的第二与第三L形间隙壁404与406从原本连接在一起的U形切开而呈L形(L形间隙壁406为反L形)。所述的接触孔蚀刻停止层502亦被切开为502a与502b。

在前述的实施例中，应力区包含有所述的这些L型间隙壁402、404、406、408(第一部分)；及所述的接触孔蚀刻停止层502a与502b(第二部分)；其中所述的这些L型间隙壁及所述的接触孔蚀刻停止层在不同的步骤中皆经历快速热退火处理来产生适当的单轴张应力，藉此提高电子的有效质量进而降低穿隧漏电流，也因此，在相同的压致漏电流(SILC)情况下能降低穿隧氧化层的厚度，减低短通道效应(SCE)发生的可能。

于一实施例中，所述的这些L型间隙壁产生的单轴张应力要小于所述的接触孔蚀刻停止层502a与502b产生的单轴张应力，且由于基底100的结晶面为(100)方向并将通道沿<110>的结晶方向制作，加上所述的这些应力区所产生的单轴伸张应力，使得内存元件增加其电子迁移率。因此，较高的电子迁移率可以提升读取电流，亦即可用较低的读取电压来达到原本所需的读取电流，进而使数据保持性得以提升。

于另一实施例中，基底100为(100)方向并将通道沿<100>方向制作。与<110>方向相比，电子在<100>信道上具有较高的压阻系数(piezoresistancecoefficient)，因此所述的应力区所产生的单轴伸张应力，可更提升内存元件中电子的迁移率。此外，因所述的结晶方向为<100>，PMOS中的电洞迁移率并不会因此降低。

本发明在上文中已以较佳实施例揭露，然熟习本项技术者应理解的是，所述的实施例仅用于描绘本发明，而不应解读为限制本发明的范围。应注意的是，举凡与所述的实施例等效的变化与置换，均应设为涵盖于本发明的范畴内。因此，本发明的保护范围当以权利要求书所界定的为准。

Claims

1.一种具有应力区的半导体结构，其特征在于，所述的具有应力区的半导体结构包含：

一基底，具有一第一元件区与一第二元件区；

其中，所述的第一元件区与所述的第二元件区各包含一栅极，所述的第一元件区与所述的第二元件区之间包含一漏极；

其中所述的第一及第二元件区的栅极上端各设有一自动对准金属硅化物层，而所述的漏极上端则未设；

一应力区，位于所述的第一元件区与所述的第二元件区内；

其中，所述的应力区在所述的第一及所述的第二元件区内各包含有一第一部分及一第二部分；

其中，所述的第一部分的应力小于第二部分的应力，所述的第一部分具有一成对且互相相反的L形间隙壁；所述第二部分为一接触孔蚀刻停止层；

一层间介电质层，沉积在所述接触孔蚀刻停止层上；

形成一接触孔，从所述层间介电质层非均向地蚀刻到所述接触孔蚀刻停止层；

一位障插塞，通过所述接触孔直接接触所述漏极；

其中，所述的L形间隙壁与所述接触孔蚀刻停止层皆通过快速热退火处理来产生张应力。

2.如权利要求1所述的半导体结构，其特征在于，所述的基底为一硅基底，沿结晶方向<110>制作一通道。

3.如权利要求2所述的半导体结构，其特征在于，所述的信道为N信道。

4.如权利要求1所述的半导体结构，其特征在于，所述的基底为一硅基底，沿结晶方向<100>制作一通道。

5.如权利要求1所述的半导体结构，其特征在于，所述的L形间隙壁为氮化硅、氮氧化硅、氧化硅。

6.如权利要求1所述的半导体结构，其特征在于，所述的接触孔蚀刻停止层为SiN、氮氧化硅、氧化硅。

7.如权利要求1所述的半导体结构，其特征在于，所述的应力为一单轴伸张应力。