CN101651140B - 一种具应力区的金属氧化半导体结构 - Google Patents

Abstract

本发明是关于一种具应力区的金属氧化半导体结构，包含：一基底，具有一第一组件区与一第二组件区；一应力区，位于该第一组件区与该第二组件区内各包含有一第一部分及一第二部分；其中，该第一及第二部分产生的应力不相同；一位障插塞，分隔该第一组件区与该第二组件区；一多个氧化层间隔物，位于该第一部分与该位障插塞之间，并紧邻于该第一部分。由于该应力区所产生的应力，使载子迁移率提升进而提高读取电流，而可用较低的读取电压来达到原本所需的读取电流，进而降低压致漏电流发生的可能性而使数据的保存性得以提高。

Description

一种具应力区的金属氧化半导体结构

技术领域

本发明是关于一种金属氧化半导体(metal-oxide-semiconductor，MOS)结构，还特别的是关于一种具应力区的金属氧化半导体结构。

背景技术

随着科技的进步，闪存的工艺技术也跨入纳米时代，为了加速组件的操作速率，增加组件的积集度，和降低组件操作电压等等考虑的因素，组件栅极的信道长度和氧化层厚度的微缩是必然的趋势。组件栅极线宽已从以往的微米(10^-6公尺)缩减到现在的纳米(10^-9公尺)，然而随着组件的微缩却也带来了许多问题，如：压致漏电流(stree-induced leakage current，SILC)与门极线宽的缩短会使得短通道效应(Short Channel Effect)越来越严重，而为避免短信道效应对组件造成影响，氧化层厚度就必须越薄；然而当氧化层厚度做到8nm或甚至更薄时，材料方面的物理极限限制会变成一种组件工艺的障碍。压致漏电流(SILC)是一种组件在经过定电压或定电流的施加后所增加的栅极漏电流，在氧化层厚度的缩小后，压致漏电流(SILC)就变成一项很重要的问题，该漏电流会的增加会造成保存在浮动栅(floating gate)中的电子遗失，大大地降低数据的保存性，并增加MOS组件功率的消耗。此外，存储器位的读写干扰(Gatedisturb，Drain disturb)也在组件缩小的过程中大大限制了氧化层的厚度。因此，当组件尺寸达到物理极限之后，除了缩小组件尺寸的方法之外，如何改善因尺寸缩小所带来的缺点就变的相当迫切需要。

为了改善组件电流的表现，有许多方法来增加载子迁移率，在各种增加载子迁移率的方法中，有一种已知的应变硅通道(strained Si channel)方法是形成带有应力的硅通道，该应力可以增强电子或空穴的迁移率，MOS组件的特性就可以通过带有应力的通道来改善。且应力的施加也可对存储器位的读写干扰(Gate disturb，Drain disturb)带来好处，即较低的漏极电压就能带来较高的漏极电流，因此仅需要较低的漏极电压就能达到原本所需要的漏极电流，进而降低干扰的程度。

一种增加应力的方式可通过在MOS组件上形成一应力层来实现。一接触刻蚀停止层(Contact Etch Stop Layer，CESL)即可当作该应力层。当该应力层沉积时，因与底下的物质之间晶格间隔距离的差异，为了去拉齐对齐彼此的晶格，共平面应力就会产生并使得能带分离。参照图7，是MOS半导体中应力方向与能带关系图，即相对应到k空间上k_x与k_y方向的能谷(fourfolddegenerate，Δ4)能带上升，而k_z方向能谷(twofold degenerate，Δ2)能带下降，因此电子大都分布于能带较低的Δ2能谷(有效质量较低)，除此外应变引致能带分离(strain-induced band splitting)一方面降低能谷间散射率(inter-valleyscattering rate，即光声子散射率)，另一方面降低导电带的有效状态密度，进而减少能谷内散射率(intra-valley scattering rate，即音声子散射率)，因此较低的有效质量与散射率改善电子迁移率。同于上述，价电带上能量简并的轻空穴带与重空穴带分离，能带间与能带内的散射率减少因而空穴迁移率也获得改善。然而，若该应力层太厚则会影响之后填缝的困难。若太薄，所产生的应力效果就会受限。

因此，如何改善该应力层及其相关配置，以在不增加设计的复杂度下增进组件的特性就变的相当重要。

发明内容

本发明的主要目的在提供一种具应力区的金属氧化半导体结构，以改善载子的迁移率。

为达上述目的，本发明为一种金属氧化半导体存储结构，该半导体存储结构包含：一基底，具有一第一组件区与一第二组件区；一应力区，位于该第一组件区与该第二组件区内；其中，该应力区在该第一及该第二组件区内各包含有一第一部分及一第二部分；其中，该第一及第二部分产生的应力不相同；一位障插塞，分隔该第一组件区与该第二组件区；一多个氧化层间隔物，位于该第一部分与该位障插塞之间，并紧邻于该第一部分。

为达上述目的，本发明的一实施例中，该第一部份为一成对且互相相反的L形间隙壁(L-shape)；该第二部份为一接触孔刻蚀停止层(CESL)。该第二部分的应力大于该第一部份的应力，且该应力为单轴伸张应力。

为达上述目的，本发明的另一实施例为该基底为一硅基底，并沿结晶方向<110>制作一N通道。

为达上述目的，本发明的另一实施例为该基底为一硅基底，并沿结晶方向<100>制作一通道。

为达上述目的，本发明的另一实施例为该第一组件区与该第二组件区各包含一栅极，该第一组件区与该第二组件区之间包含一漏极，其中所述的栅极及该漏极上端各设有一自动对准金属硅化物层(salicide layer)。

藉此，本发明的一种具应力区的金属氧化半导体结构即能产生适当的应力，增进载子迁移率，并因为所述的氧化层间隔物的设置，使得设置该自动对准金属硅化物层于该漏极端时能保护该金属氧化半导体结构。

附图说明

图1到图6是显示在不同工艺步骤时，本发明实施例的晶片剖面图。

图7是MOS半导体中应力方向与能带关系图。

附图标号：

100  基底            102  漏极

104  源极            106  栅极

106a 穿隧氧化层      106b 浮动栅

106c介电层           106d控制栅

108第一氧化层        110第二氧化层

112第一组件区        114第二组件区

210氧化层            310a～310d氧化层间隔物

402、404、406、408L形间隙壁

410a第一金属硅化物   410b第二金属硅化物

410c第三金属硅化物   502、502a、502b接触孔刻蚀停止层

504层间介电质层      602接触孔

604位障插栓

具体实施方式

为充分了解本发明的目的、特征及功效，兹通过下述具体的实施例，并配合所附图，对本发明做一详细说明，说明于后。在这些不同的图式与实施例中，相同的组件将使用相同的符号。

参照图1，是本发明一实施例的晶片剖面图。图中显示一半导体基底100上形成一第一组件区112及一第二组件区114，该第一组件区与该第二组件区为N信道或P信道或二者混合，本实施例中为N通道。于该半导体基底100上形成源极104(source)、栅极106、穿隧氧化层106a(tunneling oxide layer)、浮动栅106b(floating gate)、介电层106c、控制栅106d(control gate)、一第一氧化层108、一第二氧化层110。该基底材料可为硅、SiGe、绝缘层上覆硅(silicon on insulator，SOI)、绝缘层上覆硅锗(silicon germanium on insulator，SGOI)、绝缘层上覆锗(germanium on insulator，GOI)于本实施例中，该基底100为一硅基底，且结晶面为(100)方向并将通道沿结晶方向<110>制作。该第二氧化层110可为氮化硅(SiN)、氮氧化硅(oxynitride)、氧化硅(oxide)等，本实施例中为氮化硅(SiN)。

参照图2，利用一现有的沉积技术，如：来源气体包含NH₃及SiH₄的化学气相沉积法(CVD)、快速热退火化学气相沉积(rapid thermal chemical vapordeposition，RTCVD)、原子层沉积(atomic layer deposition，ALD)，于此沉积一氧化层210。该氧化层210的厚度介于

至

在本实施例中为

再将该氧化层210刻蚀成多个氧化层间隔物(Oxide spacer)310a～d(见图3)，且将位于106d上的氧化层110和210完全地刻蚀去除(见图3)。最后经离子布植形成一漏极102(drain)。所述的氧化层间隔物310b、c具有

～

的厚度。

参照图4，第二氧化层110形成一第一、第二、第三及第四L形间隙壁(L-shape)402、404、406、408(其中，第一及第三L形间隙壁402与406为反L形)，所述的L型间隙壁为一成对且互相相反(即402与404一对、406与408一对)能产生所需的单轴伸张应力(第一部分)。然而，该应力可通过适当的材质选取以及形成的方法来调整。形成的方法中，可调整的工艺参数有温度、沉积速度、功率等。熟悉该项技术者能发现这些工艺参数与一沉积层应力的关系。

接着，于表面形成一由钴(cobalt，Co)、钛(titanium，Ti)、镍(nickel，Ni)或钼(molybdenum，Mo)所构成的金属硅化物层，并且进行一快速热退火处理工艺，以于该第一组件区与该一第二组件区里的所述的栅极与该漏极表面形成一自动对准金属硅化物层410a、410b与410c(salicide layer)，用以降低寄生电阻提升组件驱动力。

参照图5，接续上述步骤，于该半导体基底100上沉积一接触孔刻蚀停止层502(contact etch stop layer，CESL)，其可为氮化硅(SiN)、氮氧化硅(oxynitride)、氧化硅(oxide)等，在本实施例中为氮化硅(SiN)。该接触孔刻蚀停止层502的沉积厚度为

至

在本实施例中，该接触孔刻蚀停止层502利用沉积工艺来产生所需的单轴伸张应力(第二部分)。其中，应力的增加量与该停止层502的氢原子含量有关，氢原子含量越低，伸张应力增加量就会越大。然而，本实施例中所述的L型间隙壁产生的单轴伸张应力要小于该接触孔刻蚀停止层502产生的单轴伸张应力。接着，一层间介电质层504(inter-layer dielectric，ILD)，如：二氧化硅SiO2，沉积在该接触孔刻蚀停止层502之上。

参照图6，是接续上述步骤，利用现有的光阻掩膜工艺，将一接触孔602从该层间介电质层504非均向性地刻蚀到该接触刻蚀停止层502。接着进行用于活化组件内掺杂(doping)的快速热退火。再通过化学气相沉积法沉积一位障插栓604(barrier plug)。该接触孔刻蚀停止层502被切开为502a与502b。该第一组件区112与该第二组件区114的所述的氧化层间隔物呈非对称形(即310a与310b；310c与310d)。

在前述的实施例中，应力区包含有所述的L型间隙壁402、404、406、408(第一部分)；及该接触孔刻蚀停止层502a与502b(第二部分)；其中所述的L型间隙壁及该接触孔刻蚀停止层在不同的步骤中皆经历快速热退火处理来产生适当的单轴张应力，藉此提高电子的有效质量进而降低穿隧漏电流，也因此，在相同的压致漏电流(SILC)情况下能降低穿隧氧化层的厚度，减低短通道效应(SCE)发生的可能。

于一实施例中，所述的L型间隙壁产生的单轴张应力要小于该接触孔刻蚀停止层502a与502b产生的单轴张应力，且由于基底100的结晶面为(100)方向并将通道沿结晶方向<110>制作，加上所述的应力区所产生的单轴伸张应力，使得存储器组件增加其电子迁移率。因此，较高的电子迁移率可以提升读取电流，也即可用较低的读取电压来达到原本所需的读取电流，进而使数据保持性得以提升。

于另一实施例中，基底100为(100)方向并将通道沿<100>制作。与<110>方向相比，电子在<100>信道上具有较高的压阻系数(piezoresistancecoefficient)，因此该应力区所产生的单轴伸张应力，可更提升存储器组件中电子的迁移率。此外，因该结晶方向为<100>，PMOS中的空穴迁移率并不会因此降低。

本发明在上文中已以较佳实施例揭示，然熟习本项技术者应理解的是，该实施例仅用于描绘本发明，而不应解读为限制本发明的范围。应注意的是，举凡与该实施例等效的变化与置换，均应设为涵盖于本发明的范畴内。因此，本发明的保护范围当以权利要求所界定者为准。

Claims (10)

1.一种具应力区的金属氧化半导体结构，其特征在于，该金属氧化半导体结构包含：

一基底，具有一第一组件区与一第二组件区；

一应力区，位于所述的第一组件区与所述的第二组件区内；

其中，所述的应力区在所述的第一及第二组件区内各包含有一第一部分及一第二部分；

其中，所述的第一及第二部分产生的应力不相同；

一位障插塞，分隔所述的第一组件区与所述的第二组件区；

一多个氧化层间隔物，位于所述的第一部分与所述的位障插塞之间，并紧邻于所述的第一部分；

其中，所述第一部分为一成对且互相相反的L形间隙壁；所述第二部分为一接触孔刻蚀停止层；

所述的第一部分的应力小于所述的第二部份的应力；

所述的应力为一单轴伸张应力。

2.如权利要求1所述的金属氧化半导体结构，其特征在于，所述的基底为一硅基底，沿结晶方向<110>制作一通道。

3.如权利要求2所述的金属氧化半导体结构，其特征在于，所述的信道为N信道。

4.如权利要求1所述的金属氧化半导体结构，其特征在于，所述的基底为一硅基底，沿结晶方向<100>制作一通道。

5.如权利要求1所述的金属氧化半导体结构，其特征在于，所述的氧化层间隔物为SiN、氮氧化硅、氧化硅三者中的其中一者。

6.如权利要求1所述的金属氧化半导体结构，其特征在于，所述的L形间隙壁为SiN、氮氧化硅、氧化硅三者中的其中一者。

7.如权利要求1所述的金属氧化半导体结构，其特征在于，所述的接触孔刻蚀停止层为SiN、氮氧化硅、氧化硅三者中的其中一者。

8.如权利要求1所述的金属氧化半导体结构，其特征在于，所述的第一组件区与所述的第二组件区各包含一栅极，所述的第一组件区与所述的第二组件区之间包含一漏极。

9.如权利要求8所述的金属氧化半导体结构，其特征在于，所述的栅极及所述的漏极上端各设有一自动对准金属硅化物层。

10.如权利要求1所述的金属氧化半导体结构，其特征在于，所述的多个氧化层间隔物的厚度为

至

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