CN102856383B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件，该半导体器件包括基板和在该基板上且彼此间隔开的第一应力生成外延区域和第二应力生成外延区域。沟道区域在该基板上且位于第一应力生成外延区域和第二应力生成外延区域之间。栅极电极位于沟道区域上。沟道区域是外延层，且第一应力生成外延区域和第二应力生成外延区域向沟道区域施加应力。

Description

半导体器件及其制造方法
技术领域
本发明构思的实施例涉及半导体器件及其制造方法。
背景技术
在高度集成的半导体器件的制造过程中，正积极研究增加沟道区域内载流子迁移率的方法以努力增强器件性能。在一个方法中，已经确定：通过在半导体器件中形成应力层而向沟道区域施加拉应力或压应力可获得增加的载流子迁移率。
具体地，通过形成拉应力层能够提高主要载流子是电子的n-沟道金属氧化物半导体(NMOS)区域中的电子迁移率。同样，通过形成压应力层能够提高主要载流子是空穴的p-沟道金属氧化物半导体(PMOS)区域中的空穴迁移率。为了进一步增强所施加应力的效果，源极区域和漏极区域的每个可以通过例如选择性外延生长(SEG)工艺形成为拉应力层或者压应力层。
在通过SEG工艺形成的源极区域和漏极区域中，非均匀的晶体生长会导致诸如堆叠故障(stacking fault)的缺陷。这种缺陷会不利地影响所获得的半导体器件的可靠性。
发明内容
本发明构思的方面提供性能被增强的半导体器件。
本发明构思的方面还提供性能被增强的半导体器件的制造方法。
在一方面，半导体器件包括：基板；第一应力生成外延区域和第二应力生成外延区域，在基板上且彼此间隔开；沟道区域，在基板上且位于第一应力生成外延区域和第二应力生成外延区域之间，该沟道区域是外延层，第一应力生成外延区域和第二应力生成外延区域向沟道区域施加应力；以及栅极电极，在沟道区域上。
在一些实施例中，沟道区域采用下方的基板作为籽晶层而生长。
在一些实施例中，沟道区域还采用第一应力生成外延区域和第二应力生成外延区域作为籽晶层而生长。
在一些实施例中，沟道区域在第一应力生成外延区域和第二应力生成外延区域的应力下生长。
在一些实施例中，第一应力生成外延区域和第二应力生成外延区域向沟道区域施加压应力。
在一些实施例中，第一应力生成外延区域和第二应力生成外延区域包括SiGe。
在一些实施例中，第一应力生成外延区域和第二应力生成外延区域包括源极区域和漏极区域，并且其中半导体器件包括PMOS晶体管。
在一些实施例中，施加到沟道区域的压应力使沟道区域中空穴载流子的迁移率增加。
在一些实施例中，第一应力生成外延区域和第二应力生成外延区域向沟道区域施加拉应力。
在一些实施例中，第一应力生成外延区域和第二应力生成外延区域包括SiC。
在一些实施例中，第一应力生成外延区域和第二应力生成外延区域包括源极区域和漏极区域，并且其中半导体器件包括NMOS晶体管。
在一些实施例中，施加到沟道区域的拉应力使沟道区域中电子载流子的迁移率增加。
在一些实施例中，半导体器件还包括栅极电极和沟道区域之间的栅极绝缘层。
在一些实施例中，栅极绝缘层包括高k材料。
在一些实施例中，栅极绝缘层还沿着栅极电极的侧壁延伸。
在一些实施例中，栅极电极包括金属材料。
在一些实施例中，金属材料包括从Al、TiN、TaN和Ti构成的组中选择的至少一个。
在一些实施例中，沟道区域具有相对于基板的上表面位于第一应力生成外延区域和第二应力生成外延区域的下边界下面的下边界。
在一些实施例中，沟道区域设置在基板中的凹进中，使得沟道区域的下边界位于第一应力生成外延区域和第二应力生成外延区域的下边界下面。
在一些实施例中，沟道区域的上表面高于第一应力生成外延区域和第二应力生成外延区域的上表面。
在一些实施例中，基板在水平方向上延伸，并且其中第一应力生成外延区域和第二应力生成外延区域在该水平方向上彼此间隔开。
另一方面，一种半导体器件包括：基板；第一应力生成外延区域和第二应力生成外延区域，在基板上且彼此间隔开；沟道区域，在基板上且位于第一应力生成外延区域和第二应力生成外延区域之间，该沟道区域是在第一生成外延区域和第二应力生成外延区域的应力下生长的外延层；以及栅极电极，在沟道区域上。
在一些实施例中，第一应力生成外延区域和第二应力生成外延区域向沟道区域施加应力。
在一些实施例中，沟道区域采用下方的基板作为籽晶层而生长。
在一些实施例中，沟道区域还采用第一应力生成外延区域和第二应力生成外延区域作为籽晶层而生长。
在一些实施例中，第一应力生成外延区域和第二应力生成外延区域向沟道区域施加压应力。
在一些实施例中，第一应力生成外延区域和第二应力生成外延区域包括SiGe。
在一些实施例中，第一应力生成外延区域和第二应力生成外延区域包括源极区域和漏极区域，并且其中半导体器件包括PMOS晶体管。
在一些实施例中，施加到沟道区域的压应力使沟道区域中空穴载流子的迁移率增加。
在一些实施例中，第一应力生成外延区域和第二应力生成外延区域向沟道区域施加拉应力。
在一些实施例中，第一应力生成外延区域和第二应力生成外延区域包括SiC。
在一些实施例中，第一应力生成外延区域和第二应力生成外延区域包括源极区域和漏极区域，并且其中半导体器件包括NMOS晶体管。
在一些实施例中，施加到沟道区域的拉应力使沟道区域中电子载流子的迁移率增加。
在一些实施例中，半导体器件还包括栅极电极和沟道区域之间的栅极绝缘层。
在一些实施例中，栅极绝缘层包括高k材料。
在一些实施例中，栅极绝缘层还沿着栅极电极的侧壁延伸。
在一些实施例中，栅极电极包括金属材料。
在一些实施例中，金属材料包括从Al、TiN、TaN和Ti构成的组中选择的至少一个。
在一些实施例中，沟道区域具有相对于基板的上表面位于第一应力生成外延区域和第二应力生成外延区域的下边界下面的下边界。
在一些实施例中，沟道区域设置在基板中的凹进中，使得沟道区域的下边界位于第一应力生成外延区域和第二应力生成外延区域的下边界下面。
在一些实施例中，沟道区域的上表面高于第一应力生成外延区域和第二应力生成外延区域的上表面。
在一些实施例中，基板在水平方向上延伸，并且其中第一应力生成外延区域和第二应力生成外延区域在该水平方向上彼此间隔开。
另一方面，一种半导体器件包括：基板；源极区域和漏极区域，在基板上且彼此间隔开，该源极区域和漏极区域包括SiGe和SiC中的至少一个；沟道区域，在基板上且在源极区域和漏极区域之间，该沟道区域是外延层；以及栅极电极，在沟道区域上。
在一些实施例中，源极区域和漏极区域向沟道区域施加压应力。
在一些实施例中，施加到沟道区域的压应力使沟道区域中空穴载流子的迁移率增加。
在一些实施例中，源极区域和漏极区域向沟道区域施加拉应力。
在一些实施例中，施加到沟道区域的拉应力使沟道区域中电子载流子的迁移率增加。
在一些实施例中，沟道区域在源极区域和漏极区域的应力下生长。
在一些实施例中，源极区域和漏极区域包括外延层。
在一些实施例中，源极区域和漏极区域被掺杂n型杂质。
在一些实施例中，源极区域和漏极区域被掺杂p型杂质。
另一方面，一种半导体器件包括：基板，包括第一区域和第二区域；第一压应力生成外延区域和第二压应力生成外延区域，在基板上且在基板的第一区域中彼此间隔开；第一拉应力生成外延区域和第二拉应力生成外延区域，在基板上且在基板的第二区域中彼此间隔开；第一沟道区域，在基板上且位于第一压应力生成外延区域和第二压应力生成外延区域之间，该第一沟道区域是外延层，第一压应力生成外延区域和第二压应力生成外延区域向第一沟道区域施加压应力；第二沟道区域，在基板上且位于第一拉应力生成外延区域和第二拉应力生成外延区域之间，该第二沟道区域是外延层，第一拉应力生成外延区域和第二拉应力生成外延区域向第二沟道区域施加拉应力；以及第一栅极电极，在第一沟道区域上，第二栅极电极，在第二沟道区域上。
在一些实施例中，第一压应力生成外延区域和第二压应力生成外延区域、第一沟道区域和第一栅极电极构成PMOS晶体管，第一拉应力生成外延区域和第二拉应力生成外延区域、第二沟道区域和第二栅极电极构成NMOS晶体管。
在一些实施例中，第一压应力生成外延区域和第二压应力生成外延区域被掺杂p型杂质，第一拉应力生成外延区域和第二拉应力生成外延区域被掺杂n型杂质。
在一些实施例中，半导体器件还包括在基板中第一区域和第二区域之间的隔离区域。
在一些实施例中，半导体器件还包括在第一栅电极和第二栅电极的侧壁处、第一区域中的第一压应力生成外延区域和第二压应力生成外延区域上以及第二区域中的第一拉应力生成外延区域和第二拉应力生成外延区域上的绝缘层。
在一些实施例中，半导体器件还包括第一栅电极和第二栅电极的侧壁处的绝缘间隔物。
在一些实施例中，半导体器件还包括第一栅电极和第二栅电极与相应的第一沟道区域和第二沟道区域之间的栅极绝缘层。
在一些实施例中，栅极绝缘层还沿着第一栅电极和第二栅电极的侧壁延伸。
在一些实施例中，第一压应力生成外延区域和第二压应力生成外延区域包括SiGe。
在一些实施例中，第一拉应力生成外延区域和第二拉应力生成外延区域包括SiC。
在一些实施例中，施加到第一沟道区域的压应力使第一沟道区域中空穴载流子的迁移率增加。
在一些实施例中，施加到第二沟道区域的拉应力使第二沟道区域中电子载流子的迁移率增加。
另一方面，一种半导体器件的形成方法，包括：在基板上外延形成第一应力生成区域和第二应力生成区域，且该第一应力生成区域和第二应力生成区域彼此间隔开；在第一应力生成区域和第二应力生成区域之间外延形成沟道区域；以及在沟道区域上提供电极。
在一些实施例中，外延形成第一应力生成区域和第二应力生成区域包括采用下方的基板作为籽晶层外延形成第一应力生成区域和第二应力生成区域。
在一些实施例中，外延形成沟道区域包括采用第一应力生成区域和第二应力生成区域作为籽晶层外延形成沟道区域。
在一些实施例中，外延形成沟道区域包括在第一应力生成区域和第二应力生成区域的应力下外延形成沟道区域。
在一些实施例中，第一应力生成区域和第二应力生成区域向沟道区域施加压应力。
在一些实施例中，第一应力生成区域和第二应力生成区域包括SiGe。
在一些实施例中，第一应力生成区域和第二应力生成区域包括源极区域和漏极区域，并且其中半导体器件包括PMOS晶体管。
在一些实施例中，施加到沟道区域的压应力使沟道区域中空穴载流子的迁移率增加。
在一些实施例中，第一应力生成区域和第二应力生成区域向沟道区域施加拉应力。
在一些实施例中，第一应力生成区域和第二应力生成区域包括SiC。
在一些实施例中，第一应力生成区域和第二应力生成区域包括源极区域和漏极区域，并且其中半导体器件包括NMOS晶体管。
在一些实施例中，施加到沟道区域的拉应力使沟道区域中电子载流子的迁移率增加。
在一些实施例中，该方法还包括在提供电极之前在沟道区域上形成栅极绝缘层。
在一些实施例中，栅极绝缘层包括高k材料。
在一些实施例中，形成栅极包括采用金属材料形成栅极电极。
在一些实施例中，金属材料包括从Al、TiN、TaN和Ti构成的组中选择的至少一个。
在一些实施例中，该方法还包括：在外延形成沟道区域之前，在第一应力生成区域和第二应力生成区域之间于基板中形成凹槽；以及在凹槽中外延形成沟道区域。
在一些实施例中，外延形成沟道区域提供了上表面高于第一应力生成区域和第二应力生成区域的上表面的沟道区域。
在一些实施例中，基板沿水平方向延伸，并且第一应力生成区域和第二应力生成区域在该水平方向上彼此间隔开。
另一方面，一种半导体器件的形成方法包括：提供包括第一区域和第二区域的基板；在基板上提供彼此间隔开的第一压应力生成外延区域和第二压应力生成外延区域，且该第一压应力生成外延区域和该第二压应力生成外延区域位于基板的第一区域中；在基板上提供彼此间隔开的第一拉应力生成外延区域和第二拉应力生成外延区域，该第一拉应力生成外延区域和第二拉应力生成外延区域位于基板的第二区域中；在第一压应力生成外延区域和第二压应力生成外延区域之间外延形成第一沟道区域，第一压应力生成外延区域和第二压应力生成外延区域向第一沟道区域施加压应力；在第一拉应力生成外延区域和第二拉应力生成外延区域之间外延形成第二沟道区域，第一拉应力生成外延区域和第二拉应力生成外延区域向第二沟道区域施加拉应力；以及在第一沟道区域上提供第一栅极电极，在第二沟道区域上提供第二栅极电极。
在一些实施例中，在基板的第一区域中提供第一压应力生成外延区域和第二压应力生成外延区域包括：在基板的第一区域中外延生长SiGe层。
在一些实施例中，在基板的第二区域中提供第一拉应力生成外延区域和第二拉应力生成外延区域包括：在基板的第二区域中外延生长SiC层。
在一些实施例中，提供第一栅电极和第二栅电极还包括：在第一区域中的SiGe层上以及在第二区域中的SiC层上分别提供第一栅极电极伪图案和第二栅极电极伪图案；在第一栅极电极伪图案和第二栅极电极伪图案上提供层间绝缘层；平坦化该层间绝缘层，以暴露第一栅极电极伪图案和第二栅极电极伪图案的上部分；去除栅极电极伪图案；采用层间绝缘层作为掩模去除SiGe层和SiC层的通过去除伪图案而暴露的部分，以暴露下方的基板；在暴露的基板上外延形成第一沟道区域和第二沟道区域；在第一沟道区域和第二沟道区域上提供栅极绝缘层；在第一区域和第二区域中的栅极绝缘层上及层间绝缘层上形成栅极电极层；以及平坦化栅极电极层以暴露层间绝缘层，由此提供第一沟道区域上的第一栅极电极和第二沟道区域上的第二栅极电极。
在一些实施例中，该方法还包括在提供层间绝缘层之前在第一栅极电极伪图案和第二栅极电极伪图案的侧壁处提供绝缘间隔物。
另一方面，一种半导体器件的形成方法，包括：在基板的第一区域中外延生长SiGe层；在基板的第二区域中外延生长SiC层；在第一区域中的SiGe层上以及在第二区域中的SiC层上分别提供第一栅极电极伪图案和第二栅极电极伪图案；在第一栅极电极伪图案和第二栅极电极伪图案上提供层间绝缘层；平坦化该层间绝缘层，以暴露第一栅极电极伪图案和第二栅极电极伪图案的上部分；去除栅极电极伪图案；采用层间绝缘层作为掩模去除SiGe层和SiC层通过去除伪图案而暴露的部分，以暴露下方的基板，从而在基板的第一区域中形成间隔开的SiGe层的源极区域和漏极区域且在基板的第二区域中形成间隔开的SiC层的源极区域和漏极区域；在基板的第一区域中在源极区域和漏极区域之间的暴露的基板上外延形成第一沟道区域，在基板的第二区域中在源极区域和漏极区域之间的暴露的基板上外延形成第二沟道区域；在第一沟道区域和第二沟道区域上提供栅极绝缘层；分别在第一区域和第二区域中在栅极绝缘层和层间绝缘层上形成第一栅极电极层和第二栅极电极层；以及平坦化第一栅极电极层和第二栅极电极层以暴露层间绝缘层，由此提供第一沟道区域上的第一栅极电极以及第二沟道区域上的第二栅极电极。
在一些实施例中：间隔开的SiGe层的源极区域和漏极区域向第一沟道区域施加压应力，间隔开的SiC层的源极区域和漏极区域向第二沟道区域施加拉应力。
在一些实施例中，该方法还包括在提供层间绝缘层之前在第一栅极电极伪图案和第二栅极电极伪图案的侧壁处提供绝缘间隔物。
另一方面，一种存储系统包括：存储器控制器，产生指令和地址信号；以及存储器模块，包括多个存储器，该存储器模块接收指令和地址信号且响应地向至少一个存储器存储数据且从至少一个存储器接收数据，其中每个存储器包括：基板；第一应力生成外延区域和第二应力生成外延区域，在基板上且彼此间隔开；沟道区域，在基板上且位于第一应力生成外延区域和第二应力生成外延区域之间，该沟道区域是外延层，第一应力生成外延区域和第二应力生成外延区域向沟道区域施加应力；以及栅极电极，在沟道区域上。
附图说明
包括附图以提供对本发明构思的进一步理解，并且附图被并入该说明书且构成该说明书的一部分。附图示出了本发明构思的示例性实施例，并且与描述一起用于说明本发明构思的原理。附图中：
图1是根据本发明构思示例性实施例的半导体器件的截面图；
图2到7是示出图1所示的半导体器件的制造方法中的中间工艺的截面图；
图8是根据本发明构思另一示例性实施例的半导体器件的截面图；
图9是示出图8所示的半导体器件的制造方法中的中间工艺的截面图；
图10是根据本发明构思另一示例性实施例的半导体器件的截面图；
图11到18是示出图10所示的半导体器件的制造方法中的中间工艺的截面图；
图19是根据本发明构思另一示例性实施例的半导体器件的截面图；
图20是示出图19所示的半导体器件的制造方法中的中间工艺的截面图；
图21是根据本发明构思另一示例性实施例的半导体器件的截面图；以及
图22是图21所示的半导体器件的制造方法中的中间工艺的截面图；
图23A和23B是示出包括根据本发明构思示例性实施例的半导体器件的电子装置的示意方块图。
具体实施方式
以下将参考附图更全面地描述本发明构思的实施例，在附图中实施例被示出。然而，本发明可以实施为不同的形式且不应该被解释为限于这里给出的实施例。通篇说明书中相同的附图标记指示相同的元件。
应该理解的是，尽管这里采用词语“第一”、“第二”等描述各种元件，但这些元件不应该受限于这些词语。这些词语用来区分一个元件和另一元件。例如，“第一”元件可以被称为“第二”元件，相似地，“第二”元件可以被称为“第一”元件，而不背离本发明构思的范围。如这里所采用的，词语“和/或”包括一个或多个相关所列项目的任意及所有组合。
应该理解的是，当元件被称为在另一元件“上”、“连接到”或“耦接到”另一元件时，其可以直接在另一元件上、直接连接到另一元件或直接耦接到另一元件，或者可以存在中间元件。相反，当元件被称为直接地在另一元件“上”、“直接连接”或“直接耦接”到另一元件时，则不存在中间元件。用于描述元件之间的关系的其他词语(例如，“之间”与“直接在...之间”,“相邻”与“直接相邻”等)应该以相同的方式被解释。当元件在这里被描述为在另一元件“上方”时，其可以在另一元件上方或者下方，可以直接耦接到另一元件或可以存在中间元件，或者这些元件可以以一空隙或间隙被分隔开。
这里采用的术语是为了描述特定的实施例，而不旨在限制本发明。如这里所采用的，单数形式“一”和“该”也旨在包括复数形式，除非上下文另有清楚的指示。此外，应理解的是，当词语"包括"在这里被采用时，其指示所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除存在或添加一个或更多其他特征、整体、步骤、操作、元件、组分和/或其组。
在说明书中，应该理解的是，当层(或者膜)被称为在另一层或者基板“上”时，其可以直接在另一层或者基板上，或者可以存在中间层。附图中，层和区域的尺寸为了图示的清楚被夸大。而且，尽管词语第一、第二和第三在本发明的各种实施例中被用于描述各种区域和层，但这些区域和层并不局限于这些词语。这些词语仅用于区别一个区域或层与另一区域或层。因此，在一个实施例中被称为第一层的层在另一实施例中可以被称为第二层。这里描述和示例的实施例包括其互补实施例。如这里所采用的，词语‘和/或'包括一个或多个相关所列项目的任意及所有组合。通篇相同的附图标记指示相同的元件。
在本发明构思的实施例中，通过源极区域和漏极区域施加到沟道区域的应力的量被优化。在一些实施例中，源极区域和漏极区域中的每个与沟道区域之间的接触表面的面积被最大化。这样，所得到的器件的性能被增强。
图1是根据本发明构思示例性实施例的半导体器件的截面图。
参考图1，半导体器件包括半导体基板100、沟道外延层120、源极外延层112、漏极外延层114、栅极电极130、栅极绝缘层125和层间绝缘膜150。
半导体基板100可以包括，例如，体硅基板、绝缘体上硅(SOI)基板、锗基板、绝缘体上锗(GOI)基板、硅-锗基板、通过选择性外延生长(SEG)形成的外延薄膜基板或者适合于形成半导体基板的其它材料。
沟道外延层120可以形成在半导体基板100的沟道区域C上。在一个实施例中，沟道外延层120可以通过SEG形成。
源极外延层112和漏极外延层114可以分别形成在沟道外延层120的两侧。在一些实施例中，源极外延层112和漏极外延层114可以面接触沟道外延层120。具体地，源极外延层112可以在第一接触表面J面接触沟道外延层120，漏极外延层114可以在第二接触表面K面接触沟道外延层120。这里，在实施例中，源极外延层112和漏极外延层114可以包括含杂质的Si外延层，沟道外延层120可以包括Si外延层。具体地，例如，源极外延层112和漏极外延层114可以包括含Ge和C中的至少一种的Si外延层，沟道外延层120可以包括不含杂质的Si外延层。在一些实施例中，沟道层的上部可以在离子注入工艺中掺入杂质，以形成n型或者p型沟道区域。n型沟道区域可以通过采用例如小于约50KeV的低离子注入能量对该区域掺杂p型掺杂剂，例如，BF2+而形成。p型沟道区域可以通过采用例如小于约50KeV的低离子注入能量对该区域掺杂n型掺杂剂，例如，As+，而形成。
在其中源极外延层112和漏极外延层114包括SiGe外延层的实施例中，沟道外延层120会承受通过相邻的源极外延层112和漏极外延层114施加到沟道外延层120的压应力。在这种情况下，假设沟道外延层120的主要载流子是空穴，则载流子的迁移率可以通过暴露到压应力而提高。
具体地，在当前示例性实施例中，因为源极外延层112和漏极外延层114接触沟道外延层120的整个侧面，所以压应力可以均匀地施加在沟道外延层120的整个侧面。因此，与源极外延层112和漏极外延层114点接触沟道外延层120的构造相比或者与源极外延层112和漏极外延层114仅面接触沟道外延层120的一部分侧面的构造相比，该构造中载流子的迁移率可以被显著地提高。所得到的增加的载流子迁移率极大地提升了半导体器件的性能。
在其中源极外延层112和漏极外延层114包括SiC外延层的实施例中，沟道外延层120会承受通过相邻的源极外延层112和漏极外延层114施加到沟道外延层120的拉应力。例如，参见图10所示实施例的区域II。在这种情况下，假设沟道外延层120的主要载流子是电子，则载流子的迁移率可以通过暴露到拉应力而提高。而且，在该构造中，因为拉应力可以均匀地施加在沟道外延层120的整个侧面，所以与上面示出的压应力的情况一样，沟道外延层120内的载流子迁移率可以被显著地提升。
形成根据当前示例性实施例的源极外延层112和漏极外延层114的晶体可以均匀地沿一方向生长。具体地，在一些实施例中，形成源极外延层112和漏极外延层114的晶体可以沿一方向(例如，Y方向)均匀地生长，该方向垂直于半导体基板100所延伸的水平方向。这可能是因为源极外延层112和漏极外延层114沿例如Y方向外延生长在半导体基板100上。
在图1中，源极外延层112形成在沟道外延层120的左侧，漏极外延层114形成在沟道外延层120的右侧。然而，本发明并不局限于此。在一些构造中，源极外延层112和漏极外延层114的位置可以互换。
栅极电极130可以形成在沟道外延层120上。具体地，在当前示例性实施例中，栅极电极130可以包括例如金属栅极电极。可以用于栅极电极130的金属材料的示例可以包括，但不限于，Cu、Al、W、TiN及其合金中的至少一种。栅极绝缘层125可以定位在沟道外延层120和栅极电极130之间。
层间绝缘膜150可以形成在源极外延层112和漏极外延层114上。层间绝缘膜150可以包括，例如，SiNx或者SiOx，但是并不局限于此，而是可以采用任何适当的绝缘层。
以下，将描述图1所示的半导体器件的示例性制造方法。
图2到5是示出图1所示的半导体器件的制造方法中的中间工艺的截面图。
参考图2，预外延层110通过外延生长形成在半导体基板100上。在一实施例中，预外延层110可以包括含诸如Ge或者C的杂质的Si外延层。
参考图3，伪栅极140和层间绝缘膜150形成在预外延层110上。伪栅极140可以采用常规制造方法形成。例如，包括例如多晶硅的导电层(未示出)可以设置在预外延层110上，然后被图案化，由此形成伪栅极140。伪栅极140可以包括诸如多晶硅的导电材料。然而，本发明构思的实施例并不局限于此。
层间绝缘膜150可以采用常规制造方法形成。例如，在伪栅极140形成之后，绝缘材料(未示出)可以形成在预外延层110和伪栅极140上。然后，绝缘材料(未示出)可以被平坦化，直到暴露伪栅极140的顶面，由此形成层间绝缘膜150。
参考图4，源极外延层112和漏极外延层114通过去除伪栅极140(见图3)和伪栅极140下方的预外延层110而形成。源极外延层112和漏极外延层114在水平方向上彼此间隔开。去除伪栅极140和在伪栅极140下方的预外延层110的工艺可以包括蚀刻伪栅极140和在伪栅极140下方的预外延层110直到半导体基板100的顶面被暴露。在这种情况下，在伪栅极140下方的预外延层110可以被蚀刻足够的时间，直到半导体基板100的顶面被暴露。
参考图5，沟道外延层120可以通过选择性外延生长(SEG)形成在源极外延层112和漏极外延层114之间。在一个实施例中，沟道外延层120可以包括通过SEG形成的Si外延层。在一些实施例中，沟道外延层120形成在半导体基板100被暴露的顶面上，但是不形成在层间绝缘膜150上。
当源极外延层112和漏极外延层114包括SiGe外延层时，沟道外延层120可以在压应力施加到其两个侧面的条件下沿Y方向外延生长。尽管图中未示出，但当源极外延层112和漏极外延层114是SiC外延层时，沟道外延层120可以在拉应力施加到两个侧面的条件下沿例如Y方向外延生长。
在当前示例性实施例中，如上所述，沟道外延层120在压应力或者拉应力施加到其整个两个侧面的条件下生长。因此，应力在尽可能最宽的接触表面上均匀地施加到沟道外延层120。
另外，在当前示例性实施例中，预外延层110通过沿一方向(例如，Y方向)的外延生长形成在半导体基板100上，然后被图案化而形成源极外延层112和漏极外延层114。因此，形成源极外延层112和漏极外延层114的晶体在一方向(例如Y方向)上均匀地生长。
如果沟槽(未示出)形成在半导体基板100中且如果源极外延层112和漏极外延层114形成在沟槽中，则晶体可以沿着沟槽(未示出)形状在各个方向上生长，由此形成源极外延层112和漏极外延层114。在这种情况下，在每个方向上生长的晶体会在一确定区域中彼此相交，而彼此相交的晶体的晶格结构之间的差异会引起堆叠故障。
然而，在当前示例性实施例中，因为形成源极外延层112和漏极外延层114的晶体在相同的方向(例如Y方向)上均匀地生长，所以可以预先减轻或防止堆叠故障。结果，可以改善半导体器件的可靠性，而且通过扩展，可以增强半导体器件的性能。
返回参考图1，栅极绝缘层125形成在沟道外延层120上，而栅极电极130形成在栅极绝缘层125上。栅极电极130可以通过用金属或其他电极材料填充在层间绝缘膜150中且在沟道外延层120上的孔，然后平坦化该金属而形成，下面将更详细地描述该工艺。.
根据图1所示的示例性实施例的半导体器件还可以采用与以上制造方法不同的方法而制造。以下，将描述图1所示的半导体器件的另一示例性制造方法。
图6和7是示出图1所示的半导体器件的另一制造方法中的中间工艺的截面图。
参考图6，伪栅极141在形成外延层之前形成在半导体基板100上。伪栅极141可以通过在半导体基板100上形成绝缘层(未示出)且图案化该绝缘层而形成。
参考图7，源极外延层112和漏极外延层114通过外延生长形成在半导体基板100上。这里，具体地，源极外延层112和漏极外延层114可以通过SEG形成在伪栅极141的两侧。
例如，如果在图6的包括伪栅极141的结构上实施SEG工艺，且假设伪栅极141包括诸如SiNx或者SiOx的绝缘材料，则没有外延层形成在伪栅极141上，且外延生长仅发生在半导体基板100的暴露部分上。这样，如图所示，源极外延层112和漏极外延层114可以选择性地形成在伪栅极141的两侧。
在图7中，源极外延层112和漏极外延层114通过SEG工艺选择性地形成在伪栅极141的两侧。然而，本发明的实施例并不局限于此。如将在后面描述的，因为在形成源极外延层112和漏极外延层114之后伪栅极141被去除，所以外延层是否形成在伪栅极141上是无关紧要的。
层间绝缘膜150形成在源极外延层112和漏极外延层114上，而且半导体基板100的至少一部分顶面(例如，沟道区域C)通过去除伪栅极141(见图7)而如图4所示被暴露。然后，如图5所示，沟道外延层120通过SEG形成在半导体基板100的暴露顶面上，且栅极绝缘层125和栅极电极130(见图1)形成在沟道外延层120上。所得到的半导体器件在图1中被示出。
以下，将参考图8和9描述根据另一示例性实施例的半导体器件及其制造方法。为了简明起见，将省略对于与在先实施例的元件基本相同的元件的描述，且主要描述当前实施例和在先实施例之间的差别。
图8是根据本发明另一示例性实施例的半导体器件的截面图。图9是示出图8所示的半导体器件的制造方法中的中间工艺的截面图。
参考图8，半导体器件的沟道外延层121形成于半导体基板100的沟道区域C。这里，沟道外延层121可以形成在沟道沟槽105内或者形成在形成于半导体基板100之中的凹槽中。也就是说，沟道外延层121的底面可以相对于基板的上表面低于源极外延层112和漏极外延层114的底面。
在本示例性实施例中，如此形成的沟道外延层121的上部区域受到从源极外延层112和漏极外延层114施加到该上部区域的整个侧面的压应力(或者拉应力)。因此，可以有效地提升沟道外延层121内的载流子迁移率。
根据当前示例性实施例的半导体器件可以采用各种常规制造方法形成。例如，沟道沟槽105可以如图9所示通过过蚀刻在伪栅极140下方的预外延层110(见图3)或过蚀刻伪栅极141(见图7)而形成在半导体基板100中。然后，沟道外延层121(见图8)可以外延生长在所得到的沟道沟槽105中，由此形成根据当前示例性实施例的半导体器件。
以下，将参考图10描述根据另一示例性实施例的半导体器件。以下描述将主要集中在当前实施例和在先实施例之间的差别上。
图10是根据另一示例性实施例的半导体器件的截面图。
参考图10，半导体器件包括半导体基板200、第一沟道外延层272和第二沟道外延层274、第一源极外延层212A和第二源极外延层214A、第一漏极外延层212B和第二漏极外延层214B、第一栅电极292和第二栅电极294以及层间绝缘膜250。
半导体基板200可以包括第一区域I和第二区域II。在当前示例性实施例中，第一区域I可以是其上形成有p-沟道金属氧化物半导体(PMOS)元件的区域，第二区域II可以是其上形成有n-沟道金属氧化物半导体(NMOS)元件的区域。然而，本发明构思的实施例并不局限于此，而是形成在第一区域I和第二区域II上的元件可以按照需要而交换。也就是说，尽管图中未示出，但NMOS元件可以形成在第一区域I上，PMOS元件可以形成在第二区域II上。备选地，NMOS元件或者PMOS元件可以形成在第一区域I和第二区域II两者上。
元件隔离膜202可以形成在半导体基板200中。元件隔离膜202可以是，但并不局限于，填充形成在半导体基板200中的每个沟槽以提供元件隔离的浅沟槽隔离(STI)膜。
在图10中，元件隔离膜202的顶面与半导体基板200的顶面处于相同的高度处。然而，本发明构思的实施例并不局限于此。必要时，元件隔离膜202的顶面可以高于或低于半导体基板200的顶面。
第一沟道外延层272和第二沟道外延层274可以形成于半导体基板200的沟道区域C。具体地，第一沟道外延层272可以形成在半导体基板200的第一区域I的沟道区域C上，第二沟道外延层274可以形成在半导体基板200的第二区域II的沟道区域C上。
第一源极外延层212A和第一漏极外延层212B可以形成在第一沟道外延层272的两侧，第二源极外延层214A和第二漏极外延层214B可以形成在第二沟道外延层274的两侧。
第一源极外延层212A和第二源极外延层214A以及第一漏极外延层212B和第二漏极外延层214B可以分别在第一沟道外延层272和第二沟道外延层274的两侧形成在半导体基板200上。具体地，第一源极外延层212A和第二源极外延层214A以及第一漏极外延层212B和第二漏极外延层214B可以形成在半导体基板200上，但不形成在元件隔离膜202上。
第一栅极绝缘膜282和第二栅极绝缘膜284可以分别形成在第一沟道外延层272和第二沟道外延层274上。第一栅极绝缘膜282和第二栅极绝缘膜284可以可选地分别沿着第一栅极间隔物242和第二栅极间隔物244的全部侧壁或部分侧壁延伸。
虽然未详细示出，但根据当前示例性实施例的第一栅极绝缘膜282和第二栅极绝缘膜284可以具有由界面氧化层(未示出)和高k层(未示出)构成的双层结构。界面氧化层可以包括例如SiO2，高k层可以包括例如HfO2、Al2O3、ZrO2或TaO2。然而，本发明构思的实施例并不局限于此。
第一栅电极292和第二栅电极294可以分别形成在第一栅极绝缘膜282和第二栅极绝缘膜284上。在当前示例性实施例中，第一栅电极292和第二栅电极294可以包括金属栅电极。
第一栅极间隔物242和第二栅极间隔物244可以形成在第一栅电极292和第二栅电极294的两侧(或者第一栅极绝缘膜282和第二栅极绝缘膜284的两侧)。第一栅极间隔物242和第二栅极间隔物244可以包括诸如SiNx或者SiOx的绝缘材料。然而，本发明构思的实施例并不局限于此。
层间绝缘膜250可以形成在半导体基板200和元件隔离膜202上。层间绝缘膜250可以包括诸如SiNx的绝缘材料。然而，本发明构思的实施例并不局限于此。
在根据当前示例性实施例的半导体器件中，压应力均匀地施加到其上形成有PMOS元件(例如，PMOS晶体管)的第一区域I的第一沟道外延层272的整个两个侧面。因此，可以提升作为第一沟道外延层272的主要载流子的空穴的迁移率。另外，拉应力均匀地施加到其上形成有NMOS元件(例如，NMOS晶体管)的第二区域II的第二沟道外延层274的整个两个侧面。因此，可以提升作为第二沟道外延层274的主要载流子的电子的迁移率。
以下，将描述图10所示的半导体器件的示例性制造方法。
图11到16是示出图10所示的半导体器件的制造方法中的中间工艺的截面图。
参考图11，元件隔离膜202形成在半导体基板200中。具体地，沟槽形成在半导体基板200的第一区域I和第二区域II的每个中且被填充有绝缘膜，由此形成元件隔离膜202。填充沟槽的绝缘膜的顶面可以高于或低于半导体基板200的顶面。
参考图12，第一预外延层212和第二预外延层214形成在半导体基板200上。具体地，在遮盖第二区域II的同时第一预外延层212通过外延生长形成在半导体基板200的第一区域I上，而在遮盖第一区域I的同时第二预外延层214通过外延生长形成在第二区域II上。
这里，第一预外延层212和第二预外延层214可以通过SEG形成。具体地，晶体沿一方向(例如，Y方向)生长在半导体基板200上，以形成第一预外延层212和第二预外延层214。在一些实施例中，在半导体基板200上采用暴露的基板作为籽晶层而进行晶体生长。然而，在元件隔离膜202上不发生晶体生长，因为隔离膜不用作用于晶体生长的籽晶。因此，第一预外延层212和第二预外延层214不形成在元件隔离膜202上。
第一预外延层212可以包括含第一杂质的Si外延层，第二预外延层214可以包括含第二杂质的Si外延层，其中第二杂质与第一杂质不同。具体地，第一预外延层212可以包括，例如SiGe外延层，第二预外延层214可以包括，例如SiC外延层。可以采用附加工艺来形成预外延层，以最终变成源极/漏极区域。例如，对于第一区域I中的PMOS器件，源极/漏极区域可以被附加地掺有硼。对于第二区域II中的NMOS器件，源极/漏极区域可以附加地掺有磷。
参考图13，第一缓冲氧化膜图案222和第二缓冲氧化膜图案224以及第一伪栅极232和第二伪栅极234分别形成在第一预外延层212和第二预外延层214上。第一缓冲氧化膜图案222和第二缓冲氧化膜图案224以及第一伪栅极232和第二伪栅极234可以采用各种常规制造方法形成。例如，缓冲氧化膜(未示出)和导电层(未示出)可以顺次地堆叠在第一预外延层212和第二预外延层214上，然后被图案化，以形成第一缓冲氧化膜图案222和第二缓冲氧化膜图案224以及第一伪栅极232和第二伪栅极234。这里，第一缓冲氧化膜图案222和第二缓冲氧化膜图案224以及第一伪栅极232和第二伪栅极234可以形成在半导体基板200的沟道区域C(见图10)上。
参考图14，第一栅极间隔物242和第二栅极间隔物244形成在第一缓冲氧化膜图案222和第二缓冲氧化膜图案224以及第一伪栅极232和第二伪栅极234的两侧。第一栅极间隔物242和第二栅极间隔物244可以包括诸如SiNx或者SiOx的绝缘材料。然而，本发明构思的实施例并不局限于此。图中，第一栅极间隔物242和第二栅极间隔物244成形为沿垂直于半导体基板200的方向延伸的柱形。然而，第一间隔物242和第二间隔物244的形状可以按照需要被修改，例如，它们可以形成为‘L’形状或者其他形状。
在形成第一栅极间隔物242和第二栅极间隔物244之后，层间绝缘膜250形成在半导体基板200上。层间绝缘膜250可以通过在半导体基板200上形成诸如SiNx的绝缘材料且平坦化该绝缘材料直到第一伪栅极232和第二伪栅极234的顶面被暴露而形成。
参考图15，暴露半导体基板200的顶面的第一沟槽262和第二沟槽264通过去除第一伪栅极232和第二伪栅极234(见图14)以及在第一伪栅极232和第二伪栅极234下方的第一预外延层212和第二预外延层214(见图14)而形成。
具体地，在第一栅极间隔物242和第二栅极间隔物244之间的第一伪栅极232和第二伪栅极234、第一缓冲氧化膜图案222和第二缓冲氧化膜图案224以及第一预外延层212和第二预外延层214被蚀刻足够长的时间，以形成暴露半导体基板200的顶面的第一沟槽262和第二沟槽264。
通过如上所述形成第一沟槽262和第二沟槽264，第一源极外延层212A和第一漏极外延层212B形成在第一沟槽262的两侧，第二源极外延层214A和第二漏极外延层214B形成在第二沟槽264的两侧。
参考图16，第一沟道外延层272和第二沟道外延层274通过SEG由Si分别形成在第一沟槽262和第二沟槽264(见图15)中。当第一沟道外延层272和第二沟道外延层274通过SEG形成时，晶体生长不发生在层间绝缘膜250以及第一栅极间隔物242和第二栅极间隔物244上，但是发生在暴露的半导体基板200上。因此，第一沟道外延层272可以在承受从第一源极外延层212A和第一漏极外延层212B施加的压应力的条件下形成在半导体基板200上，第二沟道外延层274可以在承受从第二源极外延层214A和第二漏极外延层214B施加的拉应力的条件下形成在半导体基板200上。当其生长时，压应力或拉应力从源极/漏极区域(在它们的边界区域)施加到沟道区域。这样，沟道区域可以被认为在相邻源极/漏极区域的应力下生长。通常，应力分布为使得在第一沟道外延层272和第二沟道外延层274的邻接相邻的源极/漏极区域的部分处的应力相对较强，而在中心部分最弱。当电压施加到所得到的器件时，第一沟道外延层272和第二沟道外延层274的顶部，例如，最接近栅电极292和294的部分，作为所得到器件的有效沟道区域。
返回参考图10，第一栅极绝缘膜282和第二栅极绝缘膜284分别在第一栅极间隔物242和第二栅极间隔物244之间形成在第一沟道外延层272和第二沟道外延层274上。这里，第一栅极绝缘膜282和第二栅极绝缘膜284可以沿着第一栅极间隔物242和第二栅极间隔物244的侧壁延伸。
虽然未详细示出，但根据当前示例性实施例的第一栅极绝缘膜282和第二栅极绝缘膜284可以具有由界面氧化层(未示出)和高k层(未示出)构成的双层结构。界面氧化层可以包括例如SiO2，高k层可以包括例如HfO2、Al2O3、ZrO2或TaO2。然而，本发明构思的实施例并不局限于此。
再次参考图10，第一栅极绝缘膜282和第二栅极绝缘膜284上的开口被填充栅极电极层，例如被填充诸如Al、Cu、W、Ti、TaN或者TiN的金属，然后该层被平坦化，以形成第一栅电极292和第二栅电极294。
在当前示例性实施例中，第一栅电极292和第二栅电极294包括金属。然而，本发明构思的实施例并不局限于此。
在采用该方法制造的半导体器件中，压应力均匀地施加到第一沟道外延层272的整个两个侧面，拉应力均匀地施加到第二沟道外延层274的整个两个侧面。因此，作为第一沟道外延层272的主要载流子的空穴的迁移率和作为第二沟道外延层274的主要载流子的电子的迁移率可以被显著提高。
在当前示例性实施例中，第一源极外延层212A和第一漏极外延层212B以及第二源极外延层214A和第二漏极外延层214B直接外延生长在半导体基板200上。因此，形成第一源极外延层212A和第一漏极外延层212B以及第二源极外延层214A和第二漏极外延层214B的晶体沿一方向(例如，Y方向)均匀地生长。因此，第一源极外延层212A和第一漏极外延层212B以及第二源极外延层214A和第二漏极外延层214B中发生堆叠故障的可能性被降低。
在当前示例性实施例中，已经描述了PMOS元件和NMOS元件同时形成在半导体基板200的第一区域I和第二区域II上的情况。然而，本发明构思的实施例并不局限于此。形成元件的顺序可以按照需要而改变。例如，PMOS元件可以形成在半导体基板200的第一区域I上，然后NMOS元件可以形成在第二区域II上。相反地，NMOS元件可以形成在半导体基板200的第二区域II上，然后PMOS元件可以形成在第一区域I上。另外，与当前示例性实施例相反，NMOS元件可以形成在半导体基板200的第一区域I上，PMOS元件可以形成在第二区域II上。
尽管以上已经描述了图10所示的半导体器件的示例性制造方法，但其可以按照需要被修改。以下，将描述图10所示的半导体器件的另一示例性制造方法。
图17和18是示出图10所示的半导体器件的另一制造方法中的中间工艺的截面图。
参考图17，第一预外延层211和第二预外延层213形成在半导体基板200上。具体地，在遮盖第二区域II的同时第一预外延层211通过外延生长形成在半导体基板200的第一区域I的整个表面上，而在遮盖第一区域I的同时第二预外延层213通过外延生长形成在半导体基板200的第二区域II的整个表面上。
第一预外延层211可以是含第一杂质的Si外延层，第二预外延层213可以是含第二杂质的Si外延层，其中第二杂质与第一杂质不同。具体地，第一预外延层211可以包括，例如SiGe外延层，第二预外延层213可以包括，例如SiC外延层。
参考图18，第一预外延层211和第二预外延层213(见图17)以及半导体基板200被图案化，以在半导体基板200中形成元件隔离沟槽(未示出)。每个元件隔离沟槽(未示出)被填充绝缘膜，由此形成元件隔离膜202。
然后，进行与图16所示的在先实施例的工艺类似的工艺来制造图10中示出的半导体器件。
以下，将参考图19和20描述根据另一示例性实施例的半导体器件及其制造方法。以下描述将也集中在当前实施例和在先实施例之间的差别上。
图19是根据本发明另一示例性实施例的半导体器件的截面图。图20是示出图19所示的半导体器件的制造方法中的中间工艺的截面图。
参考图19，形成于半导体基板200的第一区域I的第一沟道外延层273还可以形成在半导体基板200中形成的沟道沟槽205(见图20)中。因此，形成于半导体基板200的第一区域I的第一沟道外延层273的底面A可以低于形成于半导体基板200的第二区域II的第二沟道外延层274的底面B。
该半导体器件可以采用各种常规制造方法形成。例如，参考图20，在第一区域I上形成在第一栅极间隔物242之间的第一预外延层212(见图14)被过蚀刻，以形成半导体基板200中的沟道沟槽205。然后，第一沟道外延层273通过SEG形成在沟道沟槽205中。结果，第一沟道外延层273的底面A低于第二沟道外延层274的底面B。
在本实施例中，尽管在图19中第一沟道外延层273的底面A低于第二沟道外延层274的底面B，但本发明构思的实施例并不局限于此。当必要时，第二沟道外延层274的底面B可以形成为低于第一沟道外延层273的底面A。
以下，将参考图21和22描述根据另一示例性实施例的半导体器件及其制造方法。以下描述将也集中在当前实施例和在先实施例之间的差别上。
图21是根据本发明另一示例性实施例的半导体器件的截面图。图22是图21所示的半导体器件的制造方法中的中间工艺的截面图；
参考图21，形成于半导体基板200的第一区域I的第一沟道外延层275的顶面P可以高于相邻第一源极外延层212A和第一漏极外延层212B的顶面。另外，形成于半导体基板200的第一区域I的第一沟道外延层275的顶面P可以高于形成于半导体基板200的第二区域II的第二沟道外延层274的顶面Q。
该半导体器件可以采用各种常规制造方法形成。例如，参考图22，第一沟道外延层275和第二沟道外延层274分别通过SEG形成在第一沟槽262和第二沟槽264(见图20)中，使得第一沟道外延层275的顶面P高于相邻第一源极外延层212A和第一漏极外延层212B的顶面或者高于第二沟道外延层274的顶面Q，由此制造图21所示的半导体器件。
尽管图21中第一沟道外延层275的顶面P高于相邻第一源极外延层212A和第一漏极外延层212B的顶面，但本发明构思的实施例并不局限于此。在其他实施例中，第二沟道外延层274的顶面Q可以形成为高于相邻第二源极外延层214A和第二漏极外延层214B的顶面。另外，尽管图21中第一沟道外延层275的顶面P高于第二沟道外延层274的顶面Q，但第二沟道外延层274的顶面Q也可以形成为高于第一沟道外延层275的顶面P。也就是说，可以进行各种未图示实施例的组合。
图23A和23B是示出包括根据本发明构思示例性实施例的半导体器件的电子装置的方块示意图。
参考图23A，将描述包括根据本发明构思示例性实施例的半导体器件的电子装置1300。电子装置1300可以用于以下之一中：个人数字助理(PDA)、便携式计算机、移动计算机、上网本、无线电话、移动电话、数字音乐播放器、有线或者无线电子装置或者包括以上至少两种的复杂电子装置。电子装置1300可以包括通过总线1350而彼此结合的控制器1310、输入/输出装置1320(诸如键区(keypad)、键盘、显示器)、存储器1330以及无线接口1340。控制器1310可以包括例如至少一个微处理器、数字信号处理器、微型控制器等。存储器1330可以构造为存储用户数据或者控制器1310采用的指令码。存储器1330可以包括根据本发明构思示例性实施例的半导体器件。电子装置1300可以使用无线接口1340，该无线接口1340被构造为采用RF信号向无线通信网络传输数据或者从无线通信网络接收数据。无线接口1340可以包括例如天线、无线收发器等。电子系统1300可以采用诸如CDMA、GSM、NADC、E-TDMA、WCDMA、CDMA2000、Wi-Fi、Muni Wi-Fi、蓝牙、DECT、无线USB、Flash-OFDM、IEEE802.20、GPRS、iBurst、WiBro、WiMAX、WiMAX-Advanced、UMTS-TDD、HSPA、EVDO、LTE-Advanced、MMDS等的通信系统的通信接口协议。
参考图23B，将描述包括根据本发明构思示例性实施例的半导体器件的存储系统。存储系统1400可以包括用于存储大量数据的存储器1410和存储器控制器1420。存储器控制器1420控制存储器1410，以便响应于主机1430的读/写要求而读取存储在存储器1410中的数据或者向存储器1410写入数据。存储器控制器1420可以包括地址映射表，用于将由主机1430(例如，移动装置或者计算机系统)提供的地址映射成存储器1410的物理地址。存储器1410可以是根据本发明构思示例性实施例的半导体器件。
尽管已经参考本发明的优选实施例特别地示出和描述了本发明的实施例，但本领域的技术人员应该明白的是，这里可以进行各种形式和细节上的改变而不背离由权利要求定义的本发明的精神和范围。
本申请要求于2011年7月1日提交韩国专利局的第10-2011-0065545号韩国专利申请的优先权，其内容通过引用整体合并于此。

Claims (21)

1.一种半导体器件，包括：
基板，包括第一区域和第二区域；
第一压应力生成外延区域和第二压应力生成外延区域，通过选择性外延生长形成在所述基板上且在所述基板的所述第一区域中彼此间隔开；
第一拉应力生成外延区域和第二拉应力生成外延区域，通过选择性外延生长形成在所述基板上且在所述基板的所述第二区域中彼此间隔开，其中形成所述第一压应力生成外延区域和所述第二压应力生成外延区域以及所述第一拉应力生成外延区域和所述第二拉应力生成外延区域的晶体均匀地沿一方向生长；
第一沟道区域，在所述基板上且位于所述第一压应力生成外延区域和所述第二压应力生成外延区域之间，所述第一沟道区域是外延层，所述第一压应力生成外延区域和所述第二压应力生成外延区域向所述第一沟道区域施加压应力；
第二沟道区域，在所述基板上且位于所述第一拉应力生成外延区域和所述第二拉应力生成外延区域之间，所述第二沟道区域是外延层，所述第一拉应力生成外延区域和所述第二拉应力生成外延区域向所述第二沟道区域施加拉应力；
第一栅极电极，在所述第一沟道区域上，以及第二栅极电极，在所述第二沟道区域上，
其中所述第一沟道区域的上表面高于所述第一压应力生成外延区域和所述第二压应力生成外延区域的上表面。
2.如权利要求1所述的半导体器件，其中所述第一沟道区域和所述第二沟道区域采用下方的所述基板作为籽晶层而生长。
3.如权利要求2所述的半导体器件，其中所述第一沟道区域还采用所述第一压应力生成外延区域和所述第二压应力生成外延区域作为籽晶层而生长，所述第二沟道区域还采用所述第一拉应力生成外延区域和所述第二拉应力生成外延区域作为籽晶层而生长。
4.如权利要求1所述的半导体器件，其中所述第一沟道区域在所述第一压应力生成外延区域和所述第二压应力生成外延区域的压应力下生长，所述第二沟道区域在所述第一拉应力生成外延区域和所述第二拉应力生成外延区域的拉应力下生长。
5.如权利要求1所述的半导体器件，其中所述第二沟道区域具有相对于所述基板的上表面位于所述第一拉应力生成外延区域和所述第二拉应力生成外延区域的下边界下方的下边界。
6.如权利要求1所述的半导体器件，其中所述第一压应力生成外延区域和所述第二压应力生成外延区域包括SiGe。
7.如权利要求1所述的半导体器件，其中所述第一压应力生成外延区域和所述第二压应力生成外延区域包括源极区域和漏极区域，并且其中所述半导体器件包括PMOS晶体管。
8.如权利要求1所述的半导体器件，其中施加到所述第一沟道区域的压应力使所述第一沟道区域中空穴载流子的迁移率增加。
9.如权利要求1所述的半导体器件，其中所述第二沟道区域设置在所述基板中的凹槽中，使得所述第二沟道区域的下边界位于所述第一拉应力生成外延区域和所述第二拉应力生成外延区域的下边界下方。
10.如权利要求1所述的半导体器件，其中所述第一拉应力生成外延区域和所述第二拉应力生成外延区域包括SiC。
11.如权利要求1所述的半导体器件，其中所述第一拉应力生成外延区域和所述第二拉应力生成外延区域包括源极区域和漏极区域，并且其中所述半导体器件包括NMOS晶体管。
12.如权利要求1所述的半导体器件，其中施加到所述第二沟道区域的拉应力使所述第二沟道区域中的电子载流子的迁移率增加。
13.如权利要求1所述的半导体器件，还包括所述第一栅极电极和所述第一沟道区域之间的第一栅极绝缘层以及所述第二栅极电极和所述第二沟道区域之间的第二栅极绝缘层。
14.如权利要求13所述的半导体器件，其中所述第一栅极绝缘层和所述第二栅极绝缘层分别包括高k材料。
15.如权利要求13所述的半导体器件，其中所述第一栅极绝缘层还沿着所述第一栅极电极的侧壁延伸，并且所述第二栅极绝缘层还沿着所述第二栅极电极的侧壁延伸。
16.如权利要求1所述的半导体器件，其中所述第一栅极电极和所述第二栅极电极分别包括金属材料。
17.如权利要求16所述的半导体器件，其中所述金属材料包括从Al、TiN、TaN和Ti构成的组中选择的至少一个。
18.如权利要求1所述的半导体器件，其中所述第一沟道区域具有相对于所述基板的上表面位于所述第一压应力生成外延区域和所述第二压应力生成外延区域的下边界下方的下边界。
19.如权利要求1所述的半导体器件，其中所述第一沟道区域设置在所述基板中的凹槽中，使得所述第一沟道区域的下边界位于所述第一压应力生成外延区域和所述第二压应力生成外延区域的下边界下方。
20.如权利要求1所述的半导体器件，其中所述第二沟道区域的上表面高于所述第一拉应力生成外延区域和所述第二拉应力生成外延区域的上表面。
21.如权利要求1所述的半导体器件，其中所述基板在水平方向上延伸，并且其中所述第一压应力生成外延区域和所述第二压应力生成外延区域在所述水平方向上彼此间隔开，并且所述第一拉应力生成外延区域和所述第二拉应力生成外延区域在所述水平方向上彼此间隔开。
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