KR20190024630A - 상향식 갭 충전을 위한 선택적 막 성장 - Google Patents

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Abstract

방법은, 트렌치를 형성하기 위해 격리 영역들 사이의 반도체 재료의 일부분을 에칭하는 단계, 트렌치의 바닥면 및 측벽들 상에서 연장되는 제 1 반도체 시드층을 형성하는 단계, 제 1 반도체 시드층의 최상면이 격리 영역들의 최상면들보다 낮아질 때까지 제 1 반도체 시드층을 에칭백하는 단계, 제 1 반도체 시드층으로부터 제 1 반도체 영역을 성장시키기 위해 제 1 선택적 에피택시를 수행하는 단계, 및 트렌치를 충전하기 위해 제 1 반도체 영역 위에 추가 반도체 영역을 형성하는 단계를 포함한다.

Description

상향식 갭 충전을 위한 선택적 막 성장{SELECTIVE FILM GROWTH FOR BOTTOM-UP GAP FILLING}
본 출원은 다음의 가출원된 미국 특허 출원, 2016년 7월 29일에 출원되고 "상향식 갭 충전을 위한 선택적 막 성장"으로 명칭된 출원 제 62/552,005 호의 이익을 주장하며, 이로써 이 출원은 참조로서 본원에 포함된다.
전계 효과 트랜지스터들의 형성은 리세스들의 형성, 및 이어서 반도체 핀들을 형성하기 위해 반도체 재료로 리세스들을 충전하는 것을 포함한다. 예를 들어, 리세스들은 얕은 트렌치 격리 영역들 사이에 형성될 수 있고, 리세스들 내에서 실리콘 게르마늄이 성장된다. 집적 회로들의 점차적인 다운 스케일링(down-scaling)으로, 리세스들의 애스펙트비(aspect ratio)가 점점 높아진다. 이는 리세스들을 충전하는 것에 대한 어려움을 유발한다. 결과적으로, 리세스들 내에 충전되는 반도체 재료 내에 보이드(void)들 및 심(seam)들이 발생할 수 있다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 23a는 본 개시의 일부 실시예들에 따른 반도체 핀 및 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)의 형성에서의 중간 단계들의 단면도들을 예시한다.
도 23b, 도 23c, 도 23d, 도 24a 및 도 24b는 일부 실시예들에 따른 FinFET들의 단면도들을 예시한다.
도 25는 일부 실시예들에 따른 갭 충전 및 FinFET의 형성에 대한 프로세스 흐름을 예시한다.
이어지는 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어들은, 도면들에 도시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향들로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
상향식 갭 충전 방법 및 갭들을 충전하는 반도체 재료에 기반하여 형성되는 핀 전계 효과 트랜지스터(FinFET)들이 다양한 예시적인 실시예들에 따라 제공된다. 갭 충전 및 FinFET들의 형성의 중간 단계들이 일부 실시예들에 따라 예시된다. 일부 실시예들의 일부 변형예들이 논의된다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 사용된다. 예시적 실시예들에서, 본 개시의 개념을 논의하기 위해 게르마늄 및 실리콘이 예시들로서 사용되지만, 실리콘 탄소, III-V족 화합물 반도체들 등과 같은 다른 반도체 재료들이 또한 사용될 수 있다는 점이 이해되어야 한다.
도 1 내지 도 23a는 본 개시의 일부 실시예들에 따른 FinFET의 형성에서의 중간 스테이지들의 단면도들을 예시한다. 도 1 내지 도 23a에 도시된 단계들은 또한, 도 25에 도시된 프로세스 흐름에 개략적으로 반영된다.
도 1은 반도체 웨이퍼의 일부인 기판(20)의 단면도를 예시한다. 기판(20)은 실리콘 기판, 실리콘 탄소 기판, 실리콘 온 절연체(silicon-on-insulator) 기판, 또는 다른 반도체 재료들로 형성되는 기판과 같은 반도체 기판일 수 있다. 기판(20)은 또한 실리콘 게르마늄, III-V족 화합물 반도체 재료들과 같은 다른 반도체 재료들을 포함할 수 있다. 기판(20)은 p형(p-type) 또는 n형(n-type) 불순물로 경(lightly)도핑될 수 있다.
도 2는 트렌치들(24)의 형성을 예시한다. 본 개시의 일부 실시예들에 따르면, 기판(20) 위에 패드 산화물층 및 하드 마스크층(도시 생략)이 형성되고, 이어서 패터닝된다. 본 개시의 일부 실시예들에 따르면, 패드 산화물층은 반도체 기판(20)의 최상면 부분을 산화시킴으로써 형성될 수 있는 실리콘 산화물로 형성된다. 하드 마스크는 실리콘 질화물, 실리콘 산화질화물, 탄소 질화물 등으로 형성될 수 있다. 패터닝된 하드 마스크 및 패드 산화물층이 기판(20)을 에칭하기 위한 에칭 마스크로서 사용되어, 트렌치들(24)이 형성된다.
트렌치들(24)은 반도체 기판(20) 내로 연장되며, 서로 평행한 길이 방향들을 갖는다. 2개의 트렌치들(24)이 예시되었지만, 서로 평행한, 형성된 5개, 10개, 또는 그 이상의 트렌치들과 같은 복수의 트렌치들이 있을 수 있다. 트렌치들(24)은 동일한 길이 및 동일한 피치(pitch)를 가질 수 있다. 반도체 기판(20)은 이웃하는 트렌치들(24) 사이에 남아있는 부분들을 갖고, 남아있는 부분들은 이후부터 기판 부분들(20')로 지칭된다. 단순화를 위해 하나의 기판 부분(20')이 예시되지만, 균일한 피치 및 균일한 폭을 가질 수 있는 복수의 기판 부분들(20')이 있을 수 있다. 본 개시의 일부 실시예들에 따르면, 기판 부분(20')의 높이(H1)는 약 30 nm 내지 약 120 nm 사이의 범위 내에 있다. 기판 부분(20')의 폭(W1)은 약 5 nm 내지 약 20 nm 사이의 범위 내에 있을 수 있다. 설명 전반에 걸쳐 언급된 값들이 예시적이며, 본 개시의 원리를 변경하지 않고 상이한 값들이 채용될 수 있다는 점이 이해되어야 한다.
다음으로, 도 3에 도시된 바와 같이, 격리 영역들(26)[대안적으로 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역들(26)로 지칭될 수 있음]이 트렌치들(24)(도 2) 내에 형성된다. 개별적인 프로세스 단계는 도 25에 도시된 바와 같은 프로세스 흐름에서 단계(202)로서 예시된다. STI 영역들(26)의 형성은 트렌치들(24) 내에 유전체 라이너(liner)(별도로 도시되지는 않음)를 형성하는 것 - 유전체 라이너는 반도체 기판(20)의 노출된 표면들 상에 형성됨 - , 및 남아있는 트렌치들(24)을 유전체 재료(들)로 충전하는 것을 포함할 수 있다. 유전체 라이너는, 반도체 기판(20)의 표면층이 산화되어 실리콘 산화물을 형성하도록, 열 산화를 통해 형성되는 실리콘 산화물층일 수 있다. 남아있는 트렌치들(24)은 유동가능 화학적 기상 증착(Flowable Chemical Vapor Deposition; FCVD), 스핀 온 코팅 등을 사용하여 충전될 수 있다. 이어서, 충전된 유전체 재료의 최상면을 하드 마스크(도시 생략)의 최상면과 동일한 높이로 하기 위해 화학적 기계적 폴리싱(Chemical-Mechanical Polish; CMP) 또는 기계적 그라인딩과 같은 평탄화 단계가 수행된다. CMP 후, 하드 마스크가 제거된다. 대안적으로, 폴리싱은 STI 영역들(26)의 최상면들 상에서 중단된다. 도 3에 도시된 구조물의 상면도에서, 각각의 기판 부분(20')은 개별적인 STI 영역들(26)에 의해 둘러싸인 (균일한 폭을 갖는) 세장형(elongated) 스트립일 수 있거나, 또는 서로 반대측에 있는 단부들이 반도체 기판(20)의 벌크 부분들에 연결된 스트립일 수 있다.
어닐링 프로세스가 수행될 수 있다. 본 개시의 일부 예시적인 실시예들에 따르면, 어닐링은 산소 함유 환경에서 수행된다. 어닐링 온도는 약 200 °C보다 높을 수 있다(예를 들어 약 200 °C 내지 약 700 °C 사이의 온도 범위 내). 어닐링 동안, 웨이퍼가 위치되는 프로세스 챔버 내에 산소 함유 프로세스 가스가 전달된다. 산소 함유 프로세스 가스는 산소(O2), 오존(O3), 또는 이들의 조합들을 포함할 수 있다. 또한, 수증기(H2O)가 사용될 수 있다. 수증기는 산소(O2) 또는 오존 없이 사용될 수 있거나, 또는 산소(O2) 및/또는 오존과 조합하여 사용될 수 있다.
도 4를 참조하면, 기판 부분(20')이 리세싱되어, 이웃하는 STI 영역들(26) 사이에 트렌치(28)를 형성한다. 개별적인 프로세스 단계는 도 25에 도시된 바와 같은 프로세스 흐름에서 단계(204)로서 예시된다. 본 개시의 일부 실시예들에 따르면, 에칭은 건식 에칭을 통해 수행된다. 에칭 가스는 HBr, Cl2, 및 O2의 혼합물, 또는 CF2, C2F6, CF4, NF3, SF6 등과 같은 불소 함유 가스를 포함할 수 있다. 에칭은 또한 습식 에칭을 사용하여 수행될 수 있고, 에천트는 KOH, TMAH(tetramethylammonium hydroxide), HF/HNO3/H2O(혼합물), CH3COOH, NH4OH, H2O2, 또는 IPA(Isopropanol)을 포함할 수 있다. 본 개시의 일부 실시예들에 따르면, 트렌치(28)의 바닥부는 STI 영역들(26)의 바닥면들보다 높다. 본 개시의 대안적인 실시예들에 따르면, 트렌치(28)의 바닥부는 STI 영역들(22)의 바닥면들과 실질적으로 동일한 높이에 있다. 트렌치(28)의 높이(H2)는 약 20 nm 내지 약 100 nm 사이의 범위 내에 있을 수 있다. 트렌치(28)의 폭(H2)은 약 5 nm 내지 약 20 nm 사이의 범위 내에 있을 수 있다. 트렌치(28)의 애스펙트비는 약 4보다 크고, 약 4 내지 약 20 사이의 범위 내에 있을 수 있다.
기판(20) 내에 n형 불순물 또는 p형 불순물을 주입하여 STI 영역들(26)의 바닥면들보다 낮은 레벨로 연장되는 웰 영역을 형성하기 위해 웰 주입이 수행될 수 있다. 웰 주입으로 도입되는 도펀트의 도전 유형은 후속하여 형성되는 FinFET의 도전 유형과 반대이다. 예를 들어, (p형 소스/드레인 영역들을 갖는) p형 FinFET이 형성될 때, 웰 주입은 인 또는 비소와 같은 n형 불순물을 주입하는 것을 포함한다. (n형 소스/드레인 영역들을 갖는) n형 FinFET이 형성될 때, 웰 주입은 붕소 또는 인듐과 같은 p형 불순물을 주입하는 것을 포함한다. 웰 주입 후 추가 어닐링이 수행될 수 있다.
도 5를 참조하면, 반도체 시드층(30)이 에피택시를 통해 퇴적된다. 개별적인 프로세스 단계는 도 25에 도시된 바와 같은 프로세스 흐름에서 단계(206)로서 예시된다. 기판 부분(20')의 노출된 표면 바로 위에 퇴적된 시드층의 적어도 일부가 에피택시를 통해 성장되도록, 퇴적을 위한 온도가 선택된다. 본 개시의 일부 실시예들에 따르면, 퇴적의 온도는 350 °C 내지 약 700 °C 사이의 범위 내에 있다.
반도체 시드층(30)의 퇴적은 비선택적이므로, 반도체 시드층(30)은 남아있는 기판 부분(20')의 노출된 최상면 및 STI 영역들(26)의 측벽들과 최상면들 둘 다 상에 형성된다. 반도체 시드층(30)은 컨포멀(conformal)층으로서 형성되고, 원자 층 증착(Atomic Layer Deposition; ALD) 또는 화학적 기상 증착(CVD)과 같은 컨포멀 퇴적 방법을 사용하여 형성된다. 예를 들어, 반도체 시드층(30)의 수평 부분들의 두께(T1) 및 수직 부분들의 두께(T2)는, 두께(T1) 및 두께(T2) 중 어느 하나의 약 20 % 보다 작거나 약 10 %보다 작은 차이를 가질 수 있다.
반도체 시드층(30)을 형성하기 위한 프리커서는, 시드층(30)이 실리콘을 포함한다면, SiH4, Si2H6, Si2Cl6, Si2H4Cl2, 이들의 혼합물 등과 같은 실리콘 함유 프리커서를 포함할 수 있다. 프리커서는, 시드층(30)이 게르마늄을 포함한다면, GeH4, Ge2H6, 이들의 혼합물 등과 같은 게르마늄 함유 프리커서를 포함할 수 있다. 시드층(30)이 SiGe를 포함할 때, 프리커서는 (위에서 논의된 바와 같은) 실리콘 함유 프리커서 및 (위에서 논의된 바와 같은) 게르마늄 함유 프리커서 둘 다를 포함할 수 있다. 퇴적을 위한 프로세스 가스의 압력은 약 0.15 Torr 내지 약 30 Torr 사이의 범위 내에 있을 수 있다. 본 개시의 일부 실시예들에 따르면, 반도체 시드층(30)은 게르마늄이 없는 실리콘층이다. 본 개시의 대안적인 실시예들에 따르면, 반도체 시드층(30)은 실리콘 게르마늄층이다. 본 개시의 다른 대안적인 실시예들에 따르면, 반도체 시드층(30)은 실리콘이 없는 게르마늄층이다. 반도체 시드층(30)의 재료는 도 23a에 도시된 바와 같은 반도체 핀(60)의 원하는 재료에 의해 영향받는다. 시드층(30) 내의 게르마늄 퍼센티지는 반도체 핀(60) 내의 게르마늄 퍼센티지와 동일하거나 또는 반도체 핀(60) 내의 게르마늄 퍼센티지보다 낮을 수 있고, 기판(20) 내의 게르마늄 퍼센티지와 동일하거나 또는 기판(20) 내의 게르마늄 퍼센티지보다 높을 수 있다. 반도체 시드층(30)은 약 1 nm 내지 약 5 nm 사이의 범위 내에 있는 두께를 가질 수 있다. 대안적인 실시예들에 따르면, 시드층(30)은 실리콘 탄소, III-V족 화합물 반도체 재료 등과 같은 다른 반도체 재료로 형성된다.
반도체 시드층(30)의 퇴적 후, 트렌치(28)의 남아있는 부분을 충전하기 위해 보호층(32)(도 6)이 형성된다. 개별적인 프로세스 단계는 도 25에 도시된 바와 같은 프로세스 흐름에서 단계(208)로서 예시된다. 결과적인 구조물이 도 6에 도시된다. 본 개시의 일부 실시예들에 따르면, 보호층(32)은 포토 레지스트로 형성된다. 대안적인 실시예들에 따르면, 보호층(32)은 STI 영역들(26)의 재료와는 상이한 다른 재료로 형성된다. 예를 들어, 보호층(32)은 스핀 온 글래스, 실리콘 질화물, 실리콘 탄화물과 같은 무기 재료, 또는 폴리이미드 또는 PBO(polybenzoxazole)과 같은 (폴리머일 수 있는) 유기 재료로 형성될 수 있다. 보호층(32)의 특성은, 반도체 시드층(30)의 후속 에칭에서 STI 영역들(26)이 손상되지 않도록, STI 영역들(26)의 특성과 상이하다. 보호층(32)은, 보호층(32)이 포토 레지스트, 폴리머, 또는 스핀 온 유전체 재료로 형성되었을 때 스핀 온 코팅에 의해 유발될 수 있는 실질적으로 평탄한 최상면을 가질 수 있다. 일부 실시예들에 따르면, 보호층(32)의 최상면이 평탄하지 않게 형성되었을 때, CMP 또는 기계적 그라인딩과 같은 평탄화 단계가 수행된다. 평탄화는, 반도체 시드층(30)이 노출되기 전에 언제든지 중단될 수 있다. 평탄화는 또한, 반도체 시드층(30) 또는 STI 영역들(26)을 저지층으로서 사용하여 중단될 수 있다. 결과적인 보호층(32)의 최상면은 따라서 STI 영역들(26)의 최상면보다 높거나, STI 영역들(26)의 최상면보다 낮거나, 또는 STI 영역들(26)의 최상면과 동일한 높이에 있을 수 있고, 시드층(30)의 최상면보다 높거나, 시드층(30)의 최상면보다 낮거나, 또는 시드층(30)의 최상면과 동일한 높이에 있을 수 있다.
도 7은 보호층(32)의 에치백(etch-back)을 예시한다. 에치백은 화살표(34)에 의해 상징화된다. 개별적인 프로세스 단계는 도 25에 도시된 바와 같은 프로세스 흐름에서 단계(210)로서 예시된다. 에치백은 건식 에칭 및/또는 습식 에칭을 포함할 수 있다. 또한, 에치백은 등방성 또는 이방성일 수 있다. 본 개시의 일부 실시예들에 따르면, 에치백은 보호층(32)을 공격하지만 시드층(30) 및 STI 영역들(26)을 공격하지 않는 에천트를 사용하여 수행된다. 보호층(32)의 에치백의 결과로서, 남아있는 보호층(32)이 트렌치(28)의 바닥부를 점유하도록 리세싱된다. 남아있는 보호층(32)의 최상면은 실질적으로 평탄하거나 또는 약간 만곡될 수 있다.
도 8은 반도체 시드층(30)의 에치백을 예시한다. 개별적인 프로세스 단계는 도 25에 도시된 바와 같은 프로세스 흐름에서 단계(212)로서 예시된다. 본 개시의 일부 실시예들에 따르면, 반도체 시드층(30)의 에치백은, 시드층(30)이 실리콘을 포함할 때 암모니아 용액(HN4OH)을 사용하는 습식 에칭을 통해 수행된다. 본 개시의 대안적인 실시예들에 따르면, 에치백은 CF4, CHF3, CH2F2 등과 같은 불소 함유 가스를 사용하는 건식 에칭을 통해 수행된다. 에칭시, 보호층(32)의 보호로 인해, 보호층(32)과 STI 영역들(26) 사이의 반도체 시드층(30)의 바닥부들은 에칭되지 않는다. 반도체 시드층(30)의 최상부들은 에칭시 제거되고, 결과적인 구조물이 도 8에 도시된다.
본 개시의 대안적인 실시예들에 따르면, 분리적 단계들에서의 보호층(32) 및 반도체 시드층(30)의 에칭 대신에, 보호층(32) 및 반도체 시드층(30) 둘 다가 동일한 에천트를 사용하는 공통 에칭 단계에서 에칭된다. 반도체 시드층(30)이 얇기 때문에, 에칭 선택비(selectivity)를 적절하게(너무 높지 않게) 유지하는 것이 보호층(32) 및 반도체 시드층(30)의 동시 에칭을 달성하도록 할 수 있다. 에칭 선택비는 반도체 시드층(30)의 에칭률에 대한 보호층(32)의 에칭률의 비율이다. 예를 들어, 반도체 시드층(30) 및 보호층(32)의 재료들에 따라, 2개의 에칭 가스들의 혼합물이 사용될 수 있다[하나의 에칭 가스가 반도체 시드층(30)을 에칭하기 위해 사용되고, 다른 하나의 에칭 가스가 보호층(32)을 에칭하기 위해 사용됨]. 다른 실시예들에 따르면, 반도체 시드층(30) 및 보호층(32) 둘 다를 공격하는 단일 에칭 가스 또는 에칭 용액이 사용된다.
반도체 시드층(30)의 상단부들의 에칭 후, 보호층(32)의 재료에 따라 예를 들어 등방성 에칭 프로세스(건식 또는 습식)에서 보호층(32)이 제거된다. 개별적인 프로세스 단계는 도 25에 도시된 바와 같은 프로세스 흐름에서 단계(214)로서 예시된다. 남아있는 시드층(30)이 바닥부 및 측벽부들을 포함하는 베이슨(basin)의 형태를 갖는 결과적인 구조물이 도 9에 도시된다. 남아있는 높이(H3)는 (도 10에 도시된 바와 같은) 반도체 영역(36)의 후속되는 상향식 성장에서 Ge 성장 유도된(Ge-growth-induced) 측벽 병합을 방지하도록 (W2)/2보다 작을 수 있다. 반도체 시드층(30)의 남아있는 높이(H3)는 약 3 nm 내지 약 10 nm 사이의 범위 내에 있을 수 있다. 반도체 시드층(30)의 리세싱 깊이(H2-H3)는 약 10 nm보다 클 수 있고, 약 10 nm 내지 약 107 nm 사이의 범위 내에 있을 수 있다. H3/H2의 비율은 약 2 내지 약 33 사이의 범위 내에 있을 수 있다.
도 10은 반도체 영역(36)의 선택적 에피택시를 예시한다. 개별적인 프로세스 단계는 도 25에 도시된 바와 같은 프로세스 흐름에서 단계(216)로서 예시된다. 에피택시 영역(36)은 본 개시의 일부 실시예들에 따르면 실리콘 게르마늄 영역일 수 있다. 예를 들어, 게르마늄 원자 퍼센티지는 0 % 내지 100 % 사이의(0 % 내지 100 %를 포함하는) 범위 내에 있는 임의의 값일 수 있다. 본 개시의 대안적인 실시예들에 따르면, 에피택시 영역(36)은 내부에 실리콘이 없는 게르마늄 영역이다. 에피택시 영역(36)은 또한, 실리콘 탄소 또는 III-V족 화합물 반도체와 같은 다른 반도체 재료로 형성될 수 있다.
에피택시 영역(36)이 실리콘 영역, 실리콘 게르마늄 영역, 또는 게르마늄 영역인지의 여부에 따라, 개별적인 프로세스 가스는 실란(SiH4), 게르만(GeH4), 또는 실란 및 게르만의 혼합물을 포함할 수 있다. 또한, 에피택시 영역(36)이 반도체 시드층(30)으로부터 성장되고 STI 영역들(26)의 노출된 표면들로부터 성장되지 않도록, 선택적 성장을 달성하기 위해 염화 수소(hydrogen chloride; HCl)와 같은 에칭 가스가 프로세스 가스에 추가될 수 있다. 본 개시의 일부 실시예들에 따르면, 에피택시 영역(36)이 웰 영역과 동일한 도전 유형으로 인시츄(in-situ) 도핑되도록, (인 함유 프로세스 가스와 같은) n형 불순물 함유 프로세스 가스 또는 (붕소 함유 프로세스 가스와 같은) p형 불순물 함유 프로세스 가스가 프리커서 내에 포함된다. 본 개시의 대안적인 실시예들에 따르면, 에피택시 영역(36)을 형성하기 위한 프로세스 가스 내에 n형 불순물 함유 프로세스 가스 및 p형 불순물 함유 프로세스 가스가 포함되지 않는다.
에피택시 영역(36)의 최상면은 다양한 형태들을 가질 수 있고, 라운드형 최상면, 패싯화된(faceted) 최상면일 수 있거나, 또는 다른 형태를 가질 수 있다. 에피택시 영역(36)의 최상면은 볼록 형태 또는 오목 형태를 가질 수 있다(도 23c 및 도 23d 참조). 예를 들어, 도 23c는 에피택시 영역(36)의 최상면이 패싯들을 포함하는 볼록 형태를 갖는 것을 예시한다. 도 23d는 에피택시 영역(36)의 최상면이 또한 패싯들을 포함하는 오목 형태를 갖는 것을 예시한다. 패싯들은 직선형일 수 있고, 수평 패싯들 및 기울어진 패싯들을 포함한다. 에피택시 영역(36)의 최상면들의 상이한 형태들은 상이한 프로세스 조건들, 에피택시의 상이한 기간(duration) 등의 결과들이다.
도 5 내지 도 10에 도시된 프로세스 단계들을 통해, 트렌치(28)가 상향 방식으로 부분적으로 충전된다. 도 4와 도 10을 비교하면, 도 10에 도시된 트렌치(28)가 도 4에 도시된 트렌치(28)보다 감소된 애스펙트비를 갖는다는 점을 유념한다. 리세스의 애스펙트비를 감소시키는 것은, 트렌치(28)의 후속되는 갭 충전에서 보이드를 발생시킬 가능성을 감소시킬 수 있다.
도 11 내지 도 15는 본 개시의 일부 실시예들에 따른 트렌치(28)의 추가적인 부분적 충전을 예시한다. 프로세스 단계들은, 도 25에 도시된 프로세스 흐름에서 단계(206)로 프로세스를 다시 루핑하는 것으로 나타내어진다. 도 25에 도시된 단계들(206, 208, 210, 212, 214, 및 216)이 반복된다. 도 11을 참조하면, 반도체 시드층(40)이 퇴적된다. 반도체 영역(36)의 노출된 표면 바로 위에 퇴적된 시드층(40)의 부분이 에피택셜방식으로(epitaxially) 성장되도록, 퇴적을 위한 온도가 선택된다. 반도체 시드층(40)의 재료는 반도체 시드층(30)을 형성하기 위한 동일한 그룹의 후보 재료들로부터 선택될 수 있다. 또한, 반도체 시드층(40)의 형성 방법은 반도체 시드층(30)을 형성하기 위한 동일한 그룹의 후보 방법들로부터 선택될 수 있다. 본 개시의 일부 실시예들에 따르면, 반도체 시드층(40) 및 반도체 시드층(30)은 동일한 재료로 형성되고 동일한 조성(composition)을 갖는다. 본 개시의 대안적인 실시예들에 따르면, 반도체 시드층(40) 및 반도체 시드층(30)은 상이한 조성들을 갖는다. 설명 전반에 걸쳐, 2개의 층들이 동일한 조성을 갖는다고 지칭될 때, 이는 2개의 층들이 동일한 유형의 엘리먼트들을 갖고, 2개의 층들 내의 엘리먼트들의 퍼센티지가 서로 동일하다는 것을 의미한다. 반대로, 2개의 층들이 상이한 조성들을 갖는다고 지칭될 때, 이는 2개의 층들 둘 중 하나의 층이 다른 층 내에 없는 적어도 하나의 엘리먼트를 갖거나, 또는 2개의 층들이 동일한 엘리먼트들을 갖지만 2개의 층들 내의 엘리먼트들의 퍼센티지가 서로 상이하다는 것을 의미한다. 예를 들어, 반도체 시드층(30)이 실리콘 또는 실리콘 게르마늄으로 형성될 수 있는 한편, 반도체 시드층(40)은 실리콘 또는 반도체 시드층(40) 내의 게르마늄 퍼센티지가 반도체 시드층(30) 내의 게르마늄 퍼센티지와 동일하거나 또는 반도체 시드층(30) 내의 게르마늄 퍼센티지보다 높은 실리콘 게르마늄으로 형성될 수 있다.
반도체 시드층(40)의 퇴적이 또한 비선택적이므로, 반도체 시드층(40)은 반도체 영역(36) 및 STI 영역들(26) 둘 다 위에 형성된다. 반도체 시드층(40)은, 예를 들어 약 1 nm 내지 약 5 nm 사이의 범위 내에 있는 두께를 갖는 컨포멀층으로서 형성된다.
반도체 시드층(40)의 퇴적 후, 트렌치(28)(도 11)의 남아있는 부분을 충전하기 위해 보호층(42)이 형성된다. 결과적인 구조물이 도 12에 도시된다. 본 개시의 일부 실시예들에 따르면, 보호층(42)은, 포토 레지스트, 무기 재료, 또는 유기 재료일 수 있는, 보호층(32)을 형성하기 위한 동일한 후보 재료로부터 선택되는 재료로 형성된다. 보호층(42)의 특성은, 반도체 시드층(40)의 후속 에칭에서 STI 영역들(26)이 손상되지 않도록, STI 영역들(26)의 특성과 상이하다. 보호층(42)의 최상면은 실질적으로 평탄하게 제조되고, 이는 스핀 코팅 및/또는 평탄화에 의해 달성될 수 있다. 결과적인 보호층(42)의 최상면은 STI 영역들(26)의 최상면보다 높거나, STI 영역들(26)의 최상면보다 낮거나, 또는 STI 영역들(26)의 최상면과 동일한 높이에 있을 수 있고, 시드층(40)의 최상면보다 높거나, 시드층(40)의 최상면보다 낮거나, 또는 시드층(40)의 최상면과 동일한 높이에 있을 수 있다.
도 13은 보호층(42) 및 반도체 시드층(40)의 에치백을 예시한다. 결과적인 프로세스 단계들은 먼저 보호층(42)을 에칭하고, 이어서 반도체 시드층(40)을 에칭하는 것을 포함할 수 있다. 대안적으로, 보호층(42) 및 반도체 시드층(40)은 공통 프로세스에서 동시에 에칭된다. 에칭 프로세스는, 도 7 및 도 8을 참조하여 논의된 바와 같은, 보호층(32) 및 반도체 시드층(30)의 에칭에서 사용되는 에칭 프로세스와 유사할 수 있다.
반도체 시드층(40)의 제거 후, 보호층(42)의 재료에 따라 예를 들어 등방성 에칭 프로세스에서 보호층(42)이 제거된다. 보호층(52)의 제거는 건식 에칭 또는 습식 에칭을 통해 달성될 수 있다. 결과적인 구조물이 도 14에 도시된다.
도 15는 반도체 영역(46)의 선택적 에피택시를 예시한다. 에피택시 영역(46)은 실리콘 게르마늄 영역일 수 있다. 게르마늄 원자 퍼센티지는, 일부 실시예들에 따르면 0 % 내지 100 % 사이의(0 % 내지 100 %를 포함하는) 범위 내에 있는 임의의 값일 수 있다. 본 개시의 대안적인 실시예들에 따르면, 에피택시 영역(46)은 내부에 실리콘이 없는 게르마늄 영역이다.
에피택시 영역(46)이 실리콘 영역, 실리콘 게르마늄 영역, 또는 게르마늄 영역인지의 여부에 따라, 프로세스 가스는 실란, 게르만, 또는 실란 및 게르만의 혼합물을 포함할 수 있다. 형성 프로세스는 에피택시 영역(36)의 형성과 유사할 수 있으므로, 여기서 반복되지 않는다. 일부 실시예들에 따르면, 에피택시 영역(46)은 에피택시 영역(36)과 동일한 조성을 갖는다. 대안적인 실시예들에 따르면, 에피택시 영역(46)은 에피택시 영역(36)의 조성과는 상이한 조성을 갖는다. 예를 들어, 에피택시 영역들(36 및 46) 둘 다가 실리콘 게르마늄으로 형성될 수 있고, 에피택시 영역(46)이 에피택시 영역(36)의 게르마늄 퍼센티지보다 높은 게르마늄 퍼센티지를 가질 수 있다.
도 11 내지 도 15에 도시된 프로세스 단계들을 통해, 트렌치(28)의 애스펙트비는 도 10에 도시된 바와 같은 트렌치(28)의 애스펙트비보다 더 감소된다. 본 개시의 일부 실시예들에 따르면, 도 11 내지 도 15에 도시된 바와 같은 프로세스는, 트렌치(28)를 더 충전하기 위해 에피택시 영역(46) 위에 추가 시드층들 및 에피택시 영역들을 형성하고, 트렌치(28)의 애스펙트비가 더 감소되도록 반복될 수 있다. 대응하는 프로세스는 도 25에 도시된 바와 같은 단계들(206, 208, 210, 212, 214, 및 216)을 반복함으로써 달성된다. 예를 들어, 도 16, 도 17, 도 18, 및 도 19는, 시드층(50)의 높이를 규정하기 위해 보호층(52)이 사용되는, 반도체 시드층(50) 및 에피택시 영역들(56)을 형성하기 위한 프로세스를 예시한다. 프로세스 상세사항은 도 11 내지 도 15를 참조하여 논의된 프로세스 상세사항과 유사하고, 이 상세사항은 여기서 반복되지 않는다.
반도체 시드층(50)은 반도체 시드층들(30 및 40)의 재료와 동일하거나 상이한 재료로 형성될 수 있다. 예를 들어, 반도체 시드층(50)은 실리콘 또는 실리콘 게르마늄으로 형성될 수 있다. 실리콘 게르마늄으로 형성될 때, 반도체 시드층(50)의 게르마늄 퍼센티지는 반도체 시드층들(40 및 30)의 게르마늄 퍼센티지들과 동일하거나 또는 반도체 시드층들(40 및 30)의 게르마늄 퍼센티지들보다 클 수 있다. 에피택시 영역(56)은 또한, 에피택시 영역들(36 및 46)의 재료와 동일하거나 상이한 재료로 형성될 수 있다. 예를 들어, 에피택시 영역(56)은 실리콘 게르마늄 또는 실리콘 없이 게르마늄으로 형성될 수 있다. 실리콘 게르마늄으로 형성될 때, 에피택시 영역(56)의 게르마늄 퍼센티지는 에피택시 영역들(36 및 46)의 게르마늄 퍼센티지들과 동일하거나 또는 에피택시 영역들(36 및 46)의 게르마늄 퍼센티지들보다 클 수 있다.
도 20은 추가 반도체 시드층들 및 반도체 영역들의 퇴적 및 에치백을 개략적으로 예시한다. 반도체 시드층들은 [층들(57A 및 57B)을 포함하는 한편 보다 많은 또는 보다 적은 층들이 형성될 수 있는] 층들(57)로서 도시된다. 반도체 영역들은 [영역들(58A 및 58B)을 포함하는 한편 보다 많은 또는 보다 적은 영역들이 형성될 수 있는] 영역들(58)로서 도시된다. 재료들 및 형성 프로세스의 상세사항은, 그 아래에 있는 반도체 시드층들(30, 40, 및 50) 및 반도체 영역들(36, 46, 및 56)을 형성하기 위한 후보 재료들 및 프로세스들로부터 찾을 수 있다. 본 개시의 일부 실시예들에 따르면, 시드층들(57)(또한 30, 40, 및 50) 각각의 높이는, 개별적인 시드층들의 서로 반대측에 있는 측벽부들로부터 성장되는 반도체 영역들의 부분들의 병합을 방지하도록 개별적인 트렌치의 폭(W2)의 절반보다 작을 수 있다. 모든 시드층들의 총 수는 2개와 동일하거나 2개보다 많은 임의의 수일 수 있지만, 5개의 시드층들이 예시로서 예시된다는 점이 이해되어야 한다.
도 21은, 최상 반도체 영역(58B)의 최상면이 STI 영역들(26)의 최상면들과 동일 평면 상에 있도록 하는 반도체 영역(58B)의 (CMP 또는 기계적 그라인딩과 같은) 평탄화를 예시한다. 또한, 평탄화 후, 일부 실시예들에 따르면, 최상 시드층(57B)의 최상 에지는 개별적인 반도체 영역(58B)의 최상면과 (예시된 바와 같이) 동일한 높이에 있거나, 또는 개별적인 반도체 영역(58B)의 최상면보다 낮을 수 있고 점선(59)이 시드층(57B)의 최상 에지들의 높이를 개략적으로 예시한다.
본 개시의 일부 실시예들에 따르면, 에피택시 영역들(58)은 실리콘 게르마늄, 게르마늄, 또는 다른 적절한 반도체 재료들로 형성된다. 또한, 실리콘 게르마늄으로 형성될 때, 에피택시 영역들(58A 및 58B)의 게르마늄 퍼센티지는 시드층들(30 및 40) 및 에피택시 영역들(36, 46, 및 56) 내의 게르마늄 퍼센티지 중 임의의 하나와 동일하거나 또는 시드층들(30 및 40) 및 에피택시 영역들(36, 46, 및 56) 내의 게르마늄 퍼센티지 중 임의의 하나보다 높을 수 있다. 예를 들어, 에피택시 영역(58A 및 58B) 내의 게르마늄 퍼센티지는 약 30 % 내지 약 100 % 사이의, 그리고 약 30 % 내지 약 100 %를 포함하는 범위 내에 있을 수 있다. 에피택시 영역(58)의 형성은 에피택시 영역(56)의 형성과 함께, 그 사이에 진공 파괴(vacuum break) 없이 인시츄일 수 있다.
위에서 논의된 실시예들에서, 에피택시 영역들(36, 46, 및 56), 및 시드층들(30, 40, 및 50)이 예시로서 실리콘 및/또는 게르마늄을 포함하는 것으로 지칭되고, 에피택시 영역들이 또한 실리콘, 실리콘 탄소, III-V족 화합물 반도체 재료들 등과 같은 다른 적절한 반도체 재료들로 형성될 수 있다는 점이 이해되어야 한다.
다음으로, 도 21에 도시된 바와 같은 STI 영역들(26)이, 도 22에 예시된 바와 같이 반도체 핀(60)을 형성하기 위해 리세싱된다. 개별적인 프로세스 단계는 도 25에 도시된 바와 같은 프로세스 흐름에서 단계(218)로서 예시된다. STI 영역들(26)의 리세싱은, 건식 에칭 프로세스 또는 습식 에칭 프로세스를 사용하여 수행될 수 있다. 본 개시의 일부 실시예들에 따르면, STI 영역들(26)의 리세싱은, 프로세스 가스들이 NH3 및 HF을 포함하는 건식 에칭 방법을 사용하여 수행된다. 본 개시의 대안적인 실시예들에 따르면, STI 영역들(26)의 리세싱은, 에천트 용액이 약 1 퍼센트보다 낮은 HF 농도를 가질 수 있는 희석(dilution) HF 용액인 습식 에칭 방법을 사용하여 수행된다.
남아있는 STI 영역들(26)의 최상면들보다 높이 돌출된 에피택시 영역들 및 개별적인 시드층들의 돌출 부분은 이후부터 반도체 핀(60)으로 지칭된다. 반도체 핀(60)의 높이(H5)는 본래 기판 부분(20')의 높이(H1)(도 2)의 약 10 % 내지 약 50 % 사이의 범위 내에 있을 수 있다.
반도체 핀(60)을 형성하기 위해 STI 영역들(26)이 리세싱된 후, 반도체 핀(60) 상에 복수의 프로세스 단계들이 수행되고, 이 프로세스 단계들은 웰 주입들, 게이트 스택 형성, 복수의 세정 단계들 등을 포함할 수 있다. 그에 따라 FinFET이 형성된다. 예시적인 FinFET(62)이 도 23a에 예시되고, 도 23a는 또한 게이트 스택(68)의 형성을 도시한다. 게이트 스택(68)은 핀(60)의 측벽들과 최상면들 상의 게이트 유전체(64), 및 게이트 유전체(64) 위의 게이트 전극(66)을 포함한다. 개별적인 프로세스 단계는 도 25에 도시된 바와 같은 프로세스 흐름에서 단계(220)로서 예시된다. 게이트 유전체(64)는 열 산화 프로세스를 통해 형성될 수 있으므로, 열 실리콘 산화물을 포함할 수 있다. 게이트 유전체(64)의 형성은 또한 퇴적 단계를 포함할 수 있고, 결과적인 게이트 유전체(64)는 하이 k(high-k) 유전체 재료 또는 비 하이 k(non-high-k) 유전체 재료를 포함할 수 있다. 이어서 게이트 유전체(64) 상에 게이트 전극(66)이 형성된다. 게이트 유전체(64) 및 게이트 전극(66)은 게이트 퍼스트(gate-first approach) 접근법 또는 게이트 라스트(gate-last) 접근법을 사용하여 형성될 수 있다.
도 24a는 본 개시의 일부 실시예들에 따른 FinFET(62)을 예시한다. 이들 실시예들에서, 바닥 시드층(57A)은 STI 영역들(26)의 최상면들보다 조금 낮은 곳에서 연장된다. 바닥 시드층(57A) 아래에 있는 스트립(20')의 부분들은 본래 기판(20)의 일부이다. STI 영역들(26)의 최상면들보다 전체적으로 낮은 어떤 시드층도 없을 수 있다. STI 영역들(26)의 최상면들 아래로 연장되는 시드층(57A)의 깊이인 깊이(D1)는 약 5 nm보다 클 수 있다.
도 23b는 FinFET(62)의 단면도를 예시하고, 이 단면도는 도 23a 내의 라인(23B-23B)을 포함하는 평면으로부터 획득된다. 도 23b에 도시된 바와 같이, 반도체 핀(60) 상에 복수의 게이트 스택들(68)이 형성되고, 게이트 스택들(68) 사이에 소스 및 드레인 영역들(70)이 형성된다. 개별적인 프로세스 단계는 도 25에 도시된 바와 같은 프로세스 흐름에서 단계(222)로서 예시된다. 소스 및 드레인 영역들(70)은, 게이트 스택들(68) 사이의 반도체 핀(60)의 부분들을 에칭하고, 실리콘 인, 실리콘 탄소 인, 실리콘 게르마늄 붕소, 게르마늄 붕소, III-V족 화합물 반도체와 같은 다른 반도체 재료, 또는 다른 적절한 재료들을 에피택셜방식으로 성장시킴으로써 형성될 수 있다. 반도체 핀(60)의 남아있는 부분들은 공통 소스 영역들 및 공통 드레인 영역들(70)에 의해 서로 분리된다. FinFET(62)을 형성하기 위해 게이트 스택들(68)이 상호연결될 수 있고, 소스 영역들(70)이 상호연결될 수 있으며, 드레인 영역들(70)이 상호연결될 수 있다.
도 23b에 도시된 바와 같이, 반도체 시드층들(30, 40, 50, 57A 및 57B) 및 에피택시 영역들(36, 46, 56, 58A, 및 58B)이 조합되어 복수의 게이트 스택들(68)과 복수의 소스 및 드레인 영역들(70) 아래에서 연속적으로 연장될 수 있다. 교호 시드층들 및 에피택시 반도체 영역들을 포함하는 합성 구조물은, 이들 층들 및 영역들의 조성들에 충분한 차이가 있을 때, [예를 들어, TEM(Transmission Electron Microscopy), SEM(Scanning Electron Microscopy), SIMS(Secondary Ion Mass Spectrometry) 등을 통해] 구별가능할 수 있다. 대안적으로, 교호 시드층들 및 에피택시 반도체 영역들을 포함하는 합성 구조물은, 이들 층들 및 영역들의 조성들에 충분한 차이가 없고/없거나 어닐링 프로세스에 의해 차이들이 감소된다면 구별가능하지 않을 수 있다.
도 24b는 본 개시의 일부 실시예들에 따른 FinFET(62)의 단면도를 예시한다. 이 단면도는 도 24a 내의 라인(24B-24B)을 포함하는 평면으로부터 획득된다. 일부 실시예들에 따르면, 시드층(57A)은 바닥 시드층이다.
도 23a 및 도 23b는, 상부 반도체 시드층이 저부 반도체 시드층과 병합될 수 있거나 병합되지 않을 수 있는 일부 예시들도 예시했다. 예를 들어, 시드층(40)은 예시로서 시드층(30)과 접촉하는 것으로서 예시되고, 시드층(50)은 다른 예시로서 에피택시 영역(46)의 일부분에 의해 시드층(40)으로부터 이격되는 것으로서 예시된다. 이들이 단지 예시들일 뿐이며, 시드층이 그 아래에 있는 시드층과 접촉하는지의 여부는 에피택시 영역들(36 및 46)이 얼마나 오래 성장되는지와 같이 프로세스에 의존한다는 점을 유념한다.
본 개시의 실시예들은 일부 바람직한 특징들을 갖는다. 트렌치의 바닥부에 반도체 시드층을 형성하고 선택적 에피택시를 수행함으로써, 트렌치가 상향식으로 충전된다. 트렌치의 바닥부가 부분적으로 충전되었을 때, 트렌치의 애스펙트비가 감소되고, 남아있는 트렌치는 보이드들을 생성하지 않고 충전될 수 있다.
본 개시의 일부 실시예들에 따르면, 방법은, 트렌치를 형성하기 위해 격리 영역들 사이의 반도체 재료의 일부분을 에칭하는 단계, 트렌치의 바닥면 및 측벽들 상에서 연장되는 제 1 반도체 시드층을 형성하는 단계, 제 1 반도체 시드층의 최상면이 격리 영역들의 최상면들보다 낮아질 때까지 제 1 반도체 시드층을 에칭백(etching-back)하는 단계, 제 1 반도체 시드층으로부터 제 1 반도체 영역을 성장시키기 위해 제 1 선택적 에피택시를 수행하는 단계, 및 트렌치를 충전하기 위해 제 1 반도체 영역 위에 추가 반도체 영역을 형성하는 단계를 포함한다. 실시예에서, 제 1 반도체 시드층을 에칭백하는 단계는, 제 1 반도체 시드층 위에 보호층을 형성하는 단계; 보호층을 에칭백하는 단계로서, 제 1 반도체 시드층을 에칭백하는 단계는 보호층을 에칭 마스크로서 사용하여 수행되는 것인, 보호층을 에칭백하는 단계; 및 제 1 반도체 시드층이 성장되기 전에, 보호층을 제거하는 단계를 포함한다. 실시예에서, 보호층을 형성하는 단계는 포토 레지스트를 디스펜싱하는 단계를 포함한다. 실시예에서, 제 1 반도체 시드층은 서로 근접한 두께들을 갖는 수평 부분들 및 수직 부분들을 포함한다. 실시예에서, 제 1 반도체 시드층이 에칭백된 후, 제 1 반도체 시드층은 베이슨 형태를 갖는다. 실시예에서, 제 1 반도체 시드층을 형성하는 단계는 비선택적이고, 제 1 반도체 시드층은 격리 영역들의 표면들 및 반도체 재료의 최상면 둘 다로부터 성장된다. 실시예에서, 제 1 반도체 시드층을 형성하는 단계는 실리콘층 - 실리콘층에는 게르마늄이 없음 - 을 성장시키는 단계를 포함한다. 실시예에서, 제 1 반도체 시드층을 형성하는 단계는 실리콘 게르마늄층을 성장시키는 단계를 포함한다. 실시예에서, 방법은, 제 1 반도체 영역 위에 제 2 반도체 시드층을 형성하는 단계로서, 제 2 반도체 시드층은 격리 영역들의 최상면들 상의 제 1 부분, 및 트렌치 내로 연장되는 제 2 부분을 포함하는 것인, 제 2 반도체 시드층을 형성하는 단계; 제 1 반도체 시드층을 에칭백하는 단계; 및 제 1 반도체 시드층으로부터 제 2 반도체 영역을 성장시키기 위해 제 2 선택적 에피택시를 수행하는 단계로서, 추가 반도체 영역은 제 2 반도체 영역 위에 형성되는 것인, 제 2 선택적 에피택시를 수행하는 단계를 더 포함한다.
본 개시의 일부 실시예들에 따르면, 방법은, 반도체 기판 내로 연장되는 격리 영역들을 형성하는 단계; 트렌치를 형성하기 위해 격리 영역들 사이의 반도체 기판의 일부분을 에칭하는 단계; 및 복수의 루프들을 수행하는 단계를 포함하고, 복수의 루프들 각각은, 트렌치 내의 제 1 부분, 및 트렌치 외측에 있는 제 2 부분을 포함하는 반도체 시드층을 성장시키는 단계; 트렌치 내에 보호층을 충전하는 단계; 보호층이 격리 영역들의 최상면들보다 낮은 최상면을 갖도록 보호층을 에칭백하는 단계; 반도체 시드층의 부분들을 에칭하는 단계; 보호층을 제거하는 단계; 및 반도체 시드층으로부터 에피택시 영역을 성장시키는 단계를 포함한다. 실시예에서, 반도체 시드층은 원자 층 증착을 사용하여 형성된다. 실시예에서, 반도체 시드층은 화학적 기상 증착을 사용하여 형성된다. 실시예에서, 방법은, 트렌치를 완전히 충전하기 위해 추가 반도체 영역을 성장시키는 단계; 추가 반도체 영역 상에 평탄화를 수행하는 단계; 및 추가 반도체 영역의 최상부가 반도체 핀을 형성하도록 격리 영역들을 리세싱하는 단계를 더 포함한다. 실시예에서, 반도체 시드층을 성장시키는 단계는 실리콘층을 성장시키는 단계를 포함한다. 실시예에서, 반도체 시드층을 성장시키는 단계는 실리콘 게르마늄층을 성장시키는 단계를 포함한다.
본 개시의 일부 실시예들에 따르면, 디바이스는, 반도체 기판; 반도체 기판 내로 연장되는 격리 영역들; 격리 영역들 사이의 제 1 반도체 시드층으로서, 제 1 반도체 시드층은, 반도체 기판의 일부분의 최상면 상의 제 1 부분; 및 격리 영역들의 측벽들 상의 제 2 부분 및 제 3 부분 - 제 2 부분 및 제 3 부분의 최상면은 격리 영역들의 최상면들보다 낮음 - 을 포함하는 것인, 제 1 반도체 시드층; 및 제 1 반도체 시드층의 제 2 부분과 제 3 부분 사이의 제 1 반도체 영역으로서, 제 1 반도체 시드층 및 제 1 반도체 영역은 상이한 조성들을 갖는 것인, 제 1 반도체 영역을 포함한다. 실시예에서, 디바이스는, 격리 영역들 사이의 제 2 반도체 영역 - 제 2 반도체 영역은 제 1 반도체 영역 위에 있음 - 을 더 포함하고, 제 1 반도체 영역 및 제 2 반도체 영역은 상이한 조성들을 갖는다. 실시예에서, 제 2 반도체 영역의 일부분은 반도체 핀을 형성하기 위해 격리 영역들의 최상면들보다 높고, 디바이스는 반도체 핀 상의 게이트 스택을 더 포함한다. 실시예에서, 제 1 반도체 시드층은 실리콘을 포함하고, 내부에 게르마늄이 없다. 실시예에서, 제 1 반도체 시드층은 실리콘 게르마늄을 포함한다.
본 개시의 일부 실시예들에 따르면, 방법은, 반도체 기판 내로 연장되는 격리 영역들을 형성하는 단계; 트렌치를 형성하기 위해 격리 영역들 사이의 반도체 기판의 일부분을 에칭하는 단계; 트렌치 내로 연장되는 제 1 부분, 및 트렌치 외측에 있는 제 2 부분을 포함하는 반도체 시드층을 형성하는 단계; 트렌치를 보호층으로 충전하는 단계로서, 보호층은 반도체 시드층의 바닥부 상에 있는 것인, 트렌치를 보호층으로 충전하는 단계; 반도체 시드층 및 보호층을 에칭백하는 단계로서, 반도체 시드층 및 보호층의 남아있는 부분들의 최상면들은 격리 영역의 최상면들보다 낮은 것인, 반도체 시드층 및 보호층을 에칭백하는 단계; 및 보호층을 제거하는 단계를 포함한다. 실시예에서, 반도체 시드층은 보호층이 에칭된 후 에칭되고, 반도체 시드층은 보호층의 남아있는 부분을 에칭 마스크로서 사용하여 에칭된다. 실시예에서, 반도체 시드층 및 보호층은 공통 프로세스에서 에칭된다. 실시예에서, 방법은 제거된 보호층에 의해 남겨진 공간 내에 반도체 영역을 선택적으로 성장시키는 단계를 더 포함한다. 실시예에서, 반도체 시드층 및 반도체 영역은 상이한 반도체 재료들로 형성된다.
본 개시의 일부 실시예들에 따르면, 디바이스는, 반도체 기판; 반도체 기판 내로 연장되는 격리 영역들; 및 격리 영역들 사이의 복수의 반도체 영역들로서, 복수의 반도체 영역들 중 상부의 반도체 영역은 복수의 반도체 영역들 중 개별적인 저부의 반도체 영역과 오버랩되는 것인, 복수의 반도체 영역들을 포함하고, 복수의 반도체 영역들 각각은, 시드 층; 및 시드층의 바닥부 위의 에피택시 반도체 영역으로서, 시드층 및 에피택시 반도체 영역은 상이한 반도체 재료들로 형성되는 것인, 에피택시 반도체 영역을 포함한다. 실시예에서, 시드층은, 바닥부; 및 시드층의 바닥부 위에 있고 시드층의 바닥부의 서로 반대측에 있는 단부들에 연결되는 측벽부들을 포함하고, 에피택시 반도체 영역은 시드층의 측벽부들 사이에 있다. 실시예에서, 시드층은 실리콘으로 형성되고, 에피택시 반도체 영역은 실리콘 게르마늄으로 형성된다.
본 개시의 일부 실시예들에 따르면, 디바이스는, 반도체 기판; 반도체 기판 내로 연장되는 격리 영역들; 격리 영역들의 서로 반대측에 있는 부분들 사이의 반도체 영역으로서, 반도체 영역은 바닥부; 및 격리 영역들의 측벽들과 접촉하는 측벽부들 - 바닥부 및 측벽부들이 베이슨을 형성함 - 을 포함하는 것인, 반도체 영역; 및 베이슨 내의 에피택시 반도체 영역으로서, 에피택시 반도체 영역 및 시드층은 상이한 반도체 재료들로 형성되는 것인, 에피택시 반도체 영역을 포함한다. 실시예에서, 디바이스는 반도체 영역 위의 추가 반도체 영역을 더 포함하고, 추가 반도체 영역은 격리 영역들의 서로 반대측에 있는 부분들 사이의 저부; 및 격리 영역들의 최상면들보다 높이 돌출되는 상부를 포함한다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
트렌치를 형성하기 위해 격리 영역들 사이의 반도체 재료의 일부분을 에칭하는 단계;
상기 트렌치의 바닥면 및 측벽들 상에서 연장되는 제 1 반도체 시드층을 형성하는 단계;
상기 제 1 반도체 시드층의 최상면이 상기 격리 영역들의 최상면들보다 낮아질 때까지 상기 제 1 반도체 시드층을 에칭백(etching-back)하는 단계;
상기 제 1 반도체 시드층으로부터 제 1 반도체 영역을 성장시키기 위해 제 1 선택적 에피택시를 수행하는 단계; 및
상기 트렌치를 충전하기 위해 상기 제 1 반도체 영역 위에 추가 반도체 영역을 형성하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서, 상기 제 1 반도체 시드층을 에칭백하는 단계는,
상기 제 1 반도체 시드층 위에 보호층을 형성하는 단계;
상기 보호층을 에칭백하는 단계로서, 상기 제 1 반도체 시드층을 에칭백하는 단계는 상기 보호층을 에칭 마스크로서 사용하여 수행되는 것인, 상기 보호층을 에칭백하는 단계; 및
상기 제 1 반도체 시드층이 성장되기 전에, 상기 보호층을 제거하는 단계
를 포함하는 것인, 방법.
실시예 3. 실시예 2에 있어서, 상기 보호층을 형성하는 단계는 포토 레지스트를 디스펜싱(dispensing)하는 단계를 포함하는 것인, 방법.
실시예 4. 실시예 1에 있어서, 상기 제 1 반도체 시드층은 서로 근접한 두께들을 갖는 수평 부분들 및 수직 부분들을 포함하는 것인, 방법.
실시예 5. 실시예 1에 있어서, 상기 제 1 반도체 시드층이 에칭백된 후, 상기 제 1 반도체 시드층은 베이슨(basin) 형태를 갖는 것인, 방법.
실시예 6. 실시예 1에 있어서, 상기 제 1 반도체 시드층을 형성하는 단계는 비선택적이고, 상기 제 1 반도체 시드층은 상기 격리 영역들의 표면들 및 상기 반도체 재료의 최상면 둘 다로부터 성장되는 것인, 방법.
실시예 7. 실시예 1에 있어서, 상기 제 1 반도체 시드층을 형성하는 단계는 실리콘층 - 상기 실리콘층에는 게르마늄이 없음 - 을 성장시키는 단계를 포함하는 것인, 방법.
실시예 8. 실시예 1에 있어서, 상기 제 1 반도체 시드층을 형성하는 단계는 실리콘 게르마늄층을 성장시키는 단계를 포함하는 것인, 방법.
실시예 9. 실시예 1에 있어서,
상기 제 1 반도체 영역 위에 제 2 반도체 시드층을 형성하는 단계로서, 상기 제 2 반도체 시드층은 상기 격리 영역들의 최상면들 상의 제 1 부분, 및 상기 트렌치 내로 연장되는 제 2 부분을 포함하는 것인, 상기 제 2 반도체 시드층을 형성하는 단계;
상기 제 2 반도체 시드층을 에칭백하는 단계; 및
상기 제 2 반도체 시드층으로부터 제 2 반도체 영역을 성장시키기 위해 제 2 선택적 에피택시를 수행하는 단계로서, 상기 추가 반도체 영역은 상기 제 2 반도체 영역 위에 형성되는 것인, 상기 제 2 선택적 에피택시를 수행하는 단계
를 더 포함하는, 방법.
실시예 10. 방법에 있어서,
반도체 기판의 표면에 인접한 격리 영역들을 형성하는 단계;
트렌치를 형성하기 위해 상기 격리 영역들 사이의 상기 반도체 기판의 일부분을 에칭하는 단계; 및
복수의 루프들을 수행하는 단계
를 포함하고, 상기 복수의 루프들 각각은,
상기 트렌치 내의 제 1 부분, 및 상기 트렌치 외측에 있는 제 2 부분을 포함하는 반도체 시드층을 성장시키는 단계;
상기 트렌치 내에 보호층을 충전하는 단계;
상기 보호층이 상기 격리 영역들의 최상면들보다 낮은 최상면을 갖도록 상기 보호층을 에칭백하는 단계;
상기 반도체 시드층의 부분들을 에칭하는 단계;
상기 보호층을 제거하는 단계; 및
상기 반도체 시드층으로부터 에피택시 영역을 성장시키는 단계
를 포함하는 것인, 방법.
실시예 11. 실시예 10에 있어서, 상기 반도체 시드층은 원자 층 증착을 사용하여 형성되는 것인, 방법.
실시예 12. 실시예 10에 있어서, 상기 반도체 시드층은 화학적 기상 증착을 사용하여 형성되는 것인, 방법.
실시예 13. 실시예 10에 있어서,
반도체 핀을 형성하기 위해 상기 격리 영역들을 리세싱하는 단계를 더 포함하고, 상기 반도체 핀은 상기 반도체 시드층 중 하나 및 상기 에피택시 영역들 중 하나의 적어도 일부를 포함하는 것인, 방법.
실시예 14. 실시예 10에 있어서, 상기 제 1 반도체 시드층을 성장시키는 단계는 실리콘층을 성장시키는 단계를 포함하는 것인, 방법.
실시예 15. 실시예 10에 있어서, 상기 제 1 반도체 시드층을 성장시키는 단계는 실리콘 게르마늄층을 성장시키는 단계를 포함하는 것인, 방법.
실시예 16. 디바이스에 있어서,
반도체 기판;
상기 반도체 기판의 표면에 인접한 격리 영역들;
상기 격리 영역들 사이의 제 1 반도체 시드층으로서, 상기 제 1 반도체 시드층은,
상기 반도체 기판의 일부분의 최상면 상의 제 1 부분; 및
상기 격리 영역들의 측벽들 상의 제 2 부분 및 제 3 부분 - 상기 제 2 부분 및 상기 제 3 부분의 최상면은 상기 격리 영역들의 최상면들보다 낮음 - 을 포함하는 것인, 상기 제 1 반도체 시드층; 및
상기 제 1 반도체 시드층의 상기 제 2 부분과 상기 제 3 부분 사이의 제 1 반도체 영역으로서, 상기 제 1 반도체 시드층 및 상기 제 1 반도체 영역은 상이한 조성(composition)들을 갖는 것인, 상기 제 1 반도체 영역
을 포함하는, 디바이스.
실시예 17. 실시예 16에 있어서,
상기 제 1 반도체 영역 위의 제 2 시드층; 및
상기 제 2 시드층 위에 있고 상기 제 2 시드층과 접촉하는 제 2 반도체 영역 - 상기 제 2 반도체 영역은 상기 제 1 반도체 영역 위에 있음 -
을 더 포함하는, 디바이스.
실시예 18. 실시예 17에 있어서, 상기 제 2 시드층의 일부분 및 상기 제 2 반도체 영역의 일부분은 반도체 핀을 형성하기 위해 상기 격리 영역들의 최상면들보다 높은 것인 상기 디바이스로서, 상기 반도체 핀 상의 게이트 스택을 더 포함하는, 디바이스.
실시예 19. 실시예 16에 있어서, 상기 제 1 반도체 시드층은 실리콘을 포함하고, 내부에 게르마늄이 없는 것인, 디바이스.
실시예 20. 실시예 16에 있어서, 상기 제 1 반도체 시드층은 실리콘 게르마늄을 포함하는 것인, 디바이스.

Claims (10)

  1. 방법에 있어서,
    트렌치를 형성하기 위해 격리 영역들 사이의 반도체 재료의 일부분을 에칭하는 단계;
    상기 트렌치의 바닥면 및 측벽들 상에서 연장되는 제 1 반도체 시드층을 형성하는 단계;
    상기 제 1 반도체 시드층의 최상면이 상기 격리 영역들의 최상면들보다 낮아질 때까지 상기 제 1 반도체 시드층을 에칭백(etching-back)하는 단계;
    상기 제 1 반도체 시드층으로부터 제 1 반도체 영역을 성장시키기 위해 제 1 선택적 에피택시를 수행하는 단계; 및
    상기 트렌치를 충전하기 위해 상기 제 1 반도체 영역 위에 추가 반도체 영역을 형성하는 단계
    를 포함하는, 방법.
  2. 제 1 항에 있어서, 상기 제 1 반도체 시드층을 에칭백하는 단계는,
    상기 제 1 반도체 시드층 위에 보호층을 형성하는 단계;
    상기 보호층을 에칭백하는 단계로서, 상기 제 1 반도체 시드층을 에칭백하는 단계는 상기 보호층을 에칭 마스크로서 사용하여 수행되는 것인, 상기 보호층을 에칭백하는 단계; 및
    상기 제 1 반도체 시드층이 성장되기 전에, 상기 보호층을 제거하는 단계
    를 포함하는 것인, 방법.
  3. 제 1 항에 있어서, 상기 제 1 반도체 시드층은 서로 근접한 두께들을 갖는 수평 부분들 및 수직 부분들을 포함하는 것인, 방법.
  4. 제 1 항에 있어서, 상기 제 1 반도체 시드층이 에칭백된 후, 상기 제 1 반도체 시드층은 베이슨(basin) 형태를 갖는 것인, 방법.
  5. 제 1 항에 있어서, 상기 제 1 반도체 시드층을 형성하는 단계는 비선택적이고, 상기 제 1 반도체 시드층은 상기 격리 영역들의 표면들 및 상기 반도체 재료의 최상면 둘 다로부터 성장되는 것인, 방법.
  6. 제 1 항에 있어서,
    상기 제 1 반도체 영역 위에 제 2 반도체 시드층을 형성하는 단계로서, 상기 제 2 반도체 시드층은 상기 격리 영역들의 최상면들 상의 제 1 부분, 및 상기 트렌치 내로 연장되는 제 2 부분을 포함하는 것인, 상기 제 2 반도체 시드층을 형성하는 단계;
    상기 제 2 반도체 시드층을 에칭백하는 단계; 및
    상기 제 2 반도체 시드층으로부터 제 2 반도체 영역을 성장시키기 위해 제 2 선택적 에피택시를 수행하는 단계로서, 상기 추가 반도체 영역은 상기 제 2 반도체 영역 위에 형성되는 것인, 상기 제 2 선택적 에피택시를 수행하는 단계
    를 더 포함하는, 방법.
  7. 방법에 있어서,
    반도체 기판의 표면에 인접한 격리 영역들을 형성하는 단계;
    트렌치를 형성하기 위해 상기 격리 영역들 사이의 상기 반도체 기판의 일부분을 에칭하는 단계; 및
    복수의 루프들을 수행하는 단계
    를 포함하고, 상기 복수의 루프들 각각은,
    상기 트렌치 내의 제 1 부분, 및 상기 트렌치 외측에 있는 제 2 부분을 포함하는 반도체 시드층을 성장시키는 단계;
    상기 트렌치 내에 보호층을 충전하는 단계;
    상기 보호층이 상기 격리 영역들의 최상면들보다 낮은 최상면을 갖도록 상기 보호층을 에칭백하는 단계;
    상기 반도체 시드층의 부분들을 에칭하는 단계;
    상기 보호층을 제거하는 단계; 및
    상기 반도체 시드층으로부터 에피택시 영역을 성장시키는 단계
    를 포함하는 것인, 방법.
  8. 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판의 표면에 인접한 격리 영역들;
    상기 격리 영역들 사이의 제 1 반도체 시드층으로서, 상기 제 1 반도체 시드층은,
    상기 반도체 기판의 일부분의 최상면 상의 제 1 부분; 및
    상기 격리 영역들의 측벽들 상의 제 2 부분 및 제 3 부분 - 상기 제 2 부분 및 상기 제 3 부분의 최상면은 상기 격리 영역들의 최상면들보다 낮음 - 을 포함하는 것인, 상기 제 1 반도체 시드층; 및
    상기 제 1 반도체 시드층의 상기 제 2 부분과 상기 제 3 부분 사이의 제 1 반도체 영역으로서, 상기 제 1 반도체 시드층 및 상기 제 1 반도체 영역은 상이한 조성(composition)들을 갖는 것인, 상기 제 1 반도체 영역
    을 포함하는, 디바이스.
  9. 제 8 항에 있어서,
    상기 제 1 반도체 영역 위의 제 2 시드층; 및
    상기 제 2 시드층 위에 있고 상기 제 2 시드층과 접촉하는 제 2 반도체 영역 - 상기 제 2 반도체 영역은 상기 제 1 반도체 영역 위에 있음 -
    을 더 포함하는, 디바이스.
  10. 제 9 항에 있어서, 상기 제 2 시드층의 일부분 및 상기 제 2 반도체 영역의 일부분은 반도체 핀을 형성하기 위해 상기 격리 영역들의 최상면들보다 높은 것인 상기 디바이스로서, 상기 반도체 핀 상의 게이트 스택을 더 포함하는, 디바이스.
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