DE102018105996A1 - Selektives aufwachsen von schichten zur spaltfüllung von unten nach oben - Google Patents

Selektives aufwachsen von schichten zur spaltfüllung von unten nach oben Download PDF

Info

Publication number
DE102018105996A1
DE102018105996A1 DE102018105996.5A DE102018105996A DE102018105996A1 DE 102018105996 A1 DE102018105996 A1 DE 102018105996A1 DE 102018105996 A DE102018105996 A DE 102018105996A DE 102018105996 A1 DE102018105996 A1 DE 102018105996A1
Authority
DE
Germany
Prior art keywords
semiconductor
seed layer
layer
semiconductor seed
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102018105996.5A
Other languages
English (en)
Other versions
DE102018105996B4 (de
Inventor
Yu-Lien Huang
De-Wei YU
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102018105996A1 publication Critical patent/DE102018105996A1/de
Application granted granted Critical
Publication of DE102018105996B4 publication Critical patent/DE102018105996B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02645—Seed materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

Ein Verfahren weist die folgenden Schritte auf: Ätzen eines Teils eines Halbleitermaterials zwischen Trennbereichen, um einen Graben zu erzeugen; Herstellen einer Halbleiter-Seed-Schicht, die auf einer Unterseite und Seitenwänden des Grabens verläuft; Rückätzen der Halbleiter-Seed-Schicht, bis eine Oberseite der Halbleiter-Seed-Schicht niedriger als Oberseiten der Trennbereiche ist; Durchführen einer selektiven Epitaxie, um einen Halbleiterbereich von der ersten Halbleiter-Seed-Schicht aufzuwachsen; und Herstellen eines weiteren Halbleiterbereichs über dem Halbleiterbereich, um den Graben zu füllen.

Description

  • Prioritätsanspruch und Querverweis
  • Diese Anmeldung beansprucht die Priorität der am 30. August 2017 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/552.005 und dem Titel „Selective Film Growth for Bottom-Up Gap Filling“ („Selektives Aufwachsen von Schichten zur Spaltfüllung von unten nach oben“), die durch Bezugnahme aufgenommen ist.
  • Hintergrund
  • Die Herstellung von Feldeffekttransistoren umfasst das Herstellen von Aussparungen und das anschließende Füllen der Aussparungen mit einem Halbleitermaterial, um Halbleiterfinnen herzustellen. Zum Beispiel können Aussparungen zwischen flachen Grabenisolationsbereichen hergestellt werden, und in den Aussparungen wird Siliziumgermanium aufgewachsen. Mit der zunehmenden Verkleinerung von integrierten Schaltkreisen wird das Seitenverhältnis der Aussparungen immer größer. Dadurch wird das Füllen der Aussparungen schwieriger, und es können Hohlräume und Nähte in dem Halbleitermaterial entstehen, das in die Aussparungen gefüllt wird.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1 bis 23A zeigen Schnittansichten von Zwischenstufen bei der Herstellung einer Halbleiterfinne und eines Finnen-Feldeffekttransistors (FinFET) gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • Die 23B, 23C, 23D, 24A und 24B zeigen Schnittansichten von FinFETs gemäß einigen Ausführungsformen.
    • 25 zeigt einen Prozessablauf zur Spaltfüllung und zur Herstellung eines FinFET gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Es werden ein Verfahren zur Spaltfüllung von unten nach oben und Finnen-Feldeffekttransistoren (FinFETs), die auf Grund des Halbleitermaterials, das die Spalte füllt, hergestellt werden, gemäß verschiedenen beispielhaften Ausführungsformen zur Verfügung gestellt. Es werden die Zwischenstufen der Spaltfüllung und der Herstellung der FinFETs gemäß einigen Ausführungsformen erläutert. Außerdem werden einige Abwandlungen einiger Ausführungsformen erörtert. In allen Darstellungen und erläuternden Ausführungsformen werden ähnliche Bezugssymbole zum Bezeichnen von ähnlichen Elementen verwendet. Bei den erläuternden Ausführungsformen werden zwar Germanium und Silizium als Beispiele zum Erläutern des Prinzips der vorliegenden Erfindung verwendet, aber es ist klar, dass auch andere Halbleitermaterialien, wie etwa Silizium-Kohlenstoff, III-V-Verbindungshalbleiter oder dergleichen, verwendet werden können.
  • Die 1 bis 23A zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines FinFET gemäß einigen Ausführungsformen der vorliegenden Erfindung. Die in den 1 bis 23A gezeigten Schritte sind auch in dem Prozessablauf, der in 25 gezeigt ist, schematisch wiedergegeben.
  • 1 zeigt eine Schnittansicht eines Substrats 20, das ein Teil eines Halbleiterwafers ist. Das Substrat 20 kann ein Halbleitersubstrat, wie etwa ein Siliziumsubstrat, ein Silizium-Kohlenstoff-Substrat, ein Silizium-auf-Isolator-Substrat oder ein Substrat sein, das aus anderen Halbleitermaterialien besteht. Das Substrat 20 kann auch andere Halbleitermaterialien aufweisen, wie etwa Siliziumgermanium oder III-V-Verbindungshalbleitermaterialien. Das Substrat 20 kann mit einem p- oder einem n-Dotierungsstoff leicht dotiert sein.
  • 2 zeigt die Herstellung von Gräben 24. Bei einigen Ausführungsformen der vorliegenden Erfindung werden über dem Substrat 20 eine Pad-Oxidschicht und eine Hartmaskenschicht (nicht dargestellt) hergestellt, die anschließend strukturiert werden. Bei einigen Ausführungsformen der vorliegenden Erfindung besteht das Pad-Oxid aus Siliziumoxid, das sich durch Oxidieren eines Oberseitenteils des Halbleitersubstrats 20 bilden kann. Die Hartmaske kann aus Siliziumnitrid, Siliziumoxidnitrid, Kohlenstoffnitrid oder dergleichen bestehen. Die strukturierte Hartmasken- und Pad-Oxidschicht werden als eine Ätzmaske zum Ätzen des Substrats 20 verwendet, sodass die Gräben 24 entstehen.
  • Die Gräben 24 reichen in das Halbleitersubstrat 20 hinein und haben zueinander parallele Längsrichtungen. Es sind zwar zwei Gräben 24 dargestellt, aber es können mehrere Gräben, wie etwa 5, 10 oder mehr Gräben, hergestellt werden, die zueinander parallel sind. Die Gräben 24 haben die gleiche Länge und den gleichen Abstand. Das Halbleitersubstrat 20 hat verbliebene Teile zwischen benachbarten Gräben 24, und die verbliebenen Teile werden nachstehend als Substratteile 20' bezeichnet. Der Einfachheit halber ist zwar nur ein Substratteil 20' dargestellt, aber es kann mehrere Substratteile 20' geben, die einen einheitlichen Abstand und eine einheitliche Breite haben können. Bei einigen Ausführungsformen der vorliegenden Erfindung liegt eine Höhe H1 des Substratteils 20' in dem Bereich von etwa 30 nm bis etwa 120 nm. Eine Breite W1 des Substratteils 20' liegt in dem Bereich von etwa 5 nm bis etwa 20 nm. Es ist klar, dass die in der gesamten Beschreibung angegebenen Werte Beispiele sind und dass auch andere Werte verwendet werden können, ohne von dem Grundgedanken der vorliegenden Erfindung abzuweichen.
  • Wie in 3 gezeigt ist, werden dann Trennbereiche 26, die alternativ als STI-Bereiche 26 (STI: flache Grabenisolation) bezeichnet werden, in den Gräben 24 hergestellt (2). Der entsprechende Schritt ist als Schritt 202 in dem Prozessablauf 200 angegeben, der in 25 gezeigt ist. Die Herstellung der STI-Bereiche 26 kann die folgenden Schritte umfassen: Herstellen einer dielektrischen Deckschicht (nicht einzeln dargestellt) in Gräben 24, wobei die dielektrische Deckschicht auf den freigelegten Oberflächen des Halbleitersubstrats 20 hergestellt wird; und Füllen von übrigen Gräben 24 mit einem oder mehreren dielektrischen Materialien. Die dielektrische Deckschicht kann eine Siliziumoxidschicht sein, die durch thermische Oxidation hergestellt wird, sodass eine Oberflächenschicht des Halbleitersubstrats 20 zu Siliziumoxid oxidiert wird. Die übrigen Gräben 24 können durch fließfähige chemische Aufdampfung (FCVD), Schleuderbeschichtung oder dergleichen gefüllt werden. Dann wird ein Planarisierungsschritt, wie etwa eine chemisch-mechanische Polierung (CMP) oder ein mechanischer Schleifprozess, durchgeführt, um die Oberseite des eingefüllten dielektrischen Materials auf gleiche Höhe mit der Oberseite der Hartmaske (nicht dargestellt) zu bringen. Nach der CMP wird die Hartmaske entfernt. Alternativ endet die Polierung an den Oberseiten der STI-Bereiche 26. In einer Draufsicht der Struktur, die in 3 gezeigt ist, kann jeder Substratteil 20' ein länglicher Streifen (der eine einheitliche Breite hat) sein, der von jeweiligen STI-Bereichen 26 umschlossen ist, oder er kann ein Streifen sein, dessen gegenüberliegende Enden mit massiven Teilen des Halbleitersubstrats 20 verbunden sind.
  • Anschließend kann ein Glühprozess durchgeführt werden. Bei einigen beispielhaften Ausführungsformen der vorliegenden Erfindung wird die Glühung in einer sauerstoffhaltigen Umgebung durchgeführt. Die Glühtemperatur kann höher als etwa 200 °C sein und kann zum Beispiel etwa 200 °C bis etwa 700 °C betragen. Während der Glühung wird ein sauerstoffhaltiges Prozessgas in die Prozesskammer eingeleitet, in der der Wafer platziert ist. Das sauerstoffhaltige Prozessgas kann Sauerstoff (O2), Ozon (O3) oder Kombinationen davon umfassen. Es kann auch Dampf (H2O) verwendet werden. Der Dampf kann ohne Sauerstoff (02) oder Ozon verwendet werden oder kann in Kombination mit Sauerstoff (02) und/oder Ozon verwendet werden.
  • In 4 wird der Substratteil 20' ausgespart, sodass ein Graben 28 zwischen benachbarten STI-Bereichen 26 entsteht. Der entsprechende Schritt ist als Schritt 204 in dem Prozessablauf 200 angegeben, der in 25 gezeigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung erfolgt die Ätzung durch Trockenätzung. Das Ätzgas kann ein Gemisch aus HBr, Cl2 und O2 sein oder kann ein fluorhaltiges Gas sein, wie etwa CF2, C2F6, CF4, NF3, SF6 oder dergleichen. Die Ätzung kann auch durch Nassätzung erfolgen, und das Ätzmittel kann KOH, Tetramethylammoniumhydroxid (TMAH), HF/HNO3/H2O (ein Gemisch), CH3COOH, NH4OH, H2O2 oder Isopropanol (IPA) sein. Bei einigen Ausführungsformen der vorliegenden Erfindung ist die Unterseite des Grabens 28 höher als die Unterseiten der STI-Bereiche 26. Bei alternativen Ausführungsformen der vorliegenden Erfindung ist die Unterseite des Grabens 28 im Wesentlichen auf gleicher Höhe mit den Unterseiten der STI-Bereiche 26. Eine Höhe H2 des Grabens 28 kann in dem Bereich von etwa 20 nm bis etwa 100 nm liegen. Eine Breite W2 des Grabens 28 kann in dem Bereich von etwa 5 nm bis etwa 20 nm liegen. Das Seitenverhältnis des Grabens 28 ist größer als etwa 4 und kann in dem Bereich von etwa 4 bis etwa 20 liegen.
  • Es kann eine Wannen-Implantation durchgeführt werden, um einen n-Dotierungsstoff oder einen p-Dotierungsstoff in das Substrat 20 zu implantieren, sodass ein Wannenbereich entsteht, der bis zu einer Ebene unterhalb der Unterseiten der STI-Bereiche 26 reicht. Der Leitfähigkeitstyp des bei der Wannen-Implantation eingebrachten Dotanden ist dem Leitfähigkeitstyp des später hergestellten FinFET entgegengesetzt. Wenn zum Beispiel ein p-FinFET (mit p-Source-/Drain-Bereichen) hergestellt werden soll, umfasst die Wannen-Implantation das Implantieren eines n-Dotierungsstoffs, wie etwa Phosphor oder Arsen. Wenn ein n-FinFET (mit n-Source-/Drain-Bereichen) hergestellt werden soll, umfasst die Wannen-Implantation das Implantieren eines p-Dotierungsstoffs, wie etwa Bor oder Indium. Nach der Wannen-Implantation kann eine weitere Glühung durchgeführt werden.
  • In 5 wird eine Halbleiter-Seed-Schicht 30 durch Epitaxie abgeschieden. Der entsprechende Schritt ist als Schritt 206 in dem Prozessablauf 200 angegeben, der in 25 gezeigt ist. Die Temperatur für die Abscheidung wird so gewählt, dass zumindest der Teil der Seed-Schicht, der direkt auf der freigelegten Oberfläche des Substratteils 20' abgeschieden wird, durch Epitaxie aufgewachsen wird. Bei einigen Ausführungsformen der vorliegenden Erfindung liegt die Temperatur der Abscheidung in dem Bereich von etwa 350 °C bis etwa 700 °C.
  • Die Abscheidung der Halbleiter-Seed-Schicht 30 ist nichtselektiv, und daher wird die Halbleiter-Seed-Schicht 30 sowohl auf der freigelegten Oberseite des übrigen Substratteils 20' als auch auf den Seitenwänden und den Oberseiten der STI-Bereiche 26 abgeschieden. Die Halbleiter-Seed-Schicht 30 wird als eine konforme Schicht mit einem konformen Abscheidungsverfahren hergestellt, wie etwa Atomlagenabscheidung (ALD) oder chemische Aufdampfung (CVD). Eine Dicke T1 der horizontalen Teile und eine Dicke T2 der vertikalen Teile der Halbleiter-Seed-Schicht 30 können zum Beispiel eine Differenz haben, die kleiner als etwa 20 % oder kleiner als etwa 10 % jeder der Dicken T1 und T2 sein.
  • Der Vorläufer zum Herstellen der Halbleiter-Seed-Schicht 30 kann ein siliziumhaltiger Vorläufer, wie etwa SiH4, Si2H6, Si2Cl6, Si2H4Cl2, ein Gemisch daraus oder dergleichen sein, wenn die Seed-Schicht 30 Silizium aufweist. Der Vorläufer kann ein germaniumhaltiger Vorläufer, wie etwa GeH4, Ge2H6, ein Gemisch daraus oder dergleichen, sein, wenn die Seed-Schicht 30 Germanium aufweist. Wenn die Seed-Schicht 30 SiGe aufweist, kann der Vorläufer sowohl ein siliziumhaltiger Vorläufer (der vorstehend erörtert worden ist) als auch ein germaniumhaltiger Vorläufer (der vorstehend erörtert worden ist) sein. Der Druck des Prozessgases für die Abscheidung kann in dem Bereich von etwa 0,15 Torr bis etwa 30 Torr liegen. Bei einigen Ausführungsformen der vorliegenden Erfindung ist die Halbleiter-Seed-Schicht 30 eine Siliziumschicht, die frei von Germanium ist. Bei alternativen Ausführungsformen der vorliegenden Erfindung ist die Halbleiter-Seed-Schicht 30 eine SiGe-Schicht. Bei noch weiteren alternativen Ausführungsformen der vorliegenden Erfindung ist die Halbleiter-Seed-Schicht 30 eine Germaniumschicht, die frei von Silizium ist. Das Material der Halbleiter-Seed-Schicht 30 wird von dem gewünschten Material einer Halbleiterfinne 60 beeinflusst, die in 23A gezeigt ist. Der Germaniumgehalt in der Seed-Schicht 30 kann gleich dem Germaniumgehalt in der Halbleiterfinne 60 oder kleiner als dieser sein, und er kann gleich dem Germaniumgehalt in dem Substrat 20 oder größer als dieser sein. Die Halbleiter-Seed-Schicht 30 kann eine Dicke in dem Bereich von etwa 1 nm bis etwa 5 nm haben. Bei alternativen Ausführungsformen besteht die Seed-Schicht 30 aus einem anderen Halbleitermaterial, wie etwa Silizium-Kohlenstoff, einem III-V-Verbindungshalbleitermaterial oder dergleichen.
  • Nach der Abscheidung der Halbleiter-Seed-Schicht 30 wird eine Schutzschicht 32 (6) hergestellt, um den übrigen Teil des Grabens 28 zu füllen. Der entsprechende Schritt ist als Schritt 208 in dem Prozessablauf 200 angegeben, der in 25 gezeigt ist. Die resultierende Struktur ist in 6 gezeigt. Bei einigen Ausführungsformen der vorliegenden Erfindung besteht die Schutzschicht 32 aus einem Fotoresist. Bei alternativen Ausführungsformen besteht die Schutzschicht 32 aus einem anderen Material, das von dem Material der STI-Bereiche 26 verschieden ist. Zum Beispiel kann die Schutzschicht 32 aus einem anorganischen Material, wie etwa Aufschleuderglas, Siliziumnitrid oder Siliziumcarbid, bestehen, oder sie kann aus einem organischen Material (das ein Polymer sein kann), wie etwa Polyimid oder Polybenzoxazol (PBO), bestehen. Die Eigenschaften der Schutzschicht 32 sind von denen der STI-Bereiche 26 verschieden, sodass bei der späteren Ätzung der Halbleiter-Seed-Schicht 30 die STI-Bereiche 26 nicht beschädigt werden. Die Schutzschicht 32 kann eine im Wesentlichen planare Oberseite haben, die durch Schleuderbeschichtung erzeugt werden kann, wenn die Schutzschicht 32 aus einem Fotoresist, einem Polymer oder einem dielektrischen Aufschleudermaterial besteht. Bei einigen Ausführungsformen wird, wenn die Oberseite der Schutzschicht 32 nicht planar hergestellt ist, ein Planarisierungsschritt durchgeführt, wie etwa eine CMP oder ein mechanischer Schleifprozess. Die Planarisierung kann jederzeit beendet werden, bevor die Halbleiter-Seed-Schicht 30 freigelegt wird. Die Planarisierung kann auch durch Verwenden der Halbleiter-Seed-Schicht 30 oder der STI-Bereiche 26 als eine Ätzstoppschicht beendet werden. Die Oberseite der resultierenden Schutzschicht 32 kann daher höher als die, niedriger als die oder auf gleicher Höhe mit der Oberseite der STI-Bereiche 26 sein und kann höher als die, niedriger als die oder auf gleicher Höhe mit der Oberseite der Seed-Schicht 30 sein.
  • 7 zeigt die Rückätzung der Schutzschicht 32. Die Rückätzung ist durch Pfeile 34 dargestellt. Der entsprechende Schritt ist als Schritt 210 in dem Prozessablauf 200 angegeben, der in 25 gezeigt ist. Die Rückätzung kann eine Trockenätzung und/oder eine Nassätzung sein. Außerdem kann die Rückätzung isotrop oder anisotrop sein. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die Rückätzung mit einem Ätzmittel durchgeführt, das zwar die Schutzschicht 32 angreift, aber nicht die Halbleiter-Seed-Schicht 30 und die STI-Bereiche 26 angreift. Durch die Rückätzung der Schutzschicht 32 wird die verbliebene Schutzschicht 32 so ausgespart, dass sie einen unteren Teil des Grabens 28 einnimmt. Die Oberseite der verbliebenen Schutzschicht 32 kann im Wesentlichen planar oder geringfügig gekrümmt sein.
  • 8 zeigt die Rückätzung der Halbleiter-Seed-Schicht 30. Der entsprechende Schritt ist als Schritt 212 in dem Prozessablauf 200 angegeben, der in 25 gezeigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die Rückätzung der Halbleiter-Seed-Schicht 30 durch eine Nassätzung unter Verwendung einer Ammoniaklösung (HN4OH) durchgeführt, wenn die Seed-Schicht 30 Silizium aufweist. Bei alternativen Ausführungsformen der vorliegenden Erfindung erfolgt die Rückätzung durch eine Trockenätzung unter Verwendung eines fluorhaltigen Gases, wie etwa CF4, CHF3, CH2F2 oder dergleichen. Bei der Rückätzung werden auf Grund des Schutzes durch die Schutzschicht 32 die unteren Teile der Halbleiter-Seed-Schicht 30 zwischen der Schutzschicht 32 und den STI-Bereichen 26 nicht geätzt. Die oberen Teile der Halbleiter-Seed-Schicht 30 werden bei der Rückätzung entfernt, und die resultierende Struktur ist in 8 gezeigt.
  • Bei alternativen Ausführungsformen der vorliegenden Erfindung werden die Schutzschicht 32 und die Halbleiter-Seed-Schicht 30 in einem gemeinsamen Ätzschritt unter Verwendung desselben Ätzmittels geätzt, statt die Schutzschicht 32 und die Halbleiter-Seed-Schicht 30 in getrennten Schritten zu ätzen. Da die Halbleiter-Seed-Schicht 30 dünn ist, kann dadurch, dass die Ätzselektivität moderat gehalten wird (nicht zu hoch ist), die gleichzeitige Ätzung der Schutzschicht 32 und der Halbleiter-Seed-Schicht 30 erreicht werden. Die Ätzselektivität ist das Verhältnis der Ätzrate der Schutzschicht 32 zu der Ätzrate der Halbleiter-Seed-Schicht 30. In Abhängigkeit von den Materialien der Halbleiter-Seed-Schicht 30 und der Schutzschicht 32 kann zum Beispiel ein Gemisch aus zwei Ätzgasen verwendet werden, wobei das eine Ätzgas zum Ätzen der Halbleiter-Seed-Schicht 30 verwendet wird und das andere Ätzgas zum Ätzen der Schutzschicht 32 verwendet wird. Bei anderen Ausführungsformen wird nur ein Ätzgas oder eine Ätzlösung verwendet, das/die sowohl die Halbleiter-Seed-Schicht 30 als auch die Schutzschicht 32 angreift.
  • Nach dem Ätzen der oberen Teile der Halbleiter-Seed-Schicht 30 wird die Schutzschicht 32 zum Beispiel in einem isotropen Ätzprozess (Trocken- oder Nassätzung) in Abhängigkeit von dem Material der Schutzschicht 32 entfernt. Der entsprechende Schritt ist als Schritt 214 in dem Prozessablauf 200 angegeben, der in 25 gezeigt ist. Die resultierende Struktur ist in 9 gezeigt, in der die verbliebene Seed-Schicht 30 die Form eines Beckens hat, das einen unteren Teil und Seitenwandteile aufweist. Die Resthöhe H3 kann kleiner als (W2)/2 sein, um eine durch ein Ge-Wachstum hervorgerufene Seitenwandverschmelzung beim späteren Aufwachsen eines Halbleiterbereichs 36 von unten nach oben (der in 10 gezeigt ist) zu vermeiden. Die Resthöhe H3 der Halbleiter-Seed-Schicht 30 kann in dem Bereich von etwa 3 nm bis etwa 10 nm liegen. Eine Aussparungstiefe (H2 - H3) der Halbleiter-Seed-Schicht 30 kann größer als etwa 10 nm sein und kann in dem Bereich von etwa 10 nm bis etwa 107 nm liegen. Das Verhältnis H3/H2 kann in dem Bereich von etwa 2 bis etwa 33 liegen.
  • 10 zeigt die selektive Epitaxie des Halbleiterbereichs 36. Der entsprechende Schritt ist als Schritt 216 in dem Prozessablauf 200 angegeben, der in 25 gezeigt ist. Der Epitaxiebereich 36 kann bei einigen Ausführungsformen der vorliegenden Erfindung ein Siliziumgermaniumbereich sein. Der Germaniumgehalt kann jeden Wert in dem Bereich von o bis 100 Atom-% annehmen. Bei alternativen Ausführungsformen der vorliegenden Erfindung ist der Epitaxiebereich 36 ein Germaniumbereich ohne Silizium. Der Epitaxiebereich 36 kann auch aus einem anderen Halbleitermaterial, wie etwa Silizium-Kohlenstoff oder einem III-V-Verbindungshalbleiter, bestehen.
  • In Abhängigkeit davon, ob der Epitaxiebereich 36 ein Siliziumbereich, ein Siliziumgermaniumbereich oder ein Germaniumbereich ist, kann das jeweilige Prozessgas Silan (SiH4), Monogerman (GeH4) oder ein Gemisch aus Silan und Monogerman sein. Außerdem kann ein Ätzgas, wie etwa Chlorwasserstoff (HCl), in das Prozessgas eingemischt werden, um ein selektives Aufwachsen zu erreichen, sodass der Epitaxiebereich 36 von der Halbleiter-Seed-Schicht 30 und nicht von den freiliegenden Oberflächen der STI-Bereiche 26 aufgewachsen wird. Bei einigen Ausführungsformen der vorliegenden Erfindung ist ein Prozessgas, das einen n-Dotierungsstoff enthält (wie etwa ein phosphorhaltiges Prozessgas), oder ein Prozessgas, das einen p-Dotierungsstoff enthält (wie etwa ein borhaltiges Prozessgas), in dem Vorläufer enthalten, sodass der Epitaxiebereich 36 in situ auf den gleichen Leitfähigkeitstyp wie der Wannenbereich dotiert wird. Bei alternativen Ausführungsformen der vorliegenden Erfindung werden kein Prozessgas, das einen n-Dotierungsstoff enthält, und kein Prozessgas, das einen p-Dotierungsstoff enthält (wie etwa ein borhaltiges Prozessgas), für die Herstellung des Epitaxiebereichs 36 verwendet.
  • Die Oberseite des Epitaxiebereichs 36 kann verschiedene Formen haben und kann eine abgerundete Oberseite oder eine facettenartige Oberseite sein oder eine andere Form haben. Die Oberseite des Epitaxiebereichs 36 kann eine konvexe Form oder eine konkave Form (vergleiche die 23C und 23D) haben. Zum Beispiel zeigt 23C, dass die Oberseite des Epitaxiebereichs 36 eine konvexe Form mit Facetten hat. 23D zeigt, dass die Oberseite des Epitaxiebereichs 36 eine konkave Form hat, die ebenfalls Facetten hat. Die Facetten können gerade sein und umfassen horizontale Facetten und geneigte Facetten. Die unterschiedlichen Formen der Oberseiten des Epitaxiebereichs 36 sind das Ergebnis von unterschiedlichen Prozessbedingungen, unterschiedlichen Epitaxiedauern oder dergleichen.
  • Durch die Prozessschritte, die in den 5 bis 10 gezeigt sind, wird der Graben 28 von unten nach oben teilweise gefüllt. Beim Vergleichen der 4 und 10 ist festzustellen, dass der in 10 gezeigte Graben 28 ein kleineres Seitenverhältnis als der in 4 gezeigte Graben 28 hat. Durch Verkleinern des Seitenverhältnisses der Aussparung kann die Gefahr der Entstehung von Hohlräumen bei der späteren Spaltfüllung des Grabens 28 verringert werden.
  • Die 11 bis 15 zeigen das weitere teilweise Füllen des Grabens 28 bei einigen Ausführungsformen der vorliegenden Erfindung. Die Prozessschritte sind durch Wiederholen des Prozesses ab dem Schritt 206 in dem Prozessablauf dargestellt, der in 25 gezeigt ist. Die in 25 aufgeführten Schritte 206, 208, 210, 212, 214 und 216 werden wiederholt. In 11 wird eine Halbleiter-Seed-Schicht 40 abgeschieden. Die Temperatur für die Abscheidung wird so gewählt, dass der Teil der Seed-Schicht 40, der direkt auf der freigelegten Oberfläche des Halbleiterbereichs 36 abgeschieden wird, epitaxial aufgewachsen wird. Das Material für die Halbleiter-Seed-Schicht 40 kann aus der gleichen Gruppe von in Frage kommenden Materialien wie für die Herstellung der Halbleiter-Seed-Schicht 30 gewählt werden. Außerdem kann das Herstellungsverfahren für die Halbleiter-Seed-Schicht 40 aus der gleichen Gruppe von in Frage kommenden Verfahren wie für die Herstellung der Halbleiter-Seed-Schicht 30 gewählt werden. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die Halbleiter-Seed-Schicht 40 und die Halbleiter-Seed-Schicht 30 aus dem gleichen Material hergestellt und sie haben die gleiche Zusammensetzung. Bei alternativen Ausführungsformen der vorliegenden Erfindung haben die Halbleiter-Seed-Schicht 40 und die Halbleiter-Seed-Schicht 30 unterschiedliche Zusammensetzungen. Wenn in der Beschreibung zwei Schichten als Schichten bezeichnet werden, die die gleiche Zusammensetzung haben, bedeutet das, dass die zwei Schichten die gleichen Arten von Elementen haben und die Gehalte der Elemente in den zwei Schichten gleichgroß sind. Wenn umgekehrt zwei Schichten als Schichten bezeichnet werden, die unterschiedliche Zusammensetzungen haben, bedeutet das, dass entweder eine der zwei Schichten mindestens ein Element hat, das sich nicht in der anderen Schicht befindet, oder dass die zwei Schichten zwar die gleichen Elemente haben, aber die Gehalte der Elemente in den zwei Schichten voneinander verschieden sind. Zum Beispiel kann die Halbleiter-Seed-Schicht 30 aus Silizium oder Siliziumgermanium bestehen, während die Halbleiter-Seed-Schicht 40 zwar ebenfalls aus Silizium oder Siliziumgermanium bestehen kann, aber der Germaniumgehalt in der Halbleiter-Seed-Schicht 40 gleich dem, oder höher als der, Germaniumgehalt in der Halbleiter-Seed-Schicht 30 ist.
  • Die Abscheidung der Halbleiter-Seed-Schicht 40 ist ebenfalls nichtselektiv, und daher wird die Halbleiter-Seed-Schicht 40 sowohl auf dem Halbleiterbereich 36 als auch auf den STI-Bereichen 26 hergestellt. Die Halbleiter-Seed-Schicht 40 wird als eine konforme Schicht zum Beispiel mit einer Dicke in dem Bereich von etwa 1 nm bis etwa 5 nm hergestellt.
  • Nach der Abscheidung der Halbleiter-Seed-Schicht 40 wird eine Schutzschicht 42 hergestellt, um den übrigen Teil des Grabens 28 (11) zu füllen. Die resultierende Struktur ist in 12 gezeigt. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die Schutzschicht 42 aus einem Material hergestellt, das aus der gleichen Gruppe von in Frage kommenden Materialien wie für die Herstellung der Schutzschicht 32 gewählt ist und ein Fotoresist, ein anorganisches Material oder ein organisches Material sein kann. Die Eigenschaften der Schutzschicht 42 sind von denen der STI-Bereiche 26 verschieden, sodass bei der späteren Ätzung der Halbleiter-Seed-Schicht 40 die STI-Bereiche 26 nicht beschädigt werden. Die Oberseite der Schutzschicht 42 ist im Wesentlichen planar, was durch Schleuderbeschichtung und/oder Planarisierung erreicht werden kann. Die Oberseite der resultierenden Schutzschicht 42 kann daher höher als die, niedriger als die oder auf gleicher Höhe mit den Oberseiten der STI-Bereiche 26 sein und kann höher als die, niedriger als die oder auf gleicher Höhe mit der Oberseite der Seed-Schicht 40 sein.
  • 13 zeigt die Rückätzung der Schutzschicht 42 und der Halbleiter-Seed-Schicht 40. Die Prozessschritte können zunächst eine Ätzung der Schutzschicht 42 und eine anschließende Ätzung der Halbleiter-Seed-Schicht 40 umfassen. Alternativ können die Schutzschicht 42 und die Halbleiter-Seed-Schicht 40 gleichzeitig in einem gemeinsamen Prozess geätzt werden. Der Ätzprozess kann dem ähnlich sein, der bei der Ätzung der Schutzschicht 32 und der Halbleiter-Seed-Schicht 30 verwendet wird und unter Bezugnahme auf die 7 und 8 erörtert worden ist.
  • Nach dem Entfernen der Halbleiter-Seed-Schicht 40 wird die Schutzschicht 42 zum Beispiel in einem isotropen Ätzprozess in Abhängigkeit von dem Material der Schutzschicht 42 entfernt. Das Entfernen der Schutzschicht 42 kann durch Trocken- oder Nassätzung erfolgen. Die resultierende Struktur ist in 14 gezeigt
  • 15 zeigt die selektive Epitaxie eines Halbleiterbereichs 46. Der Epitaxiebereich 46 kann ein Siliziumgermaniumbereich sein. Der Germaniumgehalt kann bei einigen Ausführungsformen der vorliegenden Erfindung jeden Wert in dem Bereich von 0 bis 100 Atom-% annehmen. Bei alternativen Ausführungsformen der vorliegenden Erfindung ist der Epitaxiebereich 46 ein Germaniumbereich ohne Silizium.
  • In Abhängigkeit davon, ob der Epitaxiebereich 46 ein Siliziumbereich, ein Siliziumgermaniumbereich oder ein Germaniumbereich ist, kann das jeweilige Prozessgas Silan, Monogerman oder ein Gemisch aus Silan und Monogerman sein. Das Herstellungsverfahren kann dem für die Herstellung des Epitaxiebereichs 36 ähnlich sein und wird daher hier nicht wiederholt. Bei einigen Ausführungsformen hat der Epitaxiebereich 46 die gleiche Zusammensetzung wie der Epitaxiebereich 36. Bei alternativen Ausführungsformen hat der Epitaxiebereich 46 eine andere Zusammensetzung als der Epitaxiebereich 36. Zum Beispiel können beide Epitaxiebereiche 36 und 46 aus Siliziumgermanium bestehen, und der Epitaxiebereich 46 kann einen Germaniumgehalt haben, der höher als der Germaniumgehalt des Epitaxiebereichs 36 ist.
  • Durch die Prozessschritte, die in den 11 bis 15 gezeigt sind, wird das Seitenverhältnis des Grabens 28 gegenüber dem in 10 gezeigten Graben 28 weiter verkleinert. Bei einigen Ausführungsformen der vorliegenden Erfindung kann der in den 11 bis 15 gezeigte Prozess wiederholt werden, um mehr Seed-Schichten und Epitaxiebereiche über dem Epitaxiebereich 46 herzustellen, um den Graben 28 weiter von unten nach oben zu füllen und das Seitenverhältnis des Grabens 28 weiter zu verkleinern. Der entsprechende Prozess erfolgt durch Wiederholen der in 25 aufgeführten Schritte 206, 208, 210, 212, 214 und 216. Zum Beispiel zeigen die 16, 17, 18 und 19 den Prozess zur Herstellung einer Halbleiter-Seed-Schicht 50 und von Epitaxiebereichen 56, wobei eine Schutzschicht 52 zum Definieren der Höhe der Seed-Schicht 50 verwendet wird. Die Einzelheiten des Prozesses sind denen ähnlich, die unter Bezugnahme auf die 11 bis 15 erörtert worden sind, und sie werden daher hier nicht wiederholt.
  • Die Halbleiter-Seed-Schicht 50 kann aus dem gleichen Material wie die Halbleiter-Seed-Schichten 30 und 40 oder aus einem anderen Material als diese bestehen. Zum Beispiel kann die Halbleiter-Seed-Schicht 50 aus Silizium oder Siliziumgermanium bestehen. Wenn die Halbleiter-Seed-Schicht 50 aus Siliziumgermanium besteht, kann ihr Germaniumgehalt gleich dem, oder höher als der, Germaniumgehalt der Halbleiter-Seed-Schichten 30 und 40 sein. Auch der Epitaxiebereich 56 kann aus dem gleichen Material wie, oder einem anderen Material als, die Epitaxiebereiche 36 und 46 bestehen. Zum Beispiel kann der Epitaxiebereich 56 aus Siliziumgermanium oder aus Germanium ohne Silizium bestehen. Wenn der Epitaxiebereich 56 aus Siliziumgermanium besteht, kann sein Germaniumgehalt gleich dem, oder höher als der, Germaniumgehalt der Epitaxiebereiche 36 und 46 sein.
  • 20 zeigt schematisch die Abscheidung und die Rückätzung weiterer Halbleiter-Seed-Schichten und Halbleiterbereiche. Die Halbleiter-Seed-Schichten sind als Schichten 57 dargestellt (die Schichten 57A und 57B umfassen, aber es können mehr oder weniger Schichten hergestellt werden). Die Halbleiterbereiche sind als Schichten 58 dargestellt (die Schichten 58A und 58B umfassen, aber es können mehr oder weniger Schichten hergestellt werden). Die Einzelheiten der Materialien und des Herstellungsverfahrens sind die Gleichen wie bei den Materialien und Verfahren, die für die Herstellung der darunter befindlichen Halbleiter-Seed-Schichten 30, 40 und 50 und der Halbleiterbereiche 36, 46 und 56 in Frage kommen. Bei einigen Ausführungsformen der vorliegenden Erfindung kann die Höhe jeder der Seed-Schichten 57 (sowie der Seed-Schichten 30, 40 und 50) ebenfalls kleiner als die Hälfte der Breite W2 des jeweiligen Grabens sein, um eine Verschmelzung der Teile der Halbleiterbereiche zu vermeiden, die von den gegenüberliegenden Seitenwandteilen der jeweiligen Seed-Schichten aufgewachsen werden. Es ist klar, dass die Gesamtanzahl aller Seed-Schichten jede Anzahl sein kann, die gleich oder größer als zwei ist, obwohl fünf Seed-Schichten als ein Beispiel dargestellt sind.
  • 21 zeigt die Planarisierung (wie etwa eine CMP oder ein mechanischer Schleifprozess) des Halbleiterbereichs 58B, sodass die Oberseite des Halbleiterbereichs 58B koplanar mit den Oberseiten der STI-Bereiche 26 ist. Außerdem kann nach der Planarisierung der obere Rand der oberen Seed-Schicht 57B auf gleicher Höhe mit der Oberseite des jeweiligen Halbleiterbereichs 58B (wie dargestellt) oder niedriger als diese sein, und die Strichlinie 59 zeigt schematisch das Niveau der oberen Ränder der Seed-Schicht 57B bei einigen Ausführungsformen.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung bestehen die Epitaxiebereiche 58 aus Siliziumgermanium, Germanium oder anderen geeigneten Halbleitermaterialien. Wenn die Epitaxiebereiche 58A und 58B aus Siliziumgermanium bestehen, kann ihr Germaniumgehalt gleich einem, oder höher als einer, der Germaniumgehalte in den Seed-Schichten 30 und 40 und den Epitaxiebereichen 36, 46 und 56 sein. Zum Beispiel kann der Germaniumgehalt in den Epitaxiebereichen 58A und 58B in dem Bereich von etwa 30 % bis etwa 100 % liegen. Die Herstellung des Epitaxiebereichs 58 kann in situ mit der Herstellung des Epitaxiebereichs 56, ohne eine Vakuum-Unterbrechung dazwischen, erfolgen.
  • Bei den vorstehend erörterten Ausführungsformen werden die Epitaxiebereiche 36, 46, und 56 und die Seed-Schichten 30, 40 und 50 als Bereiche/Schichten beschrieben, die zum Beispiel Silizium und/oder Germanium aufweisen, aber es ist klar, dass die Epitaxiebereiche auch aus anderen geeigneten Halbleitermaterialien, wie etwa Silizium, Silizium-Kohlenstoff, III-V-Verbindungshalbleitermaterialien oder dergleichen bestehen können.
  • Dann werden die STI-Bereiche 26, die in 21 gezeigt sind, ausgespart, um eine Halbleiterfinne 60 herzustellen, die in 22 gezeigt ist. Der entsprechende Schritt ist als Schritt 218 in dem Prozessablauf 200 angegeben, der in 25 gezeigt ist. Das Aussparen der STI-Bereiche 26 kann mit einem Trockenätzprozess oder einem Nassätzprozess erfolgen. Bei einigen Ausführungsformen der vorliegenden Erfindung erfolgt das Aussparen der STI-Bereiche 26 mit einem Trockenätzprozess, bei dem die Prozessgase NH3 und HF sind. Bei alternativen Ausführungsformen der vorliegenden Erfindung erfolgt das Aussparen der STI-Bereiche 26 mit einem Nassätzprozess, bei dem die Ätzlösung eine verdünnte HF-Lösung ist, die eine HF-Konzentration von weniger als etwa 1 % haben kann.
  • Der überstehende Teil der Epitaxiebereiche und der jeweiligen Seed-Schichten, der über die Oberseiten der übrigen STI-Bereiche 26 übersteht, wird nachstehend als Halbleiterfinne 60 bezeichnet. Eine Höhe H5 der Halbleiterfinne 60 kann in dem Bereich von etwa 10 % bis etwa 50 % der Höhe H1 (2) des ursprünglichen Substratteils 20' liegen.
  • Nachdem die STI-Bereiche 26 ausgespart worden sind, um die Halbleiterfinne 60 herzustellen, werden mehrere Prozessschritte an der Halbleiterfinne 60 ausgeführt, und die Prozessschritte können Wannen-Implantationen, Herstellung von Gate-Stapeln, mehrere Reinigungsschritte und dergleichen umfassen. Dadurch entsteht ein FinFET. Ein beispielhafter FinFET 62 ist in 23A gezeigt, die auch die Herstellung eines Gate-Stapels 68 zeigt. Der Gate-Stapel 68 umfasst ein Gate-Dielektrikum 64 auf den Oberseiten und Seitenwänden der Finne 60 und eine Gate-Elektrode 66 über dem Gate-Dielektrikum 64. Der entsprechende Schritt ist als Schritt 220 in dem Prozessablauf 200 angegeben, der in 25 gezeigt ist. Das Gate-Dielektrikum 64 kann durch thermische Oxidation hergestellt werden und kann somit thermisches Siliziumoxid aufweisen. Die Herstellung des Gate-Dielektrikums 64 kann außerdem einen Abscheidungsschritt umfassen, und das resultierende Gate-Dielektrikum 64 kann ein dielektrisches High-k-Material oder ein dielektrisches Nicht-High-k-Material aufweisen. Dann wird die Gate-Elektrode 66 auf dem Gate-Dielektrikum 64 hergestellt. Das Gate-Dielektrikum 64 und die Gate-Elektrode 66 können mit einem Gatezuerst-Prozess oder einem Gate-zuletzt-Prozess hergestellt werden.
  • 24A zeigt einen FinFET 62 gemäß einigen Ausführungsformen der vorliegenden Erfindung. Bei diesen Ausführungsformen verläuft die untere Seed-Schicht 57A geringfügig unterhalb der Oberseiten der STI-Bereiche 26. Der Teil des Streifens 20' unter der unteren Seed-Schicht 57A ist ein Teil des ursprünglichen Substrats 20. Es gibt möglicherweise keine Seed-Schicht, die sich vollständig unterhalb der Oberseiten der STI-Bereiche 26 befindet. Eine Tiefe D1, die die Tiefe der Seed-Schicht 57A unterhalb der Oberseiten der STI-Bereiche 26 ist, kann größer als etwa 5 nm sein.
  • 23B zeigt eine Schnittansicht des FinFET 62, die von der Ebene erhalten wird, die die Linie 23B - 23B von 23A enthält. Wie in 23B gezeigt ist, werden mehrere Gate-Stapel 68 auf der Halbleiterfinne 60 hergestellt, und zwischen den Gate-Stapeln 68 werden Source- und Drain-Bereiche 70 hergestellt. Der entsprechende Schritt ist als Schritt 222 in dem Prozessablauf 200 angegeben, der in 25 gezeigt ist. Die Source- und Drain-Bereiche 70 können dadurch hergestellt werden, dass die Teile der Halbleiterfinne 60 zwischen den Gate-Stapeln 68 geätzt werden und ein weiteres Halbleitermaterial epitaxial aufgewachsen wird, wie etwa Siliziumphosphor, Silizium-Kohlenstoff-Phosphor, SiliziumGermanium-Bor, Germaniumbor, ein III-V-Verbindungshalbleiter oder andere geeignete Materialien. Die übrigen Teile der Halbleiterfinne 60 werden durch die gemeinsamen Source-Bereiche und die gemeinsamen Drain-Bereiche 70 voneinander getrennt. Die Gate-Stapel 68 können miteinander verbunden werden, die Source-Bereiche 70 können miteinander verbunden werden, und die Drain-Bereiche 70 können miteinander verbunden werden, um den FinFET 62 herzustellen.
  • Wie außerdem in 23B gezeigt ist, können die Halbleiter-Seed-Schichten 30, 40, 50, 57A und 57B gemeinsam mit den Epitaxiebereichen 36, 46, 56, 58A und 58B durchgehend unterhalb mehrerer Gate-Stapel 68 und mehrerer Source- und Drain-Bereiche 70 verlaufen. Die zusammengesetzte Struktur, die die wechselnden Seed-Schichten und Halbleiter-Epitaxiebereiche umfasst, kann zum Beispiel durch Transmissions-Elektronenmikroskopie (TEM), Rasterelektronenmikroskopie (SEM), Sekundärionen-Massenspektrometrie (SIMS) oder dergleichen erkennbar sein, wenn der Unterschied bei den Zusammensetzungen dieser Schichten und Bereiche groß genug ist. Die zusammengesetzte Struktur, die die wechselnden Seed-Schichten und Halbleiter-Epitaxiebereiche umfasst, kann hingegen nicht erkennbar sein, wenn der Unterschied bei den Zusammensetzungen dieser Schichten und Bereiche nicht groß genug ist und/oder die Unterschiede durch den Glühprozess verringert werden.
  • 24B zeigt eine Schnittansicht des FinFET 62 gemäß einigen Ausführungsformen der vorliegenden Erfindung. Die Schnittansicht wird von der Ebene erhalten, die die Linie 24B - 24B von 24A enthält. Bei einigen Ausführungsformen ist die Seed-Schicht 57A eine untere Seed-Schicht.
  • Die 23A und 23B zeigen außerdem einige Beispiele, in denen die obere Halbleiter-Seed-Schicht mit der unteren Halbleiter-Seed-Schicht verschmolzen sein kann oder auch nicht. Als ein Beispiel ist gezeigt, dass die Seed-Schicht 40 in Kontakt mit der Seed-Schicht 30 ist, und als ein weiteres Beispiel ist die Seed-Schicht 50 ist als eine Seed-Schicht dargestellt, die durch einen Teil des Epitaxiebereichs 46 von der Seed-Schicht 40 beabstandet ist. Es ist zu beachten, dass diese Konfigurationen lediglich Beispiele sind, und ob eine Seed-Schicht die darunter befindliche Seed-Schicht kontaktiert, hängt von dem Verfahren ab, wie etwa davon, wie lange die Epitaxiebereiche 36 und 46 aufgewachsen werden.
  • Die Ausführungsformen der vorliegenden Erfindung haben mehrere Vorzüge. Durch Herstellen einer Halbleiter-Seed-Schicht auf der Unterseite eines Grabens und Durchführen einer selektiven Epitaxie wird der Graben von unten nach oben gefüllt. Wenn der untere Teil des Grabens nur teilweise gefüllt wird, wird das Seitenverhältnis des Grabens verkleinert, und der übrige Graben kann ohne Entstehung von Hohlräumen gefüllt werden.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren die folgenden Schritte auf: Ätzen eines Teils eines Halbleitermaterials zwischen Trennbereichen, um einen Graben zu erzeugen; Herstellen einer ersten Halbleiter-Seed-Schicht, die auf einer Unterseite und Seitenwänden des Grabens verläuft; Rückätzen der ersten Halbleiter-Seed-Schicht, bis eine Oberseite der ersten Halbleiter-Seed-Schicht niedriger als Oberseiten der Trennbereiche ist; Durchführen einer selektiven Epitaxie, um einen ersten Halbleiterbereich von der ersten Halbleiter-Seed-Schicht aufzuwachsen; und Herstellen eines weiteren Halbleiterbereichs über dem ersten Halbleiterbereich, um den Graben zu füllen. Bei einer Ausführungsform umfasst das Rückätzen der ersten Halbleiter-Seed-Schicht Folgendes: Herstellen einer Schutzschicht über der ersten Halbleiter-Seed-Schicht; Rückätzen der Schutzschicht, wobei das Rückätzen der ersten Halbleiter-Seed-Schicht unter Verwendung der Schutzschicht als eine Ätzmaske durchgeführt wird; und Entfernen der Schutzschicht vor dem Aufwachsen der ersten Halbleiter-Seed-Schicht. Bei einer Ausführungsform umfasst das Herstellen der Schutzschicht das Aufbringen eines Fotoresists. Bei einer Ausführungsform weist die erste Halbleiter-Seed-Schicht horizontale Teile und vertikale Teile auf, die Dicken haben, die dicht beieinander liegen. Bei einer Ausführungsform hat die erste Halbleiter-Seed-Schicht, nachdem sie rückgeätzt worden ist, die Form eines Beckens. Bei einer Ausführungsform ist das Herstellen der ersten Halbleiter-Seed-Schicht nichtselektiv, und die erste Halbleiter-Seed-Schicht wird sowohl von Oberflächen der Trennbereiche als auch von einer Oberseite des Halbleitermaterials aufgewachsen. Bei einer Ausführungsform umfasst das Herstellen der ersten Halbleiter-Seed-Schicht das Aufwachsen einer Siliziumschicht, wobei die Siliziumschicht frei von Germanium ist. Bei einer Ausführungsform umfasst das Herstellen der ersten Halbleiter-Seed-Schicht das Aufwachsen einer Siliziumgermaniumschicht. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Herstellen einer zweiten Halbleiter-Seed-Schicht über dem ersten Halbleiterbereich, wobei die zweite Halbleiter-Seed-Schicht einen ersten Teil auf Oberseiten der Trennbereiche und einen zweiten Teil umfasst, der in den Graben hineinreicht; Rückätzen der zweiten Halbleiter-Seed-Schicht; und Durchführen einer zweiten selektiven Epitaxie, um einen zweiten Halbleiterbereich von der zweiten Halbleiter-Seed-Schicht aufzuwachsen, wobei der weitere Halbleiterbereich über dem zweiten Halbleiterbereich hergestellt wird.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren die folgenden Schritte auf: Herstellen von Trennbereichen, die in ein Halbleitersubstrat hineinreichen; Ätzen eines Teils des Halbleitersubstrats zwischen den Trennbereichen, um einen Graben zu erzeugen; und Durchführen mehrerer Schleifen. Die mehreren Schleifen umfassen jeweils Folgendes: Aufwachsen einer Halbleiter-Seed-Schicht, die einen ersten Teil in dem Graben und einen zweiten Teil außerhalb das Grabens umfasst; Füllen einer Schutzschicht in den Graben; Rückätzen der Schutzschicht, sodass die Schutzschicht eine Oberseite hat, die niedriger als Oberseiten der Trennbereiche ist; Ätzen von Teilen der Halbleiter-Seed-Schicht; Entfernen der Schutzschicht; und Aufwachsen eines Epitaxiebereichs von der Halbleiter-Seed-Schicht. Bei einer Ausführungsform wird die Halbleiter-Seed-Schicht durch Atomlagenabscheidung hergestellt. Bei einer Ausführungsform wird die Halbleiter-Seed-Schicht durch chemische Aufdampfung hergestellt. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Aufwachsen eines weiteren Halbleiterbereichs, um den Graben vollständig zu füllen; Durchführen einer Planarisierung an dem weiteren Halbleiterbereich; und Aussparen der Trennbereiche, sodass ein oberer Teil des weiteren Halbleiterbereichs eine Halbleiterfinne bildet. Bei einer Ausführungsform umfasst das Aufwachsen der Halbleiter-Seed-Schicht das Aufwachsen einer Siliziumgermaniumschicht.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Bauelement Folgendes auf: ein Halbleitersubstrat; Trennbereiche, die in das Halbleitersubstrat hineinreichen; eine erste Halbleiter-Seed-Schicht zwischen Trennbereichen, wobei die erste Halbleiter-Seed-Schicht einen ersten Teil auf einer Oberseite eines Teils des Halbleitersubstrats und einen zweiten und einen dritten Teil auf Seitenwänden der Trennbereiche umfasst, wobei Oberseiten des zweiten und des dritten Teils niedriger als Oberseiten der Trennbereiche sind; und einen ersten Halbleiterbereich zwischen dem zweiten Teil und dem dritten Teil der ersten Halbleiter-Seed-Schicht, wobei die erste Halbleiter-Seed-Schicht und der ersten Halbleiterbereich unterschiedliche Zusammensetzungen haben. Bei einer Ausführungsform weist das Bauelement weiterhin einen zweiten Halbleiterbereich zwischen den Trennbereichen auf, wobei sich der zweite Halbleiterbereich über dem ersten Halbleiterbereich befindet und der erste Halbleiterbereich und der zweite Halbleiterbereich unterschiedliche Zusammensetzungen haben. Bei einer Ausführungsform ist ein Teil des zweiten Halbleiterbereichs höher als Oberseiten der Trennbereiche, um eine Halbleiterfinne herzustellen, und das Bauelement weist weiterhin einen Gate-Stapel auf der Halbleiterfinne auf. Bei einer Ausführungsform weist die erste Halbleiter-Seed-Schicht Silizium auf, und sie ist frei von Germanium. Bei einigen Ausführungsformen weist die erste Halbleiter-Seed-Schicht Siliziumgermanium auf.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren die folgenden Schritte auf: Herstellen von Trennbereichen, die in ein Halbleitersubstrat hineinreichen; Ätzen eines Teils des Halbleitersubstrats zwischen den Trennbereichen, um einen Graben zu erzeugen; Herstellen einer Halbleiter-Seed-Schicht, die einen ersten Teil, der in den Graben hineinreicht, und einen zweiten Teil außerhalb des Grabens umfasst; Füllen des Grabens mit einer Schutzschicht, wobei sich die Schutzschicht auf einem unteren Teil der Halbleiter-Seed-Schicht befindet; Rückätzen der Halbleiter-Seed-Schicht und der Schutzschicht, wobei Oberseiten von verbliebenen Teilen der Halbleiter-Seed-Schicht und der Schutzschicht niedriger als Oberseiten des Trennbereichs sind; und Entfernen der Schutzschicht. Bei einer Ausführungsform wird die Halbleiter-Seed-Schicht geätzt, nachdem die Schutzschicht geätzt worden ist, und die Halbleiter-Seed-Schicht wird unter Verwendung eines verbliebenen Teils der Schutzschicht als eine Ätzmaske geätzt. Bei einer Ausführungsform werden die Halbleiter-Seed-Schicht und die Schutzschicht in einem gemeinsamen Prozess geätzt. Bei einer Ausführungsform umfasst das Verfahren weiterhin das selektive Aufwachsen eines Halbleiterbereichs in einem Zwischenraum, der durch das Entfernen der Schutzschicht zurückbleibt. Bei einer Ausführungsform bestehen die Halbleiter-Seed-Schicht und der Halbleiterbereich aus unterschiedlichen Halbleitermaterialien.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Bauelement Folgendes auf: ein Halbleitersubstrat; Trennbereiche, die in das Halbleitersubstrat hineinreichen; und mehrere Halbleiterbereiche zwischen den Trennbereichen, wobei ein oberer der mehreren Halbleiterbereiche einen jeweiligen unteren der mehreren Halbleiterbereiche überdeckt, wobei die mehreren Halbleiterbereiche jeweils Folgendes aufweisen: eine Seed-Schicht, und einen Halbleiter-Epitaxiebereich über einem unteren Teil der Seed-Schicht, wobei die Seed-Schicht und der Halbleiter-Epitaxiebereich aus unterschiedlichen Halbleitermaterialien bestehen. Bei einer Ausführungsform weist die Seed-Schicht Folgendes auf: einen unteren Teil; und Seitenwandteile über und verbunden mit gegenüberliegenden Endteilen des unteren Teils der Seed-Schicht, wobei sich der Halbleiter-Epitaxiebereich zwischen den Seitenwandteilen der Seed-Schicht befindet. Bei einer Ausführungsform besteht die Seed-Schicht aus Silizium, und der Halbleiter-Epitaxiebereich besteht aus Siliziumgermanium.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Bauelement Folgendes auf: ein Halbleitersubstrat; Trennbereiche, die in das Halbleitersubstrat hineinreichen; und einen Halbleiterbereich zwischen gegenüberliegenden Teilen der Trennbereiche. Der Halbleiterbereich weist Folgendes auf: eine Seed-Schicht mit einem unteren Teil und mit Seitenwandteilen, die Seitenwände der Trennbereiche kontaktieren, wobei der untere Teil und die Seitenwandteile ein Becken bilden; und einen Halbleiter-Epitaxiebereich in dem Becken, wobei der Halbleiter-Epitaxiebereich und die Seed-Schicht aus unterschiedlichen Halbleitermaterialien bestehen. Bei einer Ausführungsform weist das Bauelement außerdem einen weiteren Halbleiterbereich über dem Halbleiterbereich auf, wobei der weitere Halbleiterbereich einen unteren Teil zwischen den gegenüberliegenden Teilen der Trennbereiche und einen oberen Teil umfasst, der über Oberseiten der Trennbereiche übersteht.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/552005 [0001]

Claims (20)

  1. Verfahren mit den folgenden Schritten: Ätzen eines Teils eines Halbleitermaterials zwischen Trennbereichen, um einen Graben zu erzeugen; Herstellen einer ersten Halbleiter-Seed-Schicht, die auf einer Unterseite und Seitenwänden des Grabens verläuft; Rückätzen der ersten Halbleiter-Seed-Schicht, bis eine Oberseite der ersten Halbleiter-Seed-Schicht niedriger als Oberseiten der Trennbereiche ist; Durchführen einer ersten selektiven Epitaxie, um einen ersten Halbleiterbereich von der ersten Halbleiter-Seed-Schicht aufzuwachsen; und Herstellen eines weiteren Halbleiterbereichs über dem ersten Halbleiterbereich, um den Graben zu füllen.
  2. Verfahren nach Anspruch 1, wobei das Rückätzen der ersten Halbleiter-Seed-Schicht Folgendes umfasst: Herstellen einer Schutzschicht über der ersten Halbleiter-Seed-Schicht; Rückätzen der Schutzschicht, wobei das Rückätzen der ersten Halbleiter-Seed-Schicht unter Verwendung der Schutzschicht als einer Ätzmaske durchgeführt wird; und Entfernen der Schutzschicht vor dem Aufwachsen der ersten Halbleiter-Seed-Schicht.
  3. Verfahren nach Anspruch 2, wobei das Herstellen der Schutzschicht das Aufbringen eines Fotoresists umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Halbleiter-Seed-Schicht horizontale Teile und vertikale Teile aufweist, die Dicken haben, die dicht beieinander liegen.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Halbleiter-Seed-Schicht, nachdem sie rückgeätzt worden ist, eine Beckenform hat.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen der ersten Halbleiter-Seed-Schicht nichtselektiv ist und die erste Halbleiter-Seed-Schicht sowohl von Oberflächen der Trennbereiche als auch von einer Oberseite des Halbleitermaterials aufgewachsen wird.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen der ersten Halbleiter-Seed-Schicht das Aufwachsen einer Siliziumschicht umfasst, wobei die Siliziumschicht frei von Germanium ist.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen der ersten Halbleiter-Seed-Schicht das Aufwachsen einer Siliziumgermaniumschicht umfasst.
  9. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes umfasst: Herstellen einer zweiten Halbleiter-Seed-Schicht über dem ersten Halbleiterbereich, wobei die zweite Halbleiter-Seed-Schicht einen ersten Teil auf Oberseiten der Trennbereiche und einen zweiten Teil umfasst, der in den Graben hineinreicht; Rückätzen der zweiten Halbleiter-Seed-Schicht; und Durchführen einer zweiten selektiven Epitaxie, um einen zweiten Halbleiterbereich von der zweiten Halbleiter-Seed-Schicht aufzuwachsen, wobei der weitere Halbleiterbereich über dem zweiten Halbleiterbereich hergestellt wird.
  10. Verfahren mit den folgenden Schritten: Herstellen von Trennbereichen, die zu einer Oberfläche eines Halbleitersubstrats benachbart sind; Ätzen eines Teils des Halbleitersubstrats zwischen den Trennbereichen, um einen Graben zu erzeugen; und Durchführen mehrerer Schleifen, die jeweils Folgendes umfassen: Aufwachsen einer Halbleiter-Seed-Schicht, die einen ersten Teil in dem Graben und einen zweiten Teil außerhalb des Grabens umfasst, Füllen einer Schutzschicht in den Graben, Rückätzen der Schutzschicht, sodass die Schutzschicht eine Oberseite hat, die niedriger als Oberseiten der Trennbereiche ist, Ätzen von Teilen der Halbleiter-Seed-Schicht, Entfernen der Schutzschicht, und Aufwachsen eines Epitaxiebereichs von der Halbleiter-Seed-Schicht.
  11. Verfahren nach Anspruch 10, wobei die Halbleiter-Seed-Schicht durch Atomlagenabscheidung hergestellt wird.
  12. Verfahren nach Anspruch 10, wobei die Halbleiter-Seed-Schicht durch chemische Aufdampfung hergestellt wird.
  13. Verfahren nach einem der Ansprüche 10 bis 12, das weiterhin das Aussparen der Trennbereiche zum Herstellen einer Halbleiterfinne aufweist, wobei die Halbleiterfinne zumindest einen Teil der Halbleiter-Seed-Schicht und eines der Epitaxiebereiche umfasst.
  14. Verfahren nach einem der Ansprüche 10 bis 13, wobei das Aufwachsen der Halbleiter-Seed-Schicht das Aufwachsen einer Siliziumschicht umfasst.
  15. Verfahren nach einem der Ansprüche 10 bis 13, wobei das Aufwachsen der Halbleiter-Seed-Schicht das Aufwachsen einer Siliziumgermaniumschicht umfasst.
  16. Vorrichtung mit: einem Halbleitersubstrat; Trennbereichen, die zu einer Oberfläche des Halbleitersubstrats benachbart sind; einer ersten Halbleiter-Seed-Schicht zwischen den Trennbereichen, wobei die erste Halbleiter-Seed-Schicht Folgendes umfasst: einen ersten Teil auf einer Oberseite eines Teils des Halbleitersubstrats, und einen zweiten und einen dritten Teil auf Seitenwänden der Trennbereiche, wobei Oberseiten des zweiten und des dritten Teils niedriger als Oberseiten der Trennbereiche sind; und einem ersten Halbleiterbereich zwischen dem zweiten Teil und dem dritten Teil der ersten Halbleiter-Seed-Schicht, wobei die erste Halbleiter-Seed-Schicht und der erste Halbleiterbereich unterschiedliche Zusammensetzungen haben.
  17. Vorrichtung nach Anspruch 16, die weiterhin Folgendes aufweist: eine zweite Seed-Schicht über dem ersten Halbleiterbereich; und einen zweiten Halbleiterbereich über und in Kontakt mit der zweiten Seed-Schicht, wobei sich der zweite Halbleiterbereich über dem ersten Halbleiterbereich befindet.
  18. Vorrichtung nach Anspruch 17, wobei ein Teil der zweiten Seed-Schicht und ein Teil des zweiten Halbleiterbereichs höher als Oberseiten der Trennbereiche sind, um eine Halbleiterfinne herzustellen, und die Vorrichtung weiterhin einen Gate-Stapel auf der Halbleiterfinne aufweist.
  19. Vorrichtung nach einem der Ansprüche 16 bis 18, wobei die erste Halbleiter-Seed-Schicht Silizium aufweist und frei von Germanium ist.
  20. Vorrichtung nach einem der Ansprüche 16 bis 18, wobei die erste Halbleiter-Seed-Schicht Siliziumgermanium aufweist.
DE102018105996.5A 2017-08-30 2018-03-15 Selektives aufwachsen von schichten zur spaltfüllung von unten nach oben und damit hergestellte vorrichtung Active DE102018105996B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762552005P 2017-08-30 2017-08-30
US62/552,005 2017-08-30
US15/814,581 US10170305B1 (en) 2017-08-30 2017-11-16 Selective film growth for bottom-up gap filling
US15/814,581 2017-11-16

Publications (2)

Publication Number Publication Date
DE102018105996A1 true DE102018105996A1 (de) 2019-02-28
DE102018105996B4 DE102018105996B4 (de) 2022-08-18

Family

ID=64739838

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018105996.5A Active DE102018105996B4 (de) 2017-08-30 2018-03-15 Selektives aufwachsen von schichten zur spaltfüllung von unten nach oben und damit hergestellte vorrichtung

Country Status (5)

Country Link
US (3) US10170305B1 (de)
KR (1) KR102123919B1 (de)
CN (1) CN109427591B (de)
DE (1) DE102018105996B4 (de)
TW (1) TWI662606B (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11488858B2 (en) 2019-10-29 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming stacked layers and devices formed thereof
US11942363B2 (en) 2019-10-29 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming stacked layers and devices formed thereof

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10170305B1 (en) * 2017-08-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Selective film growth for bottom-up gap filling
US11854904B2 (en) * 2020-08-13 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Different source/drain profiles for n-type FinFETs and p-type FinFETs
US20220165566A1 (en) * 2020-11-20 2022-05-26 Applied Materials, Inc. Conformal silicon-germanium film deposition

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4847214A (en) * 1988-04-18 1989-07-11 Motorola Inc. Method for filling trenches from a seed layer
JPH09139429A (ja) * 1995-11-10 1997-05-27 Nippon Steel Corp 半導体装置の製造方法
US7807536B2 (en) * 2006-02-10 2010-10-05 Fairchild Semiconductor Corporation Low resistance gate for power MOSFET applications and method of manufacture
KR100780643B1 (ko) * 2006-06-29 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성방법
TWI459485B (zh) * 2011-01-17 2014-11-01 Xintec Inc 晶片封裝體的形成方法
US8946087B2 (en) * 2012-02-02 2015-02-03 Lam Research Corporation Electroless copper deposition
US8941089B2 (en) * 2012-02-22 2015-01-27 Adesto Technologies Corporation Resistive switching devices and methods of formation thereof
US8963251B2 (en) * 2013-06-12 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with strain technique
JP6082712B2 (ja) * 2013-07-31 2017-02-15 東京エレクトロン株式会社 シリコン膜の成膜方法および薄膜の成膜方法
JP6150724B2 (ja) 2013-12-27 2017-06-21 東京エレクトロン株式会社 凹部を充填する方法
US9224605B2 (en) * 2014-05-01 2015-12-29 Globalfoundries Inc. Forming alternative material fins with reduced defect density by performing an implantation/anneal defect generation process
EP2978016B1 (de) * 2014-07-25 2018-06-13 IMEC vzw Verfahren zur Bereitstellung einer nMOS-Vorrichtung und einer pMOS-Vorrichtung auf einem Siliciumsubstrat sowie ein Siliciumsubstrat mit einer nMOS-Vorrichtung und einer pMOS-Vorrichtung
US9450381B1 (en) * 2015-03-19 2016-09-20 International Business Machines Corporation Monolithic integrated photonics with lateral bipolar and BiCMOS
WO2017052610A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Techniques for bottom-up filling of three-dimensional semiconductor device topographies
US10170305B1 (en) * 2017-08-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Selective film growth for bottom-up gap filling

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11488858B2 (en) 2019-10-29 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming stacked layers and devices formed thereof
US11942363B2 (en) 2019-10-29 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming stacked layers and devices formed thereof

Also Published As

Publication number Publication date
CN109427591A (zh) 2019-03-05
DE102018105996B4 (de) 2022-08-18
CN109427591B (zh) 2021-12-24
TW201913765A (zh) 2019-04-01
US20200043730A1 (en) 2020-02-06
TWI662606B (zh) 2019-06-11
KR102123919B1 (ko) 2020-06-18
US10504724B2 (en) 2019-12-10
US10170305B1 (en) 2019-01-01
US10784106B2 (en) 2020-09-22
US20190109004A1 (en) 2019-04-11
KR20190024630A (ko) 2019-03-08

Similar Documents

Publication Publication Date Title
DE102018105996B4 (de) Selektives aufwachsen von schichten zur spaltfüllung von unten nach oben und damit hergestellte vorrichtung
DE102017124663B4 (de) Hybridschema für verbesserte leistung bei p- und n-finfets
DE102018124673B4 (de) Halbleiterstruktur-Schneideverfahren und damit hergestellte Strukturen
DE102017117795B4 (de) Fets und verfahren zu deren herstellung
DE102018100286B4 (de) Halbleiterstruktur-Schneideprozess und damit hergestellte Strukturen
DE102017124145B4 (de) Verfahren zur Ausbildung von Source-/Drain-Epitaxiegebieten von FinFETs
DE102015110636A1 (de) ET-Strukturen und Bildungsverfahren
DE102018111381A1 (de) Selektive NFET/PFET-Auskehlung von Source/Drain-Bereichen
DE102014119659A1 (de) Struktur und bildungsverfahren für fin-artigen feldeffekttransistor
DE102017117809B3 (de) Ausbilden eines transistors durch selektives aufwachsen eines gatespacers
DE102018119795B4 (de) Spannungsmodulation für dielektrische Schichten
DE102005020410A1 (de) Transistorstruktur und zugehöriges Herstellungsverfahren
DE102018124741A1 (de) Linerstruktur in dieelektrischer zwischenschichtstruktur für halbleiterbauteile
DE102019111297B4 (de) Halbleiter-Bauelement und Verfahren
DE102017128354A1 (de) Silizium-reflow zum reduzieren von naht und hohlraum und biegen während einer spaltenfüllung
DE102019122443A1 (de) Transistoren mit Halbleiter-Stapelschichten als Kanäle
DE102018105741B3 (de) Verfahren zum erzeugen komplementär dotierter halbleitergebiete in einem halbleiterkörper und halbleiteranordnung
DE102014119637A1 (de) Halbleitervorrichtungsstruktur und Herstellungsverfahren dafür
DE102018112656A1 (de) Ausbilden von siliziumnitridschicht mit niedriger spannung durch wasserstoffbehandlung
DE102018122665A1 (de) Sockelentfernung in metallschnittverfahren
DE102020134585A1 (de) Eingebettete stressoren in epitaxie-source/drain-bereichen
DE102020112763A1 (de) Gateprofilsteuerung durch seitenwandschutz während der ätzung
DE102020135028A1 (de) Asymmetrische epitaxiebereiche für absetzkontaktanschluss
DE102022101735A1 (de) Finnenbiegungsverringerung durch strukturdesign
DE102017127658A1 (de) Halbleitervorrichtung und verfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final