DE102014119637A1 - Halbleitervorrichtungsstruktur und Herstellungsverfahren dafür - Google Patents

Halbleitervorrichtungsstruktur und Herstellungsverfahren dafür Download PDF

Info

Publication number
DE102014119637A1
DE102014119637A1 DE102014119637.6A DE102014119637A DE102014119637A1 DE 102014119637 A1 DE102014119637 A1 DE 102014119637A1 DE 102014119637 A DE102014119637 A DE 102014119637A DE 102014119637 A1 DE102014119637 A1 DE 102014119637A1
Authority
DE
Germany
Prior art keywords
fin structure
gate structure
gate
semiconductor device
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102014119637.6A
Other languages
English (en)
Inventor
I-Chih Chen
Chih-Ming Hsieh
Yung-Fa LEE
Chih -Mu Huang
Fu- Tsun Tsai
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102014119637A1 publication Critical patent/DE102014119637A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

Einige Ausführungsformen der vorliegenden Offenbarung stellen ein Verfahren zur Herstellung einer Halbleitervorrichtung bereit, enthaltend ein Aufnehmen eines FinFET-Vorläufers, der eine Gratstruktur enthält, die zwischen Isolationsregionen gebildet ist, sowie eine Gate-Struktur, die über einem Abschnitt der Gratstruktur so gebildet ist, dass eine Seitenwand der Gratstruktur mit einem Gate-Abstandhalter der Gate-Struktur in Kontakt steht; Strukturieren der Gratstruktur, so dass sie eine Struktur aus zumindest einer nach oben führenden Stufe umfasst, die von der Isolationsregion ansteigt; Bilden einer Deckschicht über der Gratstruktur, der Isolationsregion und der Gate Struktur; Durchführen eines Ausheilungsprozesses an dem FinFET-Vorläufer zur Bildung von zumindest zwei Versetzungen entlang der nach oben führenden Stufe; und Entfernen der Deckschicht.

Description

  • HINTERGRUND
  • Ein Feldeffekttransistor mit Grat (FinFET) wird mit einem dünnen ”Grat” (Fin) (oder einer Gratstruktur) hergestellt, der (die) sich von einer Trägerschicht erstreckt. Ein Kanal des FET ist in diesem Grat gebildet. Ein Gate (oder eine Gatestruktur) ist über dem Grat bereitgestellt. Das Gate steuert den Kanal im Grat.
  • Zur Verbesserung der Leistung des FinFET wird in die Kanalregionen eine Spannung eingeführt, um die Trägermobilität zu verbessern. Im Allgemeinen wird eine Zugverspannung in die Kanalregion eines FinFET vom n-Typ eingeführt und eine Druckverspannung wird in die Kanalregion eines FinFET vom p-Typ eingeführt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden ausführlichen Beschreibung verständlich, wenn diese mit den beiliegenden Figuren gelesen wird. Es wird festgehalten, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht im Maßstab gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale der deutlichen Besprechung wegen beliebig vergrößert oder verkleinert sein.
  • 1 ist eine schematische perspektivische Ansicht einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 2A ist ein Betriebsablauf eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 2B ist ein Betriebsablauf eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 3 ist eine schematische perspektivische Ansicht eines FinFET-Vorläufers gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 3X, 3Y und 3Z sind einige Querschnittsansichten und eine Draufsicht eines Vorgangs in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • 4X, 4Y und 4Z sind einige Querschnittsansichten und eine Draufsicht eines Vorgangs in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • 5Y und 5X sind einige Querschnittsansichten eines Vorgangs in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • 6Y und 6X sind einige Querschnittsansichten eines Vorgangs in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • 7X und 7Y sind einige Querschnittsansichten eines Vorgangs in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • 8X und 8Y sind einige Querschnittsansichten eines Vorgangs in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • 9X und 9Y sind einige Querschnittsansichten eines Vorgangs in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • 9 ist eine schematische perspektivische Ansicht eines Vorgangs in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 10X, 10Y und 10Z sind einige Querschnittsansichten und eine Draufsicht eines Vorgangs in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • 11X und 11Y sind einige Querschnittsansichten eines Vorgangs in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • 12X, 12Y und 12Z sind einige Querschnittsansichten und eine Draufsicht eines Vorgangs in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • 12 ist eine schematische perspektivische Ansicht eines Vorgangs in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 13 ist ein Ablaufdiagramm eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 14Y ist eine Querschnittsansicht eines Vorgangs in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • 15X und 15Y sind einige Querschnittsansichten eines Vorgangs in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • 16X und 16Y sind einige Querschnittsansichten eines Vorgangs in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • 17X und 17Y sind einige Querschnittsansichten eines Vorgangs in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • 18X und 18Y sind einige Querschnittsansichten eines Vorgangs in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • 19X und 19Y sind einige Querschnittsansichten eines Vorgangs in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • 19 ist eine schematische perspektivische Ansicht eines Vorgangs in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zur Ausführung verschiedener Merkmale des vorgesehenen Gegenstandes vor. Spezielle Beispiele für Komponenten und Anordnungen sind in der Folge zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich nur Beispiele und sind nicht als Einschränkung gedacht. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Merkmale zwischen dem ersten und zweiten Merkmal gebildet sein können, sodass das erste und zweite Merkmal nicht in direktem Kontakt sein können. Überdies kann die vorliegende Offenbarung in den unterschiedlichen Beispielen Bezugsnummern und/oder -buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und setzt an sich keine Beziehung zwischen den unterschiedlichen besprochenen Ausführungsformen und/oder Konfigurationen fest.
  • Ferner können auf den Raum bezogene Begriffe, wie ”unterhalb”, ”unter”, ”unterer”, ”über”, ”oberer” und dergleichen hier für eine Vereinfachung einer Beschreibung verwendet werden, um ein Verhältnis eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben, die in den Figuren dargestellt sind. Die auf den Raum bezogenen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung in Gebrauch oder Betrieb zusätzlich zu der in den Figuren dargestellten Ausrichtung beinhalten. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder in anderen Ausrichtungen) sein und die auf den Raum bezogenen Angaben, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Ein Fin-Feldeffekttransistor (FinFET) mit einer darin enthaltenen Versetzung und ein Verfahren zu dessen Herstellung werden gemäß den verschiedenen Ausführungsformen bereitgestellt. Es sind einige Zwischenschritte zur Bildung des FinFET dargestellt. Es werden wenige Variationen der Ausführungsformen besprochen. In allen verschiedenen Ansichten und beispielhaften Ausführungsformen werden gleiche Bezugszeichen zur Bezeichnung gleicher Elemente verwendet.
  • 3, 9 und 12 sind schematische perspektivische Ansichten eines FinFET-Vorläufers 100 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 3X, 3Y, 3Z, 4X, 4Y, 4Z, 5Y, 6Y, 7X, 7Y, 8X, 8Y, 9X, 9Y, 10X, 10Y, 11X, 11Y, 12X, 12Y und 12Z sind Querschnittsansichten eines FinFET-Vorläufers 100 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 14Y, 15X, 15Y, 16X, 16Y, 17X, 17Y, 18X, 18Y und 19Y sind Querschnittsansichten eines FinFET-Vorläufers 100 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Das Verfahren 400 und der FinFET-Vorläufer 100 werden gemeinsam unter Bezugnahme auf 3 bis 12 beschrieben. Das Verfahren 401 und der FinFET-Vorläufer 100 werden gemeinsam unter Bezugnahme auf 14Y bis 19Y beschrieben. Es ist klar, dass zusätzliche Vorgänge vor, während und nach dem Verfahren 400 und 401 ausgeführt werden können, und einige der beschriebenen Vorgänge für einige andere Ausführungsformen der Verfahren wiederholt, ersetzt oder eliminiert werden können.
  • 1 zeigt eine schematische perspektivische Ansicht einer Halbleitervorrichtung 200. Die Halbleitervorrichtung 200 ist eine FinFET-Struktur. Es ist ein Koordinatensystem mit Pfeilen dargestellt, die in drei Richtungen, X, Y und Z, zeigen. Richtung X, Richtung Y und Richtung Z sind zueinander orthogonal. Richtung X verläuft in Richtung einer Gate-Länge und einer Grat-Breite. Richtung Z ist eine Richtung für eine Draufsicht. Falls nicht anderes angegeben ist, werden in der gesamten Beschreibung die Querschnittsansichten in 3X, 4X, 5X, 6X, 7X, 8X, 9X, 10X, 11X, 12X, 15X, 16X, 17X, 18X und 19X aus einer Blickrichtung in Richtung X erhalten, deren Figurenzahlen einen Buchstaben ”X” enthalten. Falls nicht anderes angegeben ist, werden in der gesamten Beschreibung die Querschnittsansichten in 3Y, 4Y, 5Y, 6Y, 7Y, 8Y, 9Y, 10Y, 11Y, 12Y, 14Y, 15Y, 16Y, 17Y, 18Y und 19Y aus einer Blickrichtung in Richtung Y erhalten, deren Figurenzahlen einen Buchstaben ”Y” enthalten. Falls nicht anderes angegeben ist, werden in der gesamten Beschreibung die Querschnittsansichten in 3Z, 4Z, 10Z und 12Z aus einer Blickrichtung in Richtung Z erhalten, deren Figurenzahlen einen Buchstaben ”Z” enthalten.
  • In 1 enthält eine Halbleitervorrichtung 200 eine Gratstruktur 11, eine Isolationsregion 10, eine Gate-Struktur 14, einen Gate-Abstandhalter 15, eine Gate-Elektrodenschicht 16, eine dielektrische Gate-Schicht 7, eine Grenzflächenschicht 18, einige Epitaxieregionen 13 und einige Versetzungen 12.
  • Die Isolationsregion 10 liegt unter der Gate-Struktur 14 und ist nahe einem unteren Abschnitt der Gratstruktur 11.
  • Eine beispielhafte Isolationsregion 10 verwendet eine Isolationstechnologie, wie eine Grabenisolation (Shallow Trench Isolation – STI), um verschiedene Regionen zu definieren und elektrisch zu isolieren, wie die Gratstruktur 11. Die ist Isolationsregion 10 besteht aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, einem Luftspalt, anderen geeigneten Materialien oder Kombinationen davon.
  • Die Gratstruktur 11 liegt zwischen Isolationsregionen 10. Die Gratstruktur 11 ist länglich, so dass sie eine erste Längsachse enthält, die in dieselbe Richtung wie Richtung X verläuft. Ein Abschnitt der Gratstruktur 11 liegt über der Isolationsregion 10. Die Gratstruktur 11 ist kontinuierlich an jeder Seite der Gate-Struktur 14. Ein Abschnitt 111 der Gratstruktur 11 ist von der Gate-Struktur 14 bedeckt und steht mit einem Gate-Abstandhalter 15 in Kontakt. In einigen Ausführungsformen ist der Abschnitt 111 eine Kanalregion eines FinFET. Ein unterer Abschnitt einer Versetzung 12 befindet sich in der Gratstruktur 11.
  • Die Gratstruktur 11 besteht aus jedem geeigneten Material, einschließlich Silizium und Siliziumgermanium. Die Gratstruktur 204 enthält verschiedene dotierte Regionen. Zum Beispiel enthalten die dotierten Regionen eine leicht dotierte Source/Drain-(LDD)Region (nicht dargestellt) und eine Source/Drain-(S/D)Region (nicht dargestellt). Die S/D-Regionen sind mit einem Dotierungsmittel vom p-Typ, einem Dotierungsmittel vom n-Typ und/oder Kombinationen davon dotiert. Die Dotierungsmittel vom p-Typ enthalten Bor oder BF2; die Dotierungsmittel vom n-Typ enthalten Phosphor oder Arsen. Die Dotierungsspezies wird anhand einer Art von Vorrichtung, wie einer FinFET-Vorrichtung vom n-Typ oder einer FinFET-Vorrichtung vom p-Typ, gewählt. Die S/D-Regionen können verschiedene Dotierungsprofile enthalten.
  • Die Gate-Struktur 14 liegt auf einer Oberseite der Erfindung 10 und der Gratstruktur 11. Die Gate-Struktur 14 ist länglich, so dass sie eine zweite Längsachse enthält, die in dieselbe Richtung wie die Richtung Y verläuft. Die Gate-Struktur 14 liegt über dem Abschnitt 111 der Gratstruktur 11. Der Abschnitt 111 ist in gestrichelten Linien dargestellt, da der Abschnitt 111 im Inneren der Gate-Struktur 14 liegt. Eine obere Seite und Seitenwände SW von Abschnitt 111 stehen mit der Gate-Struktur 14 in Kontakt. Der Abschnitt 111 der Gratstruktur 11 steht mit einer Gate-Struktur 14 in Kontakt. Ein Abschnitt der Gate-Struktur 14 steht mit einer Epitaxieregion 13 nahe dem Abschnitt 111 der Gratstruktur 11 in Kontakt. Die Gate-Struktur 14 ist an jeder Seite der Gratstruktur 11 kontinuierlich. Einige untere Abschnitte von Versetzungen 12 befinden sich im Abschnitt 111 der Gratstruktur 11 und einigen Abschnitte der Gratstruktur 11 zwischen Isolationsregionen 10. Die Gate-Struktur 14 enthält eine Grenzflächenschicht 18 am Boden, eine dielektrische Gate-Schicht 17 auf der Oberseite der Grenzflächenschicht 18, eine Gate-Elektrodenschicht 16 an einer Oberseite der dielektrischen Gate-Schicht 17 und einige Gate-Abstandhalter 15 an jeder Seite der Gate-Struktur 14. Ein Gate-Stapel enthält eine Grenzflächenschicht 18, eine dielektrischen Gate-Schicht und eine Gate-Elektrodenschicht 16.
  • Eine beispielhafte Grenzflächenschicht 18 enthält Siliziumoxid (z. B. thermisches Oxid oder chemisches Oxid) und/oder Siliziumoxynitrid (SiON). Die dielektrische Gate-Schicht 17 ist über der Grenzflächenschicht 18 angeordnet. Die dielektrische Gate-Schicht 17 enthält ein dielektrisches Material, wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, ein dielektrisches Material mit hoher Dielektrizitätszahl, ein anderes geeignetes dielektrisches Material und/oder Kombinationen davon. Beispiele für ein Material mit hoher Dielektrizitätszahl enthalten HfO2, HfSiO, HfSiON, HfTaO, HfTaO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Hafniumdioxid-Aluminiumoxid-(HfOZi-Al2O3)Legierung, andere geeignete Materialien mit hoher Dielektrizitätszahl und/oder Kombinationen davon. Die Gate-Elektrodenschicht 16 liegt über der dielektrischen Gate-Schicht 17. Die Gate-Elektrodenschicht 16 enthält jedes geeignete Material, wie Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Molybdän, Tantalnitrid, Nickelsilicid, Kobaltsilicid, TiN, WN, TiAl, TiAlN, TaCN, TaSiN, Metalllegierungen, andere geeignete Materialien und/oder Kombinationen davon. Der Gate-Abstandhalter 15 ist an jeder Seite des Gate-Stapels angeordnet. Der Gate-Abstandhalter 15 besteht aus einem Nitridmaterial (z. B. Siliziumnitrid), einem dielektrischen Material, wie Siliziumnitrid, Siliziumnitrid dotiert mit Kohlenstoff, Siliziumcarbid, Siliziumoxid, Siliziumoxynitrid, Siliziumoxynitrid dotiert mit Kohlenstoff, anderen geeigneten Materialien und/oder Kombinationen davon. Es ist klar, dass die Gate-Struktur 14 zusätzliche Schichten wie Diffusions-/Sperrschichten (nicht dargestellt), leitende Schichten (nicht dargestellt), andere geeignete Schichten und/oder Kombinationen davon enthalten kann.
  • Die Epitaxieregion 13 bedeckt eine Oberseite der Gratstruktur 11. Die Epitaxieregion 13 ist an jeder Seite der Gate-Struktur 14 diskontinuierlich. Die Epitaxieregion 13 ist in dieselbe Richtung wie die Richtung X länglich. Mehrere Versetzungen 12 befinden sich im Inneren der Epitaxieregion 13. Die Epitaxieregion 13 enthält eine Oberfläche in einer polygonalen Form. Die Oberfläche ist orthogonal zur Richtung X. Ein Abschnitt der Oberfläche steht mit einem Gate-Abstandhalter 15 an jeder Seite der Gate-Struktur 14 in Kontakt.
  • Die Epitaxieregion 13 besteht aus einigen Halbleitermaterialien mit einer Gitterkonstante, die sich von jener der Gratstruktur 11 unterscheidet. Versetzungen 12 in der Epitaxieregion 13 sorgen für eine Zugverspannung oder eine Druckverspannung in der Epitaxieregion 13 und am Abschnitt 111 der Gratstruktur 11. Für einen FnFET vom n-Typ oder eine Metall-Oxid-Halbleitervorrichtung vom n-Typ (NMOS) sorgt ein Hinzufügen von SiC in der Epitaxieregion 13 für eine Zugverspannung. Für den FinFET vom p-Typ oder eine Metall-Oxid-Halbleitervorrichtung vom p-Typ (PMOS) sorgt ein Hinzufügen von SiGe in der Epitaxieregion 13 für eine Druckverspannung. In einigen Ausführungsformen befinden sich gewünschte Unreinheiten in der Epitaxieregion 13.
  • Mehrere Versetzungen 12 befinden sich in der Epitaxieregion 13 und in der Gratstruktur 11. Die Versetzung 12 erstreckt sich kontinuierlich von der Epitaxieregion 13 zur Gratstruktur 11 im Abschnitt 111 und zwischen Isolationsregionen 10. Die Versetzungen 12 an einer Seite der Gate-Struktur 14 sind annähernd parallel zueinander. Zum Beispiel enthalten die meisten Versetzungen 12 einen unteren Abschnitt, der ungleichförmig schräg zur Gate-Struktur 14 verläuft. In einigen Ausführungsformen ist ein Abstand zwischen jeder Versetzung 12 annähernd derselben. Die Versetzung 12 enthält eine ebene Region, die sich aus einer Gitterfehlanpassung in der ebenen Region ergibt. Die ebene Region enthält eine untere Kante L parallel zur zweiten Längsachse, die in der Richtung Y liegt. Die Versetzungen 12 an beiden Seiten der Gate-Struktur 14 sind in Bezug auf die Gate-Struktur 14 annähernd symmetrisch.
  • 2A zeigt einen Verfahrensablauf zur Bildung einer Halbleitervorrichtung 200 in 1. Vorgang 410 nimmt einen FinFET-Vorläufer 100 auf. Einige beispielhafte Ausführungsformen für den Vorgang 410 sind in 3, 3X, 3Y, 3Z dargestellt. Vorgang 420 strukturiert eine Gratstruktur 11. Einige beispielhafte Ausführungsformen für den Vorgang 420 sind in 4X, 4Y, 4Z, 5X und 5Z dargestellt. Vorgang 430 bildet eine Deckschicht 21 auf dem FinFET-Vorläufer 100. Einige beispielhafte Ausführungsformen für den Vorgang 430 sind in 7X und 7Y dargestellt. Vorgang 440 führt eine Präamorphisierungsimplantation (PAI) 31 am FinFET-Vorläufer 100 aus. Einige beispielhafte Ausführungsformen für den Vorgang 440 sind in 8X und 8Y dargestellt. Vorgang 450 führt ein thermisches Ausheilen am FinFET-Vorläufer 100 aus. Vorgang 460 entfernt einige obere Abschnitte der Gratstrukturen 11. Einige beispielhafte Ausführungsformen für den Vorgang 460 sind in 10X, 10Y, 10Z, 11X und 11Y dargestellt. Vorgang 470 bildet einige Epitaxieregionen 13 auf der Oberseite der Gratstrukturen 11. Einige beispielhafte Ausführungsformen für den Vorgang 470 sind in 12, 12Y, 12Z und 12 dargestellt.
  • 2B zeigt einen Verfahrensablauf zum Strukturieren der Gratstruktur 11 im Vorgang 420. Vorgang 420 enthält einige Teilverfahrensschritte, wie Vorgang 421, Vorgang 422, Vorgang 423 und Vorgang 430. Vorgang 421 bildet einen Fotolack 20 auf der Gratstruktur 11. Einige beispielhafte Ausführungsformen für Vorgang 421 sind in 4X, 4Y und 4Z dargestellt. Vorgang 422 ätzt die Gratstruktur 11. Einige beispielhafte Ausführungsformen für Vorgang 422 sind in 5X und 5Y dargestellt. Vorgang 423 entfernt den Fotolack 20. Einige beispielhafte Ausführungsformen für den Vorgang 423 sind in 6X und 6Y dargestellt. Vorgang 430 bestimmt, ob eine weitere nach oben führende Stufe 22 gebildet wird. Zur Bildung einer weiteren nach oben führenden Stufe 22 werden Vorgang 421 bis Vorgang 423 wiederholt. Zum Beenden der Bildung einer weiteren nach oben führenden Stufe 22 wird Vorgang 430 zur Bildung einer Deckschicht 21 auf dem FinFET-Vorläufer 100 durchgeführt.
  • Unter Bezugnahme auf 3, 3Y, 3X und 3Z wird ein FinFET-Vorläufer 100 aufgenommen. Der jeweilige Vorgang ist als Vorgang 410 in 2A dargestellt.
  • Die Gratstruktur 11 enthält eine Seitenwand SW in Kontakt mit der Gate-Struktur 14. Die Gratstruktur 11 liegt zwischen Isolationsregionen 10. Eine Höhe H1 eines oberen Abschnitts der Gratstruktur 11 verläuft von einer Oberfläche S3 der Isolationsregion 10 zu einer oberen Oberfläche TS des oberen Abschnitts der Gratstruktur 11. Der obere Abschnitt der Gratstruktur 11 ist ein Abschnitt der Gratstruktur 11 über der Oberfläche S3. Die Höhe H1 ist für die Gratstruktur 11 an jeder Seite der Gate-Struktur 14 annähernd dieselbe wie für den Abschnitt 111. In 3Z ist die Gratstruktur 11 länglich, so dass sie eine erste Längsachse enthält, die in derselben Richtung wie Richtung X liegt. Die Gate-Struktur 14 ist länglich, so dass sie eine zweite Längsachse enthält, die in derselben Richtung wie Richtung Y liegt. Die erste Längsachse ist zur zweiten Längsachse orthogonal. Der Abschnitt 111 der Gratstruktur 11 liegt an einer Schnittregion der Gate-Struktur 14 und der Gratstruktur 11. Der Abschnitt 111 enthält eine Seitenwand SW in Kontakt mit einem Gate-Abstandhalter 15 und dem Gate-Stapel.
  • Die Isolationsregion 10 wird durch einen geeigneten Prozess gebildet, der einen Fotolithographieprozess, ein Ätzen eines Grabens in einer Trägerschicht (nicht dargestellt) durch Verwendung von Trockenätzen und/oder Nassätzen, und ein Füllen des Grabens unter Verwendung einer chemischen Dampfphasenabscheidung (CVD) mit einem oder mehreren dielektrischen Material(ien) enthält. Die Gräben werden zur Bildung einer Gratstruktur 11 zwischen den Isolationsregionen 10 gefüllt.
  • Unter Bezugnahme auf 4Y, 4X und 4Z wird ein Fotolack 20 auf der Gratstruktur 11 gebildet. Der entsprechende Vorgang ist als Vorgang 420 in 2A und Vorgang 421 in 2B dargestellt.
  • In 4Y wird der Fotolack 20 gebildet. Der Fotolack 20 wird durch ein geeignetes Verfahren in einem Lithografieprozess strukturiert. Der Lithografieprozess kann ein Lithografieprozess sein, der ein Bilden eines Fotolacks 20, der über der Gratstruktur 11, der Isolationsregion 10 und der Gate-Struktur 14 liegt, Belichten des Fotolacks 20 mit einer Struktur, Durchführen eines Backprozesses nach dem Belichten und Entwickeln des Fotolacks 20 zur Bildung eines Maskierungselements, das den Fotolack 20 enthält, enthalten. Die Struktur bedeckt den oberen Abschnitt der Gratstruktur 11 nahe der Gate-Struktur 14.
  • In 4X und 4Z sind einige Oberflächen S freigelegt und nicht vom Maskierungselement bedeckt. Die Oberflächen S sind in Bezug auf die Gate-Struktur 14 symmetrisch. Die Oberfläche S enthält eine Länge L1 in Richtung X. in 4Y befindet sich die Oberfläche S auf dem oberen Abschnitt der Gratstruktur 11, eine Länge L1 ist dargestellt, um eine Länge der Oberfläche S anzugeben.
  • Unter Bezugnahme auf 5X und 5Y wird eine Gratstruktur 11 geätzt. Der entsprechende Vorgang ist als Vorgang 420 in 2A und Vorgang 421 in 2B dargestellt.
  • Der Ätzprozess 30 wird an der Gratstruktur 11 entlang der Richtung Z durchgeführt. Der obere Abschnitt 11, der nicht von Fotolack 20 bedeckt ist, wird durch einen Ätzprozess 30 vertieft. Das Maskierungselement wird zum Ätzen der Gratstruktur 11 in Form von nach oben führenden Stufen 22 durch Vertiefen des oberen Abschnitts verwendet. Eine obere Kante der nach oben führenden Stufe 22 ist mit einer gestrichelten Linie dargestellt, da die obere Kante der nach oben führenden Stufe 22 von Fotolack 20 bedeckt ist. Der obere Abschnitt wird mit reaktiven Ionenätz-(RIE)Prozessen und/oder anderen geeigneten Prozessen geätzt. In einem Beispiel werden die nach oben führenden Stufen 22 durch Strukturieren und Ätzen eines Abschnitts der Gratstruktur 11 gebildet. Einige Abschnitte der Gratstruktur 11 werden über eine Strecke D in Richtung Z vertieft, um eine nach oben führende Stufe 22 zu bilden. Die Höhe H1 minus der Höhe H2 ist gleich der Strecke D. Eine erste Ecke 1C weist einen Abstand zum Gate-Abstandhalter 15 mit einer Länge L2 horizontal in Richtung X auf. Die Länge L2 ist etwa eine Strecke, die von einer Oberfläche des Fotolacks 20, gemessen vom Gate-Abstandhalter 15, eingenommen wird.
  • In einigen Ausführungsformen ist der Ätzprozess 30 ein selektives Ätzen. Das selektive Ätzen kann fluorhältiges Gas, HBr und/oder Cl2 als Ätzgas enthalten. In einigen Ausführungsformen kann eine Vorspannung, die im Ätzprozess 30 verwendet wird, eingestellt werden, um eine bessere Kontrolle einer Ätzrichtung zu ermöglichen, so dass diese isotrop oder anisotrop ist. In einigen Ausführungsformen kann ein Ätzprozess 30 ein selektives Ätzen mit einer langsameren Ätzrate für Material im Fotolack 20 als Materialien, wie Silizium, in der Gratstruktur 11 enthalten. In einigen Ausführungsformen kann ein Vertiefungsprozess durch einen oder mehrere Ätzprozess(e) 30 ausgeführt werden. Es können verschiedene Ätzmittel zum Ätzen verschiedener Materialzusammensetzungen verwendet werden.
  • Unter Bezugnahme auf 6X und 6Y wird der Fotolack 20 entfernt. Der entsprechende Vorgang ist als Vorgang 420 in 2A und Vorgang 423 in 2B dargestellt. Der Fotolack 20 wird durch jedes geeignete Verfahren wie Ätzen, Zurückätzen oder Planarisieren entfernt. Es werden zwei nach oben führende Stufen 22 gebildet. Die nach oben führende Stufe 22, die einer oberen Oberfläche der Gate-Struktur 14 am nächsten liegt, ist eine obere Stufe. Die nach oben führende Stufe 22, die einer Isolationsregion 10 am nächsten liegt, ist eine untere Stufe. Die nach oben führende Stufe 22 steht von der Oberfläche S3 der Isolationsregion 10 mit einem Niveau H2 ab. Die nach oben führenden Stufen 22 sind an jeder Seite der Gate-Struktur 14 symmetrisch. Die nach oben führende Stufe 22 enthält eine erste Ecke 1C und eine zweite Ecke 2C. Eine Höhe der nach oben führenden Stufe 22 wird vertikal von einer ersten Ecke 1C zu einer zweiten Ecke 2C gemessen. Eine Länge der nach oben führenden Stufe 22 wird horizontal von einer ersten Ecke 1C zu einer zweiten Ecke 2C gemessen.
  • In einigen Ausführungsformen werden mehrere nach oben führende Stufen 22 zwischen der oberen Stufe und der unteren Stufe mit mehreren ersten Ecken 1C und zweiten Ecken 2C gebildet. Die erste Ecke 1C ist nach innen konkav. Die zweite Ecke 2C ist nach außen in einem fast rechten Winkel konvex. Die mehreren nach oben führenden Stufen 22 werden durch den Vorgang 420 in 2B gebildet. Die Durchführung einer Wiederholung, die Vorgang 421, Vorgang 422, Vorgang 423 und Vorgang 430 enthält, kann eine nach oben führende Stufe 22 an jeder Seite der Gate-Struktur 14 bilden. Die untere Stufe wird in der ersten Wiederholung gebildet und die obere Stufe wird in der letzten Wiederholung gebildet. Bei jeder Wiederholung wird ein Fotolack 20 im Vorgang 421 im Vergleich zu einem Fotolack 20, der in einer vorangehenden Wiederholung gebildet wird, kleiner gebildet, um eine kürzere Länge L2 für jede anschließend gebildete nach oben führende Stufe 22 zu erhalten. Bei jeder Wiederholung wird eine Strecke D im Vorgang 422 relativ zu einer Strecke D, die in einer vorangehenden Wiederholung geätzt wurde, kürzer geätzt, um ein höheres Niveau H2 für jede anschließend gebildete nach oben führende Stufe 22 zu bilden.
  • Alternativ wird in einigen anderen Ausführungsformen der Lithografieprozess durch eine maskenlose Fotolithografie, ein Elektronenstrahlschreiben und ein Ionenstrahlschreiben ausgeführt oder ersetzt. In einer anderen Alternative könnte der Lithografieprozess eine Nanoimprint-Technologie ausführen. Bei Verwendung der maskenlosen Fotolithografie werden Vorgang 421 und Vorgang 423 in 2B übersprungen.
  • Als Alternative zur herkömmlichen Fotolithografie kann die nach oben führende Stufe 22 durch einen Doppelstrukturierungs-Lithografie (Double-Pattering Lithography, DPL) Prozess ausgeführt werden. DPL ist ein Verfahren zum Konstruieren einer Struktur auf einer Trägerschicht durch Teilen der Struktur in zwei verschachtelte Strukturen. Verschiedene DPL-Methodologien enthalten eine doppelte Belichtung (z. B. unter Verwendung von zwei Maskensätzen), Bilden einiger Abstandshalter neben Merkmalen und Entfernen der Merkmale, um eine Struktur der Abstandshalter bereitzustellen, Einfrieren von Fotolack 20 und/oder andere geeignete Prozesse. Es ist klar, dass die nach oben führenden Stufen 22 auf ähnliche Weise gebildet werden können.
  • Unter Bezugnahme auf 7X und 7Y wird eine Deckschicht 21 auf dem FinFET-Vorläufer 100 gebildet. Der entsprechende Vorgang ist als Vorgang 430 in 2A dargestellt.
  • Die Deckschicht 21 ist eine Decke, die eine Oberseite der Gratstruktur 11 und einen Abschnitt der Gate-Struktur 14 bedeckt. Die Deckschicht 21 liegt gleichförmig auf, wobei sie einer Kontur 22 der nach oben führenden Stufen 22 auf jeder Seite der Gate-Struktur 14 folgt. Die Kontur 33 ist in gestrichelter Linie dargestellt, da die nach oben führende Stufe 22 von der Deckschicht 21 bedeckt ist. Die Deckschicht 21 wird von einer Seitenwand SW und einem oberen Abschnitt von Gratstrukturen 11 gezüchtet. Einige Materialien der Deckschicht 21 enthalten Siliziumnitrid, Titannitrid, Oxynitrid, Oxid, SiGe, SiC, SiON und/oder Kombinationen davon. Die Deckschicht 21 enthält eine inhärente Zugverspannung oder Druckverspannung. Für einen FinFET-Vorläufer 100, der zu einem FinFET vom p-Typ wird, enthält die Deckschicht 21 eine inhärente Druckverspannung. Im Gegensatz dazu enthält die Deckschicht 21 für einen FinFET-Vorläufer 100, der zu einem FinFET vom n-Typ wird, eine inhärente Zugverspannung. Ein Bildungsprozess der Deckschicht 21 ist so eingestellt, dass eine Verspannung auf einen gewünschten Wert eingestellt wird. In einigen Ausführungsformen ist die Deckschicht 21 eine einzige Schicht. In anderen Ausführungsformen besteht die Deckschicht 21 aus mehreren Teilschichten. Einige Bildungsverfahren enthalten eine Atomlagenabscheidung (ALD), eine chemische Dampfphasenabscheidung (CVD) oder physikalische Dampfphasenabscheidung (PVD) oder dergleichen. Die Deckschicht 21, die ein Siliziumnitrid enthält, wird durch Niederdruck-CVD (LPCVD) gebildet. Die Deckschicht 21, die ein Siliziumnitrid enthält, wird durch plasmaverstärkte CVD (PECVD) gebildet. Die Deckschicht 21, die ein Tetraethylorthosilicat enthält, wird durch einen CVD-Prozess gebildet. Die Deckschicht 21, die ein Siliziumoxid enthält, wird durch einen Prozess mit hohem Aspektverhältnis (HARP) gebildet.
  • Unter Bezugnahme auf 8Y und 8X wird eine Präamorphisierungsimplantation (PAI) 31 am FinFET-Vorläufer 100 durchgeführt. Der entsprechende Vorgang ist als Vorgang 440 in 2A dargestellt. In einigen Ausführungsformen wird die PAI 31 unter Verwendung Germanium, Silizium oder dergleichen durchgeführt. Eine Dosierung und eine Temperatur des PAI-Prozesses 31 werden für verschiedene Designzwecke kontrolliert. In einigen Ausführungsformen wird die PAI 31 bei einer niedrigen Implantationstemperatur oder bei Raumtemperaturen durchgeführt. Der FinFET-Vorläufer 100 wird der PAI 31 unterzogen. Die PAI 31 injiziert einige Dotierungsspezies in Gratstrukturen 11 und bricht ein Halbleitergitter darin auf. Durch Einführen einer Dotierungsspezies wie Si, Ge, Ar, Xe, BF2, As und/oder In in Gratstrukturen 11 wird ein Molekulargitter der Gratstruktur 11 beschädigt. Dies erzeugt eine amorphe Region (nicht dargestellt) innerhalb des Halbleitermaterials der Deckschicht 21 und Gratstruktur 11. Die amorphe Region enthält amorphes Silizium und einige Polysiliziumkörner. Abschnitte 111 sind mit gestrichelten Linien dargestellt, da sie hinter der Deckschicht 21 in 7X und 8X liegen. Der Abschnitt 111 der Gratstruktur 11 unter der Gate-Struktur 14 ist vor der PAI 31 geschützt und verbleibt mit einer kristallinen Struktur. In einigen Ausführungsformen wird die Struktur 11 mehreren Implantationen mit einer Reihe von Energien, Dotierungsspezies, Winkeln und Dosierungen unterzogen. In einigen Ausführungsformen wird ein strukturierter Fotolack (nicht dargestellt) zum Definieren der amorphen Region und zum Schützen anderer Regionen des FinFET-Vorläufers 100 vor einem Implantationsschaden verwendet. Zum Beispiel legt die strukturierte Fotolackschicht die Gratstrukturen 11 für die PAI 31 frei, während die Gate-Struktur 14 vor der PAI 31 geschützt ist. In einigen Ausführungsformen wird eine strukturierte Hartmaskenschicht, wie eine SiN- oder SiON-Schicht, zum Definieren der amorphen Region verwendet.
  • In einigen Ausführungsformen wird der Vorgang 440 übersprungen, so dass ein thermisches Ausheilen am FinFET-Vorläufer 100 nach einer Bildung einer Deckschicht 21 durchgeführt wird. In 2A führt der Vorgang 450 die thermische Ausheilung am FinFET-Vorläufer 100 durch. Die thermische Ausheilung wird zur Bildung von Defekten in den amorphisierten Regionen ausgeführt. Die thermische Ausheilung wird mit Kurzzeittempern (Rapid Thermal Anneal, RTA), Lasertempern oder anderen Temperverfahren durchgeführt. In einigen Ausführungsformen wird ein thermisches Ausheilen mit einem Spike-RTA ausgeführt. Das thermische Ausheilen kann eine lange Vorerwärmung enthalten.
  • Infolge der thermischen Ausheilung wird die Gratstruktur 11 mit gespeicherter Verspannung, die von der Deckschicht 21 erhalten wird, rekristallisiert. Die Deckschicht 21 wird durch einen geeigneten Prozess entfernt, der einen Nassätz- oder einen Trockenätzprozess enthält. In einem Beispiel wird die Deckschicht 21, die aus einem Siliziumnitrid besteht, durch einen Ätzvorgang entfernt, der eine Phosphorsäure beinhaltet. In einem anderen Beispiel wird die Deckschicht 21, die aus einem Siliziumoxid besteht, durch einen Ätzverfahrensschritt entfernt, der eine Fluorwasserstoffsäure (HP) oder eine gepufferte HF enthält. In einem anderen Beispiel wird die Deckschicht 21 durch einen Chemisch-Mechanischen Planarisierungs-(CMP)Prozess entfernt. Die Deckschicht 21 wird entfernt, aber die Gratstrukturen 11 behalten eine Verspannungswirkung bei. Die Beibehaltung der Verspannungswirkung erfolgt durch Vorgang 430, 440 und 450 und wird als Stress-Memorization Technique (verspannungsspeichernder Prozess, SMT) bezeichnet.
  • Unter Bezugnahme auf 9, 9Y und 9X werden Versetzungen 12 gebildet. Die Versetzung 12 wird neben der ersten Ecke 1C und der zweiten Ecke 2C gebildet. Die Versetzungen 12 werden an jeder Seite der Gate-Struktur 14 gebildet, so dass die Versetzungen an jeder Seite der Gate-Struktur 14 annähernd symmetrisch sind. An einer Seite der Gate-Struktur 14 sind Versetzungen 12 annähernd parallel. Die unteren Abschnitte von Versetzungen 12 verlaufen gleichförmig schräg zur Gate-Struktur 14. Die Versetzung 12 enthält eine ebene Region, die sich aus einer Gitterfehlanpassung neben der ebenen Region ergibt. Eine rekristallisierte Region enthält einige Unregelmäßigkeiten neben der Versetzung 12. Zum Beispiel ist eine lokal gleichförmige Region über der ebenen Region mit anderen Regionen unter der ebenen Region fehlausgerichtet. Diese Form einer Fehlausrichtung führt zu Versetzungen 12. Die ebene Region enthält eine untere Kante L parallel zu Richtung V. Der untere Abschnitt der Versetzung 12 und die untere Kante L befinden sich in einem unteren Abschnitt der Gratstruktur 11. Die Gesamtzahl von Versetzungen 12 im FinFET-Vorläufer 100 ist ungefähr eine Gesamtzahl von ersten Ecken 1C plus einer Gesamtzahl von zweiten Ecken 2C. Mehrere Versetzungen 12 befinden sich innerhalb der Gratstruktur 11. Die Versetzung 12 erstreckt sich kontinuierlich von der ersten Ecke 1C und der zweiten Ecke 2C zum Abschnitt 111 und zwischen Isolationsregionen 10. In einigen Ausführungsformen ist an einer Seite der Gate-Struktur 14 ein Abstand zwischen jeder Versetzung 12 etwa derselbe. In 9X enthält die Versetzung 12 eine ebene Region. 9 zeigt eine schematische perspektivische Ansicht eines FinFET-Vorläufers 100 mit zwei nach oben führenden Stufen 22 und einigen darin gebildeten Versetzungen 12.
  • Unter Bezugnahme auf 10Y, 10X und 10Z sind einige obere Abschnitte der Gratstrukturen 11 entfernt. Der entsprechende Vorgang ist als Vorgang 460 in 2A dargestellt.
  • Ein Fotolack 20 ist auf der Oberseite der Gate-Struktur 14 aufgetragen. Ein Ätzprozess 30 vertieft die oberen Abschnitte der Gratstruktur 11. Der Abschnitt 111 der Gratstruktur 11 verbleibt und wird von der Gate-Struktur 14 geschützt. Die Entfernung der oberen Abschnitte der Gratstruktur 11 durch einen Lithografieprozess enthält eine Bildung eines Fotolacks 20 über dem FinFET-Vorläufer 100, ein Strukturieren des Fotolacks 20, so dass er einige Öffnungen aufweist, die die Gratstruktur 11 an jeder Seite der Gate-Struktur 14 freilegen, und ein Ätzen der Gratstruktur 11. Die Bildung des Fotolacks 20 beinhaltet ein Auftragen von Fotolack (z. B. Rotationsbeschichtung), Weichbacken, Maskenausrichtung. Die Strukturierung des Fotolacks 20 beinhaltet ein Backen nach der Belichtung, ein Entwickeln einer Fotolackschicht, ein Spülen, Trocknen (z. B. Hartbacken), andere geeignete Prozesse oder Kombinationen davon.
  • Der Ätzprozess 30 ist ein Trockenätzprozess. Der Trockenätzprozess kann in einer Ätzkammer ausgeführt werden. Der Trockenätzprozess kann mit einem sauerstoffhältigen Gas, einem fluorhältigen Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), einem chlorhältigen Gas (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), einem bromhältigen Gas (z. B. HBr, He und/oder CHBr3), iodhältigen Gas, anderen geeigneten Gasen und/oder Plasmen und/oder Kombinationen davon ausgeführt werden. In einigen Ausführungsformen verwendet der Trockenätzprozess eine O2-Plasmabehandlung und/oder eine O2/N2-Plasmabehandlung. Ferner kann der Trockenätzprozess über eine geeignete Dauer ausgeführt werden. Einige Prozessparameter, wie Ätzdauer und/oder Ätzrate, sind einstellbar um zu kontrollieren, wieviel Material von der Gratstruktur 11 entfernt wird.
  • Alternativ ist in einigen anderen Ausführungsformen der Ätzprozess 30 ein Nassätzprozess oder eine Kombination aus Trocken- und Nassätzprozess. Einige Prozessparameter wie Konzentration eines Säurebades, Temperatur eines chemischen Bades, Rühren eines Lösungsbades und/oder die Ätzdauer, sind einstellbar um zu kontrollieren, wie viel vom oberen Abschnitt von der Gratstruktur 11 entfernt wird.
  • Alternativ wird der Lithografieprozess durch andere Verfahren ausgeführt oder ersetzt, wie maskenlose Fotolithografie, Elektronenstrahlschreiben und Ionenstrahlschreiben. In einer anderen Alternative könnte der Lithografieprozess durch eine Nanoimprint-Technologie ausgeführt werden.
  • Unter Bezugnahme auf 11Y und 11X bleiben einige verbleibende Abschnitte der Gratstruktur 11 zurück. Ein verbleibender Abschnitt der Gratstruktur 11 hat eine Oberfläche S2. Die Oberfläche S2 der verbleibenden Abschnitte ist höher als eine Oberfläche S3 der Isolationsregion 10. Wenn der obere Abschnitt der Gratstruktur 11 entfernt ist, liegt der Abschnitt 111 in 11X frei. Der Trockenätzprozess kann ein physikalisches Ätzen für ein anisotropes Ätzen sein, um den Abschnitt 111 mit im Wesentlichen vertikalen Seiten zu erhalten, die in Richtung X weisen.
  • Ein unterer Abschnitt der mehreren Versetzungen 12 liegt innerhalb des verbleibenden Abschnitts der Gratstruktur 11. Eine Versetzung 12 verbleibt in der Gratstruktur 11 im Abschnitt 111 und zwischen Isolationsregionen 10. Eine Versetzung 12 wird durch den Ätzprozess 30 in 10X verkürzt. Ein Niveau der Oberfläche S2 wird durch einige Prozessparameter im Ätzprozess 30 bestimmt. Die Oberfläche S2 kann über einer Oberfläche S3 der Isolationsregion 10 liegen, bei demselben Niveau wie die Oberfläche S3 oder unter der Oberfläche S3. Die Oberfläche S2 und Oberfläche S3 sind im Wesentlichen flach.
  • Unter Bezugnahme auf 12, 12Y, 12X und 12Z sind einige Epitaxieregionen 13 auf der Oberfläche S2 auf der Oberseite des verbleibenden Abschnitts der Gratstruktur 11 gebildet. Der entsprechende Vorgang ist als Vorgang 470 in 2A dargestellt.
  • Die Epitaxieregion 13 wird durch einen oder mehrere Epitaxie- oder epitaxiale (epi) Prozess(e) gebildet, so dass Si-Merkmale, SiGe-Merkmale und/oder andere geeignete Merkmale in einem kristallinen Zustand auf dem verbleibenden Abschnitt der Gratstrukturen 11 gebildet werden. Die Epitaxieprozesse enthalten CVD-Abscheidungstechniken (z. B. Dampfphasen-Epitaxie (VPE), Ultrahochvakuum-CVD (UHV-CVD)), Molekularstrahlepitaxie und/oder andere geeignete Prozesse. Der Epitaxieprozess verwendet gasförmige und/oder flüssige Vorläufer, die mit einer Zusammensetzung der Gratstruktur 11 wechselwirken. Somit wächst die Versetzung 12 vom Abschnitt 111 in die Epitaxieregion 13. In einigen Ausführungsformen wird die Epitaxieregion 13 in situ dotiert. Einige Dotierungsspezies enthalten Dotierungsmittel vom p-Typ, wie Bor oder BF2; Dotierungsmittel vom n-Typ, wie Phosphor oder Arsen; und/oder andere geeignete Dotierungsmittel, einschließlich Kombinationen davon. In einigen Ausführungsformen ist die Epitaxieregion 13 nicht in situ dotiert. Die Versetzung 12, die durch die Stress-Memory-Technik SMT erzeugt wird, setzt sich zur Epitaxieregion 13 fort. Die Epitaxieregion 13 besitzt die Verspannungswirkungen, die durch die Versetzungen 12 verursacht werden.
  • Mehrere Versetzungen 12 liegen innerhalb der Epitaxieregion 13 und innerhalb der Gratstruktur 11. Die Versetzung 12 vom verbleibenden Abschnitt der Gratstruktur 11 und im Abschnitt 111 wird kontinuierlich zur Epitaxieregion 13 gebildet, während die Epitaxieregion 13 auf der Oberseite der Gratstruktur 11 wächst. In 12X wächst die Epitaxieregion 13 zur Bildung einer Oberfläche in polygonaler Form. Eine Ebene, die von der Versetzung 12 bedeckt ist, liegt innerhalb der Oberfläche.
  • 12 ist eine schematische perspektivische Ansicht eines FinFET-Vorläufers 100, der die Epitaxieregion 13 mit Versetzungen 12 enthält.
  • 13 zeigt einen Verfahrensablauf zur Bildung der Halbleitervorrichtung 200 aus dem FinFET-Vorläufer 100. Vorgang 410 nimmt einen FinFET-Vorläufer 100 auf. Der Vorgang 421 entfernt einen oberen Abschnitt einer Gratstruktur 11. Der Vorgang 31 züchtet eine Halbleiterschicht 19 auf der Oberseite eines verbleibenden Abschnitts der Gratstruktur 11. Der Vorgang 441 bildet eine Deckschicht 21 auf der Halbleiterschicht 19. Der Vorgang 451 führt ein thermisches Ausheilen auf der Halbleiterschicht 19 durch. Vorgang 461 bildet einige Epitaxieregionen 13 auf der Oberseite des verbleibenden Abschnitts der Gratstruktur 11.
  • Unter Bezugnahme auf 14Y wird eine Entfernung eines oberen Abschnitts der Gratstruktur 11 durchgeführt. Der entsprechende Vorgang ist als Vorgang 421 in 13 dargestellt.
  • Die Entfernung des oberen Abschnitts wird durch jeden geeigneten Prozess wie einen Ätzprozess 30 durchgeführt. Der Fotolack 20 bedeckt die Gate-Struktur 14, während die Gratstruktur 11 zum Ätzen freiliegt. In einem Beispiel wird eine Fotolackschicht 20 über der Gate-Struktur 14 durch einen geeigneten Prozess gebildet, wie Rotationsbeschichtung, und strukturiert, um ein Fotolackmerkmal durch eine passende Fotolithografiestrukturierungsmethode zu bilden. Eine Struktur auf dem Fotolack 20 kann dann durch einen Ätzprozess 30 auf die darunter liegende Gratstruktur 11 übertragen werden.
  • Unter Bezugnahme auf 15Y und 15X wird der obere Abschnitt der Gratstruktur 11 entfernt. Der Fotolack 20 wird danach abgelöst. Ein verbleibender Abschnitt der Gratstruktur 11 enthält einen unteren Abschnitt zwischen der Isolationsregion 10 und dem Abschnitt 111 der Gratstruktur 11. Der untere Abschnitt enthält eine Oberfläche S4 an einer Oberseite. Die Oberfläche S4 kann über der Oberfläche S3 der Isolierung 10, auf demselben Niveau wie die Oberfläche S3 oder unter der Oberfläche S3 liegen.
  • Unter Bezugnahme auf 16Y und 16X wird eine Halbleiterschicht 19 auf der Oberseite der Oberfläche S4 der Gratstruktur 11 gezüchtet. Der entsprechende Vorgang ist als Vorgang 413 in 13 dargestellt.
  • Eine Halbleiterschicht 19 liegt auf der Oberseite des verbleibenden Teils der Gratstruktur 11 zur Bildung eines horizontalen Abschnitts der Halbleiterschicht 19 mit einer Dicke TH2. Ein Abschnitt einer Schicht der Halbleiterschicht 19 kleidet den Abschnitt 111 aus, um einen vertikalen Abschnitt einer Halbleiterschicht 19 mit einer Dicke TH1 zu bilden. Mehrere Ecken sind entlang des horizontalen Abschnitts und vertikalen Abschnitts der Halbleiterschicht 19 über der Gratstruktur 11 gebildet. Eine erste Ecke 1C befindet sich an einer Verbindungsstelle des horizontalen Abschnitts und des vertikalen Abschnitts der Halbleiterschicht 19. Eine zweite Ecke 2C befindet sich nahe einer Oberseite des vertikalen Abschnitts der Halbleiterschicht 19. Der vertikale Abschnitt einer Halbleiterschicht 19 ist tiefer als der Abschnitt 111, wie in 16X dargestellt.
  • Die Halbleiterschicht 19 wird durch ein geeignetes Verfahren, wie ein epitaxiales Wachstum, gezüchtet. Ein epitaxiales Wachstum enthält einige Prozesse, wie Dampfphasen-Epitaxie (VPE), Ultrahochvakuum-CVD (UHV-CVD)), Flüssigphasenepitaxie (LPE) und/oder Molekularstrahlepitaxie (MBE). Gasquellen für eine Epitaxiereaktion sind eine Wasserstoffreduktion von Siliziumtetrachlorid, Silan, Dichlorsilan oder Trichlorsilan. Die Dicken TH1 und TH2 der Halbleiterschicht 19 werden durch die Dauer des epitaxialen Wachstums kontrolliert.
  • Ein anderes epitaxiales Wachstum enthält Prozesse wie Festphasenepitaxie (SPE) oder selektives Epitaxiewachstum (SEG). Der SPE-Prozess wandelt eine amorphe Region von Halbleitermaterial in eine kristalline Struktur um, um eine Halbleiterschicht 19 zu bilden. Die Halbleiterschicht 19 enthält Silizium. Der selektive Epitaxiewachstums-(SEG)Prozess beinhaltet ein gleichzeitiges Wachstum und Ätzen. In verschiedenen Epitaxiestufen von SEG sind einige Wachstumsraten größer oder kleiner als einige Ätzraten und somit ist ein entsprechender Nettoeffekt ein Wachstum bzw. Ätzen. SEG wird mit einer chemischen Niederdruck-Dampfphasenabscheidung (LPCVD) durchgeführt.
  • Die Dicken TH1 und TH2 der Halbleiterschicht 19 sind durch Kontrollieren von Atz/Wachstumsverhältnissen während des SEG-Prozesses einstellbar. Einige Prozessbedingungen enthalten eine Art von Prozessgase und eine Strömungsrate für einen Wachstums-/Ätzprozess. Die Strömungsrate des Prozessgases wird einstellt, um die Dicken TH1 und TH2 der Halbleiterschicht 19 zu kontrollieren.
  • Die LPCVG enthält ein Aussetzen der Oberfläche S4 einem Hochvakuum. Ein gasförmiger Strom, der das Prozessgas enthält, wird auf die Oberfläche S5 gelenkt, um das Prozessgas auf der Oberfläche S4 abzuscheiden. Das Prozessgas wird mit einer Abdeckung von zumindest annähernd einer Monoschicht abgeschieden. In einigen Ausführungsformen ist ein Material, wie Si, das auf der Oberfläche S4 abgeschieden wird, dasselbe wie ein Material in der Gratstruktur 11 zur Bildung einer Homoepitaxiestruktur.
  • Flüssigphasenexpitaxie (LPE) beinhaltet eine Ausfällung eines kristallinen Films aus einer supergesättigten Schmelze auf die Oberfläche S4. Eine Temperatur wird erhöht, bis ein Phasenübergang eintritt, und dann für die Ausfüllung verringert. Durch Kontrollieren von Kühlraten wird eine Wachstumsrate der Halbleiterschicht 19 kontrolliert. Die Kühlraten können kontinuierlich oder in einzelnen Erhöhungsschritten sein.
  • In einigen anderen Ausführungsformen beinhaltet das epitaxiale Wachstum ein Abscheiden einer Schicht aus kristallisierbaren elementaren Materialien der Halbleiterschicht 19 auf einem Ziel mit Gitterfehlanpassung der Oberfläche S4, um eine Mehrfachatomschicht auf der Gratstruktur 11 zu bilden. Defekte entstehen in dem Bemühen, eine Art von kristallinem Material in der Halbleiterschicht 19 auf einer anderen Art von Material in der Gratstruktur 11 epitaxial zu züchten. Eine kristalline Gittergröße eines Materials in einer Halbleiterschicht 19 kann sich von jener eines Materials in der Gratstruktur 11 unterscheiden. Diese Gitterfehlanpassung zwischen einer anfänglichen Gratstruktur 11 und einer oder mehreren folgenden Schicht(en) 19 erzeugt eine Verspannung während der Materialabscheidung, die Defekte in der Halbleiterschicht 19 erzeugt.
  • Vorgang 441 bildet eine Deckschicht (nicht dargestellt) auf der Halbleiterschicht 19 zur Bildung einer Spannung in dieser. Vorgang 451 führt eine thermische Ausheilung an der Halbleiterschicht 19 zur Bildung einer Versetzung 12 in 17Y und 17X durch.
  • Die Deckschicht ist eine Decke, die auf der Oberseite der Halbleiterschicht 19 und einigen Abschnitten der Gate-Struktur 14 gebildet ist. Die Deckschicht liegt gleichförmig auf und folgt einer Kontur der Halbleiterschicht 19 und der Gate-Struktur 14. Einige Materialien der Deckschicht enthalten Siliziumnitrid, Titannitrid, Oxynitrid, Oxid, SiGe, SiC, SiON und/oder Kombinationen davon. Die Deckschicht enthält eine inhärente Zugverspannung oder Druckverspannung. Für einen FinFET-Vorläufer 100, der zu einem FinFET vom p-Typ wird, enthält die Deckschicht eine inhärente Druckverspannung. Im Gegensatz dazu enthält die Deckschicht für einen FinFET-Vorläufer 100, der zu einem FinFET vom n-Typ wird, eine inhärente Zugverspannung. Ein Bildungsprozess der Deckschicht 21 ist so eingestellt, dass eine Verspannung auf einen gewünschten Wert eingestellt wird. Der Bildungsprozess ist jeder geeignete Prozess wie Atomlagenabscheidung (ALD), chemische Dampfphasenabscheidung (CVD) oder physikalische Dampfphasenabscheidung (PVD) oder dergleichen. Die Deckschicht, die ein Siliziumnitrid enthält, wird durch Niederdruck-CVD (LPCVD) gebildet, ein Siliziumnitrid wird durch plasmaverstärkte CVD (PECVD) gebildet, ein Tetraethylorthosilicat wird durch einen CVD-Prozess gebildet, ein Siliziumoxid wird durch einen Prozess mit hohem Aspektverhältnis (HARP) gebildet.
  • In einigen Ausführungsformen wird die PAI (nicht dargestellt) am FinFET-Vorläufer 100 zur Erzeugung einer amorphen Region (nicht dargestellt) innerhalb der Deckschicht und Halbleiterschicht 19 durchgeführt. Die amorphe Region enthält amorphes Silizium und einige Polysiliziumkörner. Der Abschnitt 111 der Gratstruktur 11 unter den Gate-Strukturen 14 ist vor der PAI geschützt und bleibt mit einer kristallinen Struktur bestehen. Der Abschnitt 111 ist in 16X dargestellt, da der obere Abschnitt der Gratstruktur 11 entfernt ist.
  • In einigen Ausführungsformen wird der PAI-Prozess übersprungen, so dass eine thermische Ausheilung am FinFET-Vorläufer 100 nach Bildung der Deckschicht durchgeführt wird, wie in Vorgang 441 bis Vorgang 451 in 13 dargestellt ist. In 13 führt der Vorgang 451 die thermische Ausheilung am FinFET-Vorläufer 100 durch. Die thermische Ausheilung wird zur Bildung einer Versetzung 12 nahe der ersten Ecke 1C und der zweiten Ecke 2C durchgeführt. Die thermische Ausheilung wird mit Kurzzeittempern (Rapid Thermal Anneal, RTA), Lasertempern oder anderen Temperverfahren durchgeführt. In einigen Ausführungsformen wird ein thermisches Ausheilen mit einem Spike-RTA ausgeführt. Das thermische Ausheilen kann eine lange Vorerwärmung enthalten.
  • Infolge der thermischen Ausheilung wird die Halbleiterschicht 19 mit gespeicherten Verspannung, die von der Deckschicht erhalten wird, rekristallisiert. Die Deckschicht wird durch einen geeigneten Prozess entfernt, der einen Nassätz- oder einen Trockenätzprozess enthält. In einem anderen Beispiel wird die Deckschicht durch einen CMP-Prozess entfernt. Die Deckschicht wird entfernt, während die Gratstrukturen 11 eine Verspannungswirkung beibehalten. Die Beibehaltung der Verspannungswirkung erfolgt durch Vorgang 431, 441 und 451 in 13.
  • In 17Y und 17X erstreckt sich eine Versetzung 12 von der ersten Ecke 1C und der zweiten Ecke 2C nach unten zur Gate-Struktur 14. Die Versetzung 12 erreicht den Abschnitt 111 und den verbleibenden Abschnitt der Gratstruktur 11 unter der Oberfläche S3 der Isolationsregion 10.
  • Die Deckschicht wird nach der Bildung der Versetzung 12 entfernt. Die Versetzungen 12 werden in der Halbleiterschicht 19 nahe der ersten Ecke 1C und der zweiten Ecke 2C gebildet. Die Versetzungen 12 sind an jeder Seite der Fotolackschicht 14 nahezu symmetrisch. Die Halbleiterschicht 19 wird entfernt, während die Versetzung 12 in dem Abschnitt 111 und dem verbleibenden Abschnitt der Gratstruktur 11 unter der Oberfläche S3 der Isolationsregion 10 verbleibt. Die Halbleiterschicht 19 wird durch jeden geeigneten Prozess entfernt, einschließlich des Lithografieprozesses und des Ätzprozesses.
  • In 18Y und 18X bleiben einige verbleibende Abschnitte der Gratstruktur 11 zurück. Eine Oberfläche S4 des verbleibenden Abschnitts kann über einer Oberfläche S3 der Isolationsregion 10 liegen, bei demselben Niveau wie die Oberfläche S3 oder unter der Oberfläche S3. Die Oberfläche S4 und Oberfläche S3 sind im Wesentlichen flach. Der Abschnitt 111 liegt in 18X frei.
  • Eine untere Kante L der Versetzungen 12 befindet sich unter der Oberfläche S4 des verbleibenden Abschnitts der Gratstruktur 11. Die Versetzung 12 verbleibt in der Gratstruktur 11 im Abschnitt 111. Die Versetzung 12 wird durch den Ätzprozess verkürzt, während eine Ebene, die durch die Versetzung 12 gebildet wird, verkleinert wird. Ein Niveau der Oberfläche S4 wird durch einige Prozessparameter im Ätzprozess bestimmt. Die Oberfläche S4 kann über einer Oberfläche S3 der Isolationsregion 10 liegen, bei demselben Niveau wie die Oberfläche S3 oder unter der Oberfläche S3. Die Oberfläche S4 und Oberfläche S3 sind im Wesentlichen flach.
  • Ein unterer Abschnitt der Versetzung 12 bleibt in der Gratstruktur 11. Der untere Abschnitt weist die Form einer Ebene auf und enthält eine untere Kante L. Die untere Kante L liegt parallel zur zweiten Längsachse, die in der Richtung Y liegt. Die Versetzungen 12 an beiden Seiten der Gate-Struktur 14 sind in Bezug auf die Gate-Struktur 14 annähernd symmetrisch. In einigen Ausführungsformen wird ein Abschnitt einer Halbleiterschicht 19 entfernt, mit einem verbleibenden Abschnitt (nicht dargestellt) einer Halbleiterschicht 19 an einer Oberseite der Gratstruktur 11.
  • In 19Y, 19X und 19 wird eine Epitaxieregion 13 auf der Oberseite des verbleibenden Abschnitts der Gratstruktur 11 gezüchtet und die Versetzung 12 setzt sich in die Epitaxieregion 13 fort. Die Versetzung 12, die im Inneren der Epitaxieregion 13 gebildet ist, ist zur Versetzung 12 in der Gratstruktur 11 parallel.
  • Ein Züchten der Epitaxieregion 13 erfolgt durch ein geeignetes Verfahren, wie einige Epitaxieprozesse. Der Epitaxieprozess enthält einen Prozess wie chemische Dampfphasenabscheidungs-(CVD)Techniken (z. B. Dampfphasen-Epitaxie (VPE), metallorganische chemische Dampfphasenabscheidung CVD (MOCVD), chemische Ultrahochvakuum-Dampfphasenabscheidung (UHV-CVD)), Molekularstrahlepitaxie (MBE), Festphasenepitaxie (SPE), Flüssigphasenepitaxie (LPE), selektives Epitaxiewachstum (SEG) und/oder andere geeignete Prozesse. Der Epitaxieprozess verwendet ein Prozessgas und/oder eine Prozessflüssigkeit, das bzw. die mit einer Zusammensetzung der Gratstruktur 11 wechselwirkt. Die Versetzung 12 wird von der Gratstruktur 11 in die Epitaxieregion 13 repliziert. In einigen Ausführungsformen wird die Epitaxieregion 13 in situ dotiert. Einige Dotierungsspezies enthalten Dotierungsmittel vom p-Typ, wie Bor oder BF2; Dotierungsmittel vom n-Typ, wie Phosphor oder Arsen; und/oder andere geeignete Dotierungsmittel, einschließlich Kombinationen davon. In einigen anderen Ausführungsformen ist die Epitaxieregion 13 nicht in situ dotiert.
  • Der SPE-Prozess wandelt eine amorphe Region eines Halbleitermaterials in eine kristalline Struktur zur Bildung einer Epitaxieregion 13 um. Der SEG-Prozess beinhaltet ein gleichzeitiges Wachstum und Ätzen. SEG wird mit chemischer Niederdruck-Dampfphasenabscheidung (LPCVD) in einer Kammer durchgeführt. Die LPCVD enthält ein Aussetzen der Oberfläche S4 einem Hochvakuum. Ein gasförmiger Strom, der das Prozessgas enthält, wird auf die Oberfläche S4 gerichtet, um das Prozessgas auf der Oberfläche S4 abzuscheiden.
  • Eine kristalline Gittergröße eines Materials in der Epitaxieschicht 13 kann sich von jener eines Materials in der Gratstruktur 11 unterscheiden. Diese Gitterfehlanpassung zwischen einer anfänglichen Gratstruktur 11 und einer oder mehreren folgenden Schicht(en) einer Epitaxieschicht 13 erzeugt eine Verspannung während der Materialabscheidung, wodurch sich die Defekte an Versetzungen 12 von der Gratstruktur 11 zur Epitaxieschicht 13 fortpflanzen.
  • In dem Bemühen, eine Art von kristallinem Material auf einer Oberfläche einer anderen Art von Material mit einer Versetzung 12 wachsen zu lassen, führen verschiedene kristalline Gittergrößen der zwei Materialien zu einer Gitterfehlanpassung nahe der Versetzung 12. Diese Gitterfehlanpassung zwischen einer anfänglichen Oberfläche, wie der Oberfläche S4, und einer anschließenden Schicht, wie der Epitaxieschicht 13, erzeugt eine Verspannung während der Materialabscheidung, die die Versetzung 12 in die Epitaxieschicht 13 repliziert.
  • Einige Ausführungsformen der vorliegenden Offenbarung stellen ein Verfahren zur Herstellung einer Halbleitervorrichtung bereit, enthaltend ein Aufnehmen eines FinFET-Vorläufers, der eine Gratstruktur, die zwischen den Isolationsregionen gebildet ist, sowie eine Gate-Struktur, die über einem Abschnitt der Gratstruktur so gebildet ist, dass eine Seitenwand der Gratstruktur mit einem Gate-Abstandhalter der Gate-Struktur in Kontakt steht, enthält; ein Strukturieren der Gratstruktur, so dass sie zumindest eine nach oben führende Stufe umfasst, die von der Isolationsregion ansteigt; ein Bilden einer Deckschicht über der Gratstruktur, der Isolationsregion und der Gate-Struktur; ein Durchführen eines Ausheilungsprozesses an dem FinFET-Vorläufer zur Bildung von zumindest zwei Versetzungen entlang der nach oben führenden Stufe; und ein Entfernen der Deckschicht.
  • Einige Ausführungsformen der vorliegenden Offenbarung stellen ein Verfahren zur Herstellung einer Halbleitervorrichtung bereit, enthaltend ein Aufnehmen eines FinFET-Vorläufers, der eine Gratstruktur enthält, die zwischen einigen Isolationsregionen gebildet ist, sowie eine Gate-Struktur, die über einem Abschnitt der Gratstruktur gebildet ist; Entfernen eines oberen Abschnitts der Gratstruktur an jeder Seite der Gate-Struktur; Züchten einer Halbleiterschicht auf der Oberseite eines verbleibenden Abschnitts der Gratstruktur, so dass mehrere Ecken über der Gratstruktur gebildet werden; Bilden einer Deckschicht über der Halbleiterschicht; Durchführen eines Ausheilungsprozesses an dem FinFET-Vorläufer zur Bildung mehrerer Versetzungen nahe den Ecken; und Entfernen der Deckschicht.
  • Einige Ausführungsformen der vorliegenden Offenbarung stellen eine Halbleitervorrichtung bereit, die eine Gratstruktur zwischen Isolationsregionen enthält. Die Gratstruktur enthält eine erste Längsachse. Eine Gate-Struktur über einem Abschnitt der Gratstruktur. Der Abschnitt der Gratstruktur steht mit einem Gate-Abstandhalter in Kontakt. Zumindest eine Epitaxieregion ist auf der Oberseite der Gratstruktur angeordnet und steht mit der Gate-Struktur in Kontakt. Mehrere Versetzungen sind in der Epitaxieregion und in der Gratstruktur gebildet.
  • Zuvor wurden Merkmale mehrerer Ausführungsformen dargelegt, so dass Fachleute auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten zu schätzen wissen, dass sie die vorliegende Offenbarung sofort als Grundlage für einen Entwurf oder eine Veränderung von anderen Prozessen oder Strukturen zur Durchführung derselben Zwecke oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Wesen und Schutzumfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hier vornehmen können, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Aufnehmen eines FinFET-Vorläufers, umfassend: eine Gratstruktur, die zwischen Isolationsregionen gebildet ist; und eine Gate-Struktur, die über einem Abschnitt der Gratstruktur so gebildet ist, dass eine Seitenwand der Gratstruktur mit einem Gate-Abstandhalter der Gate-Struktur in Kontakt steht; Strukturieren der Gratstruktur, so dass sie zumindest eine nach oben führende Stufe umfasst, die von der Isolationsregion ansteigt; Bilden einer Deckschicht über der Gratstruktur, der Isolationsregion und der Gate-Struktur; Durchführen eines Ausheilungsprozesses an dem FinFET-Vorläufer zur Bildung von zumindest zwei Versetzungen entlang der nach oben führenden Stufe; und Entfernen der Deckschicht.
  2. Verfahren nach Anspruch 1, des Weiteren umfassend ein Entfernen eines oberen Abschnitts der Gratstruktur und danach Bilden zumindest einer Epitaxieregion auf der Oberseite der Gratstruktur.
  3. Verfahren nach Anspruch 2, wobei der Vorgang zum Bilden der Epitaxieregion ein Verlängern der Versetzung in die Epitaxieregion umfasst.
  4. Verfahren nach Anspruch 1, wobei der Vorgang zum Strukturieren der Gratstruktur ein Bilden mehrerer nach oben führender Stufen mit einer unteren Stufe nahe der Isolationsregion und einer oberen Stufe nahe einer oberen Oberfläche der Gate-Struktur umfasst.
  5. Verfahren nach Anspruch 1, wobei der Vorgang zum Durchführen eines Ausheilungsprozesses ein Bilden der Versetzungen umfasst, so dass die Versetzung annähernd parallel mit einer nahen Versetzung ist und die Versetzung sich zu dem Abschnitt der Gratstruktur und zu einem unteren Abschnitt der Gratstruktur zwischen den Isolationsregionen erstreckt.
  6. Verfahren nach Anspruch 1, wobei der Vorgang zum Durchführen des Ausheilungsprozesses ein Bilden der Versetzungen an jeder Seite der Gate-Struktur umfasst, so dass die Versetzungen an jeder Seite der Gate-Struktur annähernd symmetrisch sind.
  7. Verfahren nach Anspruch 1, wobei der Vorgang zum Bilden der Versetzungen das Bilden der Versetzungen umfasst, so dass ein unterer Abschnitt der Versetzung schräg zur Gate-Struktur verläuft.
  8. Verfahren nach Anspruch 1, wobei der Vorgang zum Bilden der Versetzungen das Bilden der Versetzungen in einer ebenen Region umfasst.
  9. Verfahren nach Anspruch 1, des Weiteren umfassend ein Durchführen einer Präamorphisierungsimplantation (PAI) am FinFET-Vorläufer durch Implantieren einiger Dotierungsspezies.
  10. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Aufnehmen eines FinFET-Vorläufers, umfassend: eine Gratstruktur, die zwischen einigen Isolationsregionen gebildet ist; und eine Gate-Struktur, die über einem Abschnitt der Gratstruktur gebildet ist; Entfernen eines oberen Abschnitts der Gratstruktur an jeder Seite der Gate-Struktur; Züchten einer Halbleiterschicht auf der Oberseite eines verbleibenden Abschnitts der Gratstruktur, so dass mehrere Ecken über der Gratstruktur gebildet werden; Bilden einer Deckschicht über der Halbleiterschicht; Durchführen eines Ausheilungsprozesses an dem FinFET-Vorläufer zur Bildung mehrerer Versetzungen nahe den Ecken; und Entfernen der Deckschicht.
  11. Verfahren nach Anspruch 10, des Weiteren umfassend ein Entfernen der Halbleiterschicht und Bilden zumindest einer Epitaxieregion auf der Oberseite der Gratstruktur, wobei der Vorgang zum Bilden der Epitaxieregion ein Verlängern der Versetzung von der Gratstruktur in die Epitaxieregion umfasst.
  12. Verfahren nach Anspruch 10, wobei der Vorgang zum Durchführen des Ausheilungsprozesses ein Bilden der Versetzungen umfasst, so dass die Versetzungen nahe der Ecke gebildet sind.
  13. Verfahren nach Anspruch 10, wobei der Vorgang zum Bilden der Versetzungen ein Bilden der Versetzungen an jeder Seite der Gate-Struktur umfasst, so dass die Versetzungen an jeder Seite der Gate-Struktur annähernd symmetrisch sind.
  14. Halbleitervorrichtung, umfassend: eine Gratstruktur zwischen Isolationsregionen, wobei die Gratstruktur eine erste Längsachse enthält; eine Gate-Struktur über einem Abschnitt der Gratstruktur, wobei der Abschnitt der Gratstruktur mit einem Gate-Abstandhalter in Kontakt steht; zumindest eine Epitaxieregion, die auf der Oberseite der Gratstruktur angeordnet ist und mit der Gate-Struktur in Kontakt steht; und mehrere Versetzungen, die in der Epitaxieregion und in der Gratstruktur gebildet sind.
  15. Halbleitervorrichtung nach Anspruch 14, wobei die Versetzungen an einer Seite der Gate-Struktur annähernd parallel zueinander sind.
  16. Halbleitervorrichtung nach Anspruch 14, wobei sich die Versetzung von der Epitaxieregion zum Abschnitt der Gratstruktur erstreckt.
  17. Halbleitervorrichtung nach Anspruch 14, wobei die Versetzungen an beiden Seiten der Gate-Struktur in Bezug auf die Gate-Struktur annähernd symmetrisch sind.
  18. Halbleitervorrichtung nach Anspruch 14, wobei die Versetzungen einen unteren Abschnitt umfassen, der schräg zur Gate-Struktur verläuft.
  19. Halbleitervorrichtung nach Anspruch 14, wobei die Versetzung eine ebene Region umfasst.
  20. Halbleitervorrichtung nach Anspruch 19, wobei die Gate-Struktur eine zweite Längsachse umfasst, die orthogonal zur ersten Längsachse ist, und die ebene Region eine untere Kante umfasst, die parallel zur zweiten Längsachse ist.
DE102014119637.6A 2014-10-15 2014-12-27 Halbleitervorrichtungsstruktur und Herstellungsverfahren dafür Pending DE102014119637A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/515,225 2014-10-15
US14/515,225 US9450093B2 (en) 2014-10-15 2014-10-15 Semiconductor device structure and manufacturing method thereof

Publications (1)

Publication Number Publication Date
DE102014119637A1 true DE102014119637A1 (de) 2016-04-21

Family

ID=55637772

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102014119637.6A Pending DE102014119637A1 (de) 2014-10-15 2014-12-27 Halbleitervorrichtungsstruktur und Herstellungsverfahren dafür

Country Status (5)

Country Link
US (2) US9450093B2 (de)
KR (1) KR101706434B1 (de)
CN (1) CN106206313B (de)
DE (1) DE102014119637A1 (de)
TW (1) TWI570813B (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9679978B2 (en) * 2015-09-24 2017-06-13 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US9508556B1 (en) * 2016-01-29 2016-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating fin field effect transistor and semiconductor device
KR102466356B1 (ko) 2017-08-30 2022-11-15 삼성전자주식회사 반도체 소자 및 그 제조방법
US10510894B2 (en) * 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structure having different distances to adjacent FinFET devices
CN114122119A (zh) * 2021-11-23 2022-03-01 上海华力集成电路制造有限公司 一种鳍顶处理方法、场效应管及离子注入装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130277746A1 (en) * 2012-04-24 2013-10-24 Globalfoundries Inc. Integrated circuits having protruding source and drain regions and methods for forming integrated circuits
US20140131812A1 (en) * 2012-11-09 2014-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Source and Drain Dislocation Fabrication in FinFETs

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US8779477B2 (en) * 2008-08-14 2014-07-15 Intel Corporation Enhanced dislocation stress transistor
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8362575B2 (en) 2009-09-29 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the shape of source/drain regions in FinFETs
US8610240B2 (en) 2009-10-16 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with multi recessed shallow trench isolation
JP5166458B2 (ja) 2010-01-22 2013-03-21 株式会社東芝 半導体装置及びその製造方法
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8796759B2 (en) 2010-07-15 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8558279B2 (en) 2010-09-23 2013-10-15 Intel Corporation Non-planar device having uniaxially strained semiconductor body and method of making same
US8367498B2 (en) 2010-10-18 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
JP6042055B2 (ja) * 2011-07-20 2016-12-14 スズキ株式会社 車両用空調装置
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8723236B2 (en) 2011-10-13 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8916428B2 (en) * 2012-01-05 2014-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a semiconductor device
US20130200455A1 (en) * 2012-02-08 2013-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dislocation smt for finfet device
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US9263342B2 (en) * 2012-03-02 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a strained region
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8680576B2 (en) 2012-05-16 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device and method of forming the same
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US20140013181A1 (en) * 2012-07-04 2014-01-09 Lisa Fredrickson Error Correction Coding Using Large Fields
US8809139B2 (en) 2012-11-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-last FinFET and methods of forming same
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130277746A1 (en) * 2012-04-24 2013-10-24 Globalfoundries Inc. Integrated circuits having protruding source and drain regions and methods for forming integrated circuits
US20140131812A1 (en) * 2012-11-09 2014-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Source and Drain Dislocation Fabrication in FinFETs

Also Published As

Publication number Publication date
CN106206313A (zh) 2016-12-07
KR20160044392A (ko) 2016-04-25
TW201614735A (en) 2016-04-16
US20160380085A1 (en) 2016-12-29
CN106206313B (zh) 2020-03-20
TWI570813B (zh) 2017-02-11
KR101706434B1 (ko) 2017-02-13
US10361287B2 (en) 2019-07-23
US9450093B2 (en) 2016-09-20
US20160111536A1 (en) 2016-04-21

Similar Documents

Publication Publication Date Title
DE102015112259B4 (de) Metall-Gate mit Seitenwandabstandhaltern aus Silizium und Verfahren zu dessen Herstellung
DE102015108690B4 (de) Halbleitervorrichtung, die gratstrukturen umfasst, und herstellungsverfahren
DE102014119647B4 (de) Herstellungsverfahren für einen Fin-Feldeffekttransistor
DE102018111381A1 (de) Selektive NFET/PFET-Auskehlung von Source/Drain-Bereichen
DE102015117320A1 (de) Halbleitervorrichtung und deren herstellungsverfahren
DE102017128354B4 (de) Silizium-reflow zum reduzieren von naht und hohlraum und biegen während einer spaltenfüllung
DE102018105996B4 (de) Selektives aufwachsen von schichten zur spaltfüllung von unten nach oben und damit hergestellte vorrichtung
DE102019112728A1 (de) Phasensteuerung bei der kontaktbildung
DE102014119637A1 (de) Halbleitervorrichtungsstruktur und Herstellungsverfahren dafür
DE102018124741A1 (de) Linerstruktur in dieelektrischer zwischenschichtstruktur für halbleiterbauteile
DE102019118376A1 (de) Finfet-vorrichtung und verfahren zum bilden derselben
DE102018206437A1 (de) Fin-Fertigungsprozess mit dualer Flachgrabenisolation und einstellbarem Profil für Innen- und Außenfinnen
DE102020134585A1 (de) Eingebettete stressoren in epitaxie-source/drain-bereichen
DE102018112656A1 (de) Ausbilden von siliziumnitridschicht mit niedriger spannung durch wasserstoffbehandlung
DE102020112763A1 (de) Gateprofilsteuerung durch seitenwandschutz während der ätzung
DE102020112030A1 (de) Ultradünne finnenstruktur
DE102017127770B4 (de) Halbleitervorrichtung und -verfahren
DE102015104596A1 (de) Halbleiterbauelemente und Verfahren zu ihrer Herstellung
DE102020135028A1 (de) Asymmetrische epitaxiebereiche für absetzkontaktanschluss
DE102019110533B4 (de) Halbleitervorrichtung und herstellungsverfahren
DE102017124223B4 (de) Halbleiterstruktur mit Finnen und Isolationsfinnen und Verfahren zu deren Herstellung
DE102020114860A1 (de) Transistor-gates und verfahren zum bilden davon
DE102020107379A1 (de) Luftspacer um kontaktstecker und verfahren zu deren ausbildung
DE102018127585A1 (de) Erhöhen des volumens von epitaxiebereichen
DE102017126528B4 (de) Germanium-Lückenfüllen durch selektives Wachstum von unten nach oben

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication