CN113380888A - 半导体结构及其制造方法 - Google Patents

半导体结构及其制造方法 Download PDF

Info

Publication number
CN113380888A
CN113380888A CN202110026126.6A CN202110026126A CN113380888A CN 113380888 A CN113380888 A CN 113380888A CN 202110026126 A CN202110026126 A CN 202110026126A CN 113380888 A CN113380888 A CN 113380888A
Authority
CN
China
Prior art keywords
layer
source
dielectric
drain
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110026126.6A
Other languages
English (en)
Other versions
CN113380888B (zh
Inventor
张家豪
黄麟淯
游力蓁
庄正吉
程冠伦
王志豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/090,028 external-priority patent/US11410876B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113380888A publication Critical patent/CN113380888A/zh
Application granted granted Critical
Publication of CN113380888B publication Critical patent/CN113380888B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Geometry (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Photovoltaic Devices (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

方法包括：提供结构，该结构具有衬底、衬底上方的第一介电层、第一介电层上方并且连接第一源极/漏极(S/D)部件和第二S/D部件的一个或多个半导体沟道层、以及接合一个或多个半导体沟道层的栅极结构；从结构的背面蚀刻衬底以形成暴露第一S/D部件的第一沟槽和暴露第二S/D部件的第二沟槽；在第一沟槽中形成S/D接触件；蚀刻第一介电层的至少部分，使得S/D接触件的部分在结构的背面从第一介电层突出；以及在S/D接触件上方沉积密封层，其中，密封层覆盖栅极结构和密封层之间的气隙。本申请的实施例还涉及半导体结构及其制造方法。

Description

半导体结构及其制造方法
技术领域
本申请的实施例涉及半导体结构及其制造方法。
背景技术
半导体集成电路(IC)行业经历了指数式增长。IC材料和设计的技术进步已生产出多代IC，其每一代都比上一代具有更小且更复杂的电路。在IC发展的过程中，功能密度(即，每个芯片区互连器件的数量)已普遍增加，而几何尺寸(即，可使用制造工艺制造的最小元件(或线路))则已减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本带来效益。这种按比例缩小也增加了处理和制造IC的复杂度。
近来，已经引入了多栅极器件，以通过增加栅极-沟道耦合、减少断态电流和减少短沟道效应(SCE)来改善栅极控制。已经引入的一种这样的多栅极器件是鳍式场效应晶体管(FinFET)。FinFET得名于鳍状结构，这种鳍状结构从其上形成FinFET的衬底延伸，并用于形成FET沟道。另一种多栅极器件是全环栅(GAA)晶体管，部分地引入是为了解决与FinFET相关的性能挑战。GAA器件得名于栅极结构，这种栅极结构可围绕沟道区延伸，从而在沟道的四个侧面上提供到沟道的通道。GAA器件与传统的互补金属氧化物半导体(CMOS)工艺兼容，其结构使得它们在保持栅极控制和减少SCE的同时得以进行大规模扩展。
传统上，多栅极器件(例如，FinFET和GAA器件)以向上堆叠的方式构建，在最低级处具有晶体管且在晶体管的顶部上具有互连件(通孔和导线)，以提供与晶体管的连接。电源轨(诸如电压源和接地层的金属布线)也位于晶体管上方，并且可以是互连件的部分。随着集成电路不断缩小，电源轨也在不断缩小。这不可避免地导致电源轨上的电压降增加，以及集成电路的功耗增加。因此，尽管对其预期用途来说，半导体制造中现存方法已经足够，但其并非在所有方面都已完全令人满意。其中一个关注的领域是，如何在IC的背面形成具有减小的电阻和减小的耦合电容的电源轨和通孔。
发明内容
本申请的一些实施例提供了一种制造半导体结构的方法，包括：提供具有正面和背面的结构，所述结构包括衬底、位于所述衬底上方的第一介电层、位于所述第一介电层上方并且连接第一源极/漏极(S/D)部件和第二源极/漏极部件的一个或多个半导体沟道层，以及接合所述一个或多个半导体沟道层的栅极结构，其中，所述衬底位于所述结构的所述背面处并且所述栅极结构位于所述结构的所述正面处；从所述结构的所述背面蚀刻所述衬底以形成暴露所述第一源极/漏极部件的第一沟槽和暴露所述第二源极/漏极部件的第二沟槽；在所述第一沟槽中形成源极/漏极接触件；蚀刻所述第一介电层的至少部分，使得所述源极/漏极接触件的部分在所述结构所述背面从所述第一介电层突出；以及在所述源极/漏极接触件上方沉积密封层，其中，所述密封层覆盖所述栅极结构和所述密封层之间的气隙。
本申请的另一些实施例提供了一种制造半导体结构的方法，包括：提供具有正面和背面的结构，所述结构包括衬底、位于所述衬底上方的半导体鳍、位于所述半导体鳍上方的第一源极/漏极(S/D)部件和第二源极/漏极部件、位于所述半导体鳍上方的介电覆盖层、位于所述介电覆盖层上方并且连接所述第一源极/漏极部件和所述第二源极/漏极部件的一个或多个半导体沟道层，以及接合所述一个或多个半导体沟道层的栅极结构，其中，所述衬底位于所述结构的所述背面处并且所述栅极结构位于所述结构的正面处；从所述结构的所述背面减薄所述结构直到暴露所述半导体鳍；从所述结构的所述背面蚀刻所述半导体鳍以形成暴露所述第一源极/漏极部件的第一沟槽和暴露所述第二源极/漏极部件的第二沟槽；在所述第二沟槽中沉积介电层；在所述第一沟槽中形成源极/漏极接触件；使所述介电覆盖层从所述结构的所述背面凹进，从而暴露所述源极/漏极接触件的侧壁；在所述源极/漏极接触件的所述侧壁上形成介电衬垫；在所述源极/漏极接触件上方沉积密封层，从而产生夹在所述栅极结构和所述密封层之间的气隙；以及在所述密封层上方形成金属布线层，其中，所述金属布线层电耦合到所述源极/漏极接触件。
本申请的又一些实施例提供了一种半导体结构，包括：第一源极/漏极(S/D)部件和第二源极/漏极(S/D)部件；一个或多个沟道半导体层，连接所述第一源极/漏极部件和所述第二源极/漏极部件；栅极结构，接合所述一个或多个沟道半导体层，其中，所述第一源极/漏极部件和所述第二源极/漏极部件、所述一个或多个沟道半导体层以及所述栅极结构都位于所述半导体结构的正面处；金属布线层，位于所述半导体结构的背面处；以及密封层，位于所述金属布线层和所述栅极结构之间，其中，所述密封层通过所述密封层与栅极结构之间的气隙与所述栅极结构间隔开。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。需强调的是，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A、图1B、图1C和图1D示出了根据本发明的各方面形成具有背面金属布线层和背面气隙的半导体器件的方法的各个实施例的流程图。
图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A和图30A示出了根据一些实施例的半导体器件的部分的俯视图。
图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B、图27B、图28B、图29B和图30B示出了根据一些实施例的分别沿图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A和图30A中的B-B线的半导体器件的部分的截面图。
图2C、图4C、图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C、图13C、图14C、图15C、图16C、图17C、图18C、图19C、图20C、图21C、图22C、图23C、图24C、图25C、图26C、图27C、图28C、图29C和图30C示出了根据一些实施例的分别沿图2A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A和图30A中的C-C线的半导体器件的部分的截面图。
图2D、图4D、图5D、图6D、图7D、图8D、图9D、图10D、图11D、图12D、图13D、图14D、图15D、图16D、图17D、图18D、图19D、图20D、图21D、图22D、图23D、图24D、图25D、图26D、图27D、图28D、图29D和图30D示出了根据一些实施例的分别沿图2A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A和图30A中的D-D线的半导体器件的部分的截面图。
图2E、图4E、图5E、图6E、图7E、图8E、图9E、图10E、图11E、图12E、图13E、图14E、图15E、图16E、图17E、图18E、图19E、图20E、图21E、图22E、图23E、图24E、图25E、图26E、图27E、图28E、图29E和图30E示出了分别沿图2A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A和图30A中的E-E线的半导体器件的部分的截面图。
具体实施方式
以下公开内容提供了用于实现所提供主题的不同部件的许多不同的实施例或实例。以下将描述组件和布置的具体示例以简化本发明。当然，这些仅仅是示例，并不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包含第一部件和第二部件直接接触形成的实施例，并且也可以包含在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考数值和/或字符。这种重复是出于简明和清楚的目的，并且其本身不指示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了附图所示的方向之外，空间相对术语旨在涵盖在使用或操作中的器件的不同方向。装置可调整为其他方向(旋转90度或者面向其他方向)，而其中所使用的空间相关描述符也可进行相应的解释。此外，当使用“约”、“近似”等词描述数值或数值范围时，根据本领域技术人员依照本文发明的具体技术的知识，除非另有说明，否则术语涵盖所述数值的一些变化(诸如+/-10％或其他变化)内的数值。例如，术语“约5nm”可以涵盖从4.5nm至5.5nm、从4.0nm至5.0nm等的尺寸范围。
本申请大体上涉及半导体结构和制造工艺，更具体地，涉及具有背面金属布线层(例如，电源轨)和背面气隙的半导体器件。IC中的电源轨需要进一步改进，以提升所需的性能以及降低功耗。本发明的目的包含除了在结构的正面上的互连结构(其也可以包含电源轨)之外，在含有晶体管(诸如全环栅(GAA)晶体管和/或FinFET晶体管)的结构的背面(背侧)上提供电源轨(或电源布线)。这增加了结构中用于直接连接源极/漏极接触件和通孔的金属轨道的数量。与没有背面电源轨的现有结构相比，其还增加了栅极密度，以实现更高的器件集成度。背面电源轨可以具有比结构正面上的第一级金属(M0)轨道更宽的尺寸，这有可以有益地降低电源轨电阻。本发明还提供了插入栅极堆叠件的气隙和背面电源轨。没有背面气隙，底部自对准覆盖(B-SAC)层可以用于在栅极堆叠件和背面电源轨之间提供隔离。具有相对高介电常数的介电材料通常需要用于B-SAC层，以在通孔背面蚀刻过程中提供蚀刻选择性。然而，具有高介电常数的B-SAC层增加了栅极堆叠件和背面电源轨之间的耦合电容。通过结合气隙，可降低耦合电容，这有助于IC更快地工作。此外，由于结合了气隙，栅极堆叠件和背面电源轨之间没有泄露路径，这提高了IC的TDDB(与时间相关电介质击穿)性能。
根据一些实施例，下文将结合附图描述本发明的结构和制造方法的细节，附图示出了制造GAA器件的工艺。GAA器件指具有垂直堆叠的水平定向的多沟道晶体管的器件，诸如纳米线晶体管和纳米片晶体管。GAA器件由于其更好的栅极控制能力、更低的漏电流和完全的FinFET器件布局兼容性，有望将CMOS推向下一发展阶段。为了简明，本发明使用GAA器件作为实例。本领域普通技术人员应该理解的是，他们可容易地将本发明作为基础来设计或修改用于实施与本文所介绍实施例的相同目的和/或实现相同优点的其他工艺或结构(诸如FinFET器件)。
图1A至图1D是根据本发明的各个实施例的制造半导体器件的方法100的流程图。本发明考虑了额外的处理。在方法100之前、期间及之后可提供额外操作，且对于方法100的额外实施例，可以移动、替换，或消除所描述的一些操作。
根据一些实施例，下文结合图2A至图30E描述方法100，图2A至图30E示出了在根据方法100的各个制造步骤中的半导体器件(或器件)200的各个俯视图和截面图。在一些实施例中，器件200是IC芯片的部分、芯片系统(SoC)的部分或其部分的部分，其包含各种无源和有源微电子器件，诸如电阻、电容、电感、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、FinFET、纳米片FET、纳米线FET、其他类型的多栅极FET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、存储器件、其他合适的元件或其组合。为了清楚起见，已经简化了图2A至图30E，以更好地理解本发明的发明概念。可在器件200中添加附加部件，并且可在器件200的其他实施例中替换、修改或消除下文描述的一些部件。
在操作102，方法100(图1A)提供了具有衬底201和构建在衬底201正面上的晶体管的器件200。图2A示出了器件200的俯视图，图2B、图2C、图2D和图2E分别示出了沿图2A中的B-B线、C-C线、D-D线和E-E线的器件200的部分截面图。具体地，B-B线沿半导体鳍204的长度方向(方向“X”)切割，C-C线沿栅极堆叠件240的长度方向(方向“Y”)切割，D-D线切割至晶体管的源极区中并平行于栅极堆叠件240，E-E线切割至晶体管的漏极区中并平行于栅极堆叠件240。类似地配置图3A至图30A中的B-B线、C-C线、D-D线和E-E线。需注意的是，在各个实施例中，D-D线可以可选地切割至晶体管的漏极区中，并且E-E线可以可选地切割至晶体管的源极区中。在本发明中，源极和漏极可以互换使用。
参考图2A至图2E，半导体器件200包含在其背面的衬底201和构建在衬底201的前表面上的各种元件。这些元件包含：衬底201上方的隔离结构230、从衬底201延伸并邻近隔离结构230的半导体鳍(或鳍)204、鳍204上方的两个源极/漏极(S/D)部件260、悬在鳍204上方并连接两个S/D部件260的一个或多个半导体沟道层(或沟道层)215、在两个S/D部件260之间并环绕每个沟道层215的栅极堆叠件240、以及设置在鳍204和沟道层215以及栅极堆叠件240之间的底部自对准覆盖(B-SAC)层203。器件200还包含：在S/D部件260和栅极堆叠件240之间的内部间隔件255、在栅极堆叠件240的侧壁上方和最上面的沟道层215上方的(外部)栅极间隔件247、邻近栅极间隔件247并在外延S/D部件260和隔离结构230上方的接触蚀刻停止层(CESL)269、在CESL 269上方的层间介电(ILD)层270。在栅极堆叠件240上方，半导体器件200还包含自对准覆盖层(SAC)352。在外延S/D部件260上方，半导体器件200还包含硅化物部件273、S/D接触件275、介电S/D覆盖层356和S/D接触通孔358。在所描绘的实施例中，S/D覆盖层356设置在源极部件260上方，并且S/D接触通孔358设置在漏极部件260上方。在可选的实施例中，S/D覆盖层356可以设置在漏极部件260上方，并且S/D接触通孔358可以设置在源极部件260上方。在一些实施例中，S/D覆盖层356可以同时设置在源极和漏极部件260上方。在一些实施例中，S/D接触通孔358可以同时设置在源极和漏极部件260上方。
参考图3A和图3B，半导体器件200还包含一个或多个互连层(用277表示)，导线和通孔嵌入在介电层中。一个或多个互连层连接各种晶体管的栅极、源极和漏极以及器件200中的其他电路，以部分地或整个地形成集成电路。器件200还可以包含钝化层、粘合层和/或构建在半导体器件200正面上的其他层。这些层和一个或多个互连层共同用标号277表示。需注意的是，在图3B中，半导体器件200被上下翻转。半导体器件200的各种元件将在下文进一步描述。
在一实施例中，衬底201是体硅衬底(即，包含体单晶硅)。在各个实施例中，衬底201可以包含其他半导体材料，诸如锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP，或其组合。在可选的实施例中，衬底201是绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。
在实施例中，鳍204可以包含硅、硅锗、锗或其他合适的半导体，并且可以掺杂n型或p型掺杂剂。鳍204可以通过任何合适的方法来进行图案化。例如，可以用一种或多种光刻工艺来图案化鳍204，包含双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，从而允许产生具有例如比使用单一、直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件或芯轴作为掩蔽元件来对鳍204进行图案化。例如，使用掩蔽元件在衬底201上方或其中蚀刻进入半导体层中的凹槽，从而在衬底201上留下鳍204。蚀刻工艺可以包含干蚀刻、湿蚀刻、反应性离子蚀刻(RIE)和/或其它合适的工艺。例如，干蚀刻工艺可以实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBr3)、含碘气体、其他合适的气体和/或等离子体，和/或其组合。例如，湿蚀刻工艺可以包括在稀氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨；含有氢氟酸(HF)，硝酸(HNO3)，和/或醋酸(CH3COOH)的溶液；或其他合适的湿蚀刻中进行蚀刻。可能许多其他实施例的方法也可以来形成鳍204。
隔离结构230可以包含氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包含硅、氧、氮、碳和/或其他合适的隔离成分)或其组合。隔离结构230可以包含不同的结构，诸如浅沟槽隔离(STI)部件和/或深沟槽隔离(DTI)部件。在一实施例中，隔离结构230可以通过以下步骤形成：用绝缘体材料填充鳍204之间的沟槽(例如，通过使用CVD工艺或旋涂玻璃工艺)、执行化学机械抛光(CMP)工艺以去除过量的绝缘体材料和/或平坦化绝缘体材料层的顶面、以及回蚀绝缘体材料层以形成隔离结构230。在一些实施例中，隔离结构230包含多个介电层，诸如设置在热氧化物衬底层上方的氮化硅层。
S/D部件260包含外延生长的半导体材料，诸如外延生长的硅、锗或硅锗。可以通过包含化学气相沉积(CVD)技术(例如，气相外延和/或超高真空CVD)、分子束外延、其他合适的外延生长工艺或其组合的任何外延工艺来形成S/D部件260。S/D部件260可以掺杂有n型掺杂物和/或p型掺杂物。在一些实施例中，对于n型晶体管，S/D部件260包含硅，并且可以掺杂碳、磷、砷、其他n型掺杂物或其组合(例如，形成Si:C外延S/D部件、Si:P外延S/D部件或Si:C:P外延S/D部件)。在一些实施例中，对于p型晶体管，S/D部件260包含硅锗或锗，并且可以掺杂硼、其他p型掺杂物或其组合(例如，形成Si:Ge:B外延S/D部件)。S/D部件260可以包含具有不同掺杂物密度水平的多个外延半导体层。在一些实施例中，执行退火工艺(例如，快速热退火(RTA)和/或激光退火)以激活S/D部件260中的掺杂物。
在实施例中，沟道层215包含适用于晶体管沟道的半导体材料，诸如硅、硅锗或其他半导体材料。在各个实施例中，沟道层215可以是杆状、棒状、片状或其他形状。在一实施例中，沟道层215起初是半导体层堆叠件的部分，该半导体层堆叠件包含逐层交替堆叠的沟道层215和其他牺牲半导体层。牺牲半导体层和沟道层215包含不同的材料组分(诸如不同的半导体材料、不同的成分原子百分比和/或不同的成分重量百分比)，以实现蚀刻选择性。在形成栅极堆叠件240的栅极替换工艺过程中，选择性地去除牺牲半导体层，留下悬在鳍204上方的沟道层215。
在一些实施例中，内部间隔件255包含介电材料，介电材料包含硅、氧、碳、氮、其他合适的材料或其组合(例如，氧化硅、氮化硅、氧氮化硅、碳化硅或碳氮氧化硅)。在一些实施例中，内部间隔件255包含诸如本文描述的那些低K介电材料。内部间隔件255可以通过沉积和蚀刻工艺形成。例如，在蚀刻S/D沟槽之后并且在S/D部件260从S/D沟槽外延生长之前，可以使用蚀刻工艺来使相邻沟道层215之间的牺牲半导体层凹进，以在相邻沟道层215之间垂直地形成间隙。然后，沉积一种或多种介电材料(例如使用CVD或ALD)以填充间隙。执行另一蚀刻工艺以去除间隙外部的介电材料，从而形成内部间隔件255。
在一些实施例中，B-SAC层203可以包含La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi和其他合适的材料中的一种或多种。在一些实施例中，B-SAC层203可以包含低k介电材料，诸如包含硅、氧、氮和碳的介电材料。示例性的低k介电材料包含FSG、碳掺杂的氧化硅、Black
Figure BDA0002890337420000101
(加州圣克拉拉的应用材料公司)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB、SiLK(陶氏化学公司，米德兰，密歇根州)、聚酰亚胺或其组合。B-SAC层203可以使用CVD、ALD、PVD或氧化法来沉积。在一实施例中，首先在鳍204上沉积B-SAC层203，然后使用与图案化鳍204相同的工艺对B-SAC层203进行图案化。在另一实施例中，首先在鳍204上沉积牺牲半导体层(诸如SiGe)，然后使用图案化鳍204的相同工艺对牺牲半导体层进行图案化。在形成栅极堆叠件240的栅极替换工艺过程中，去除牺牲层并用B-SAC层203与之替换。如下文更详细说明的，B-SAC层203为气隙预留空间，气隙是夹在栅极堆叠件240和将在随后的工艺中形成的背面金属布线层(和密封层)之间的。在一些实施例中，B-SAC层203具有在约1nm至约20nm的范围内的厚度d1。在一些实施例中，如果B-SAC层203太薄(诸如小于1nm)，则随后形成的气隙可能无法在栅极堆叠件240和背面金属布线层之间提供足够的隔离。在一些实施例中，如果B-SAC层203太厚(诸如大于20nm)，则随后形成的背面S/D接触件和通孔将会很长且其电阻将会很高，这可能会降低电路速度。在一些实施例中，两个相邻的S/D部件260之间的B-SAC层的部分具有在约3nm至约30nm范围内的长度d4(沿“x”方向测量的)。长度d4也是两个相邻的S/D部件260之间的横向距离。如下文更详细说明的，长度d4界定了随后形成的气隙的开口。长度d4的范围被以有助于随后的覆盖工艺的方式设置，以密封气隙。如果长度d4大于约30nm，则开口对于覆盖工艺来说将太大而不能密封气隙。如果长度d4小于约3nm，则栅极堆叠件240中的各种部件的尺寸可能过于接近临界尺寸(CD)，并导致不良的工艺窗口。
在所描绘的实施例中，栅极堆叠件240包含栅极介电层349和栅电极层350。栅极介电层349可以包含高k介电材料，诸如HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4、二氧化铪-氧化铝(HfO2-Al2O3)合金，其他合适的高k介电材料或其组合。高k介电材料通常指具有高介电常数的介电材料，例如，介电常数大于氧化硅的介电常数(k≈3.9)。栅极介电层349可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其他合适的方法形成。在一些实施例中，栅极堆叠件240还包含在栅极介电层349和沟道层215之间的界面层。界面层可以包含二氧化硅、氧氮化硅或其它合适的材料。在一些实施例中，栅电极层350包含n型或p型功函数层和金属填充层。例如，n型功函数层可以包括具有足够小的有效功函数的金属，诸如钛、铝、碳化钽、氮化钽、氮化硅钽或其组合。例如，p型功函数层可以包括具有足够大的有效功函数的金属，诸如氮化钛、氮化钽、钌、钼、钨、铂或其组合。金属填充层包含可以包含铝、钨、钴、铜和/或其他合适的材料。栅电极层350可以通过CVD、PVD、电镀和/或其它合适的工艺形成。由于栅极堆叠件240包含高k介电层和金属层，所以它也被称为高k金属栅极。
在实施例中，栅极间隔件247包含介电材料，诸如包含硅、氧、碳、氮、其他合适的材料或其组合(例如，氧化硅、氮化硅、氮氧化硅(SiON)、碳化硅、碳氮化硅(SiCN)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN))的介电材料。在实施例中，栅极间隔件247可以包含La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi或其他合适的材料。例如，可以在伪栅极堆叠件(其随后被高k金属栅极240替换)上方沉积包含硅和氮的介电层，诸如氮化硅层，并且随后被蚀刻(例如，各向异性蚀刻)以形成栅极间隔件247。在一些实施例中，栅极间隔件247包含多层结构，诸如包含氮化硅的第一介电层和包含氧化硅的第二介电层。在一些实施例中，邻近栅极堆叠件240形成多组间隔件，诸如密封间隔件、偏移间隔件、牺牲间隔件、伪间隔件和/或主间隔件。在实施例中，例如，栅极间隔件247可以具有约1nm至约40nm的厚度。
在一些实施例中，SAC层352包含La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi或其他合适的材料。SAC层352保护栅极堆叠件240，以免受到用于蚀刻S/D接触孔的蚀刻和CMP工艺的影响。可以通过以下步骤来形成SAC层352：使栅极堆叠件240凹进以及可选地使栅极间隔件247凹进，在凹进的栅极堆叠件240上方以及可选地在凹进的栅极间隔件247上方沉积一种或多种介电材料，以及对一种或多种介电材料执行CMP工艺。例如，SAC层352可以具有在约3nm至约30nm的范围内的厚度。
在实施例中，CESL 269可以包含La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi或其他合适的材料；并且可以通过CVD、PVD、ALD或其他合适的方法来形成。ILD层270可以包括正硅酸乙酯(TEOS)氧化物、无掺杂的硅酸盐玻璃，或掺杂的氧化硅，如硼磷硅酸盐玻璃(BPSG)、掺氟硅石玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅酸盐玻璃(BSG)、低k介电材料、其他合适的介电材料或其组合。ILD层270可以通过PE-CVD(等离子体增强CVD)、F-CVD(可流动CVD)或其他合适的方法来形成。
在一些实施例中，硅化物部件273可以包含硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)或其他合适的化合物。
在一实施例中，S/D接触件275可以包含导电势垒层和导电势垒层上方的金属填充层。导电势垒层可以包含钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)或导电氮化物，诸如氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钨(WN)、氮化钽(TaN)或其组合，并且可以通过CVD、PVD、ALD和/或其他合适的工艺来形成。金属填充层可以包含钨(W)、钴(Co)、钼(Mo)、钌(Ru)、镍(Ni)、铜(Cu)或其他金属，并且可以通过CVD、PVD、ALD、电镀或其他合适的工艺来形成。在一些实施例中，在S/D接触件275中省略了导电势垒层。
在一些实施例中，S/D覆盖层356包含La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi或其他合适的材料。覆盖层356保护S/D接触件275，以免受到蚀刻和CMP工艺的影响，并将S/D接触件275与形成在其上的互连结构隔离。例如，S/D覆盖层356可以具有在约3nm至约30nm的范围内的厚度。在一些实施例中，SAC层352和S/D覆盖层356包含不同的材料以实现蚀刻选择性，例如在S/D覆盖层356的形成过程中。
在一实施例中，S/D接触通孔358可以包含导电势垒层和导电势垒层上方的金属填充层。导电势垒层可以包含钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)或导电氮化物，诸如氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钨(WN)、氮化钽(TaN)或其组合，并且可以通过CVD、PVD、ALD和/或其他合适的工艺来形成。金属填充层可以包含钨(W)、钴(Co)、钼(Mo)、钌(Ru)、镍(Ni)、铜(Cu)或其他金属，并且可以通过CVD、PVD、ALD、电镀或其他合适的工艺来形成。在一些实施例中，在S/D接触通孔358中省略了导电势垒层。
在操作104，方法100(图1A)将器件200上下翻转，并将器件200的正面附接到载体370上，诸如图3B所示。这使得器件200可以从器件200的背面进入，以进行进一步处理。操作104可以使用任何合适的附接工艺，诸如直接接合、复合接合、使用粘合剂或其他接合方法。操作104可以进一步包含对准、退火和/或其他工艺。载体370在一些实施例中可以是硅晶圆。在图2A至图30E中，“z”方向从器件200的背面指向器件200的正面，而“-z”方向从器件200的正面指向器件200的背面。
在操作106，方法100(图1A)从器件200的背面减薄器件200，直到鳍204和隔离结构230从器件200的背面暴露。在图4A至图4E中示出了根据一实施例的所得结构。为简明起见，图4C、图4D和图4E省略了一些已经在图4B中示出的部件，具体是，层277和载体370。减薄工艺可以包含机械研磨工艺和/或化学减薄工艺。在机械研磨工艺过程中，可以首先从衬底201去除大量的衬底材料。之后，化学减薄工艺可以将蚀刻化学物质施加到衬底201的背面，以进一步减薄衬底201。
在操作108，方法100(图1A)选择性地蚀刻鳍204，以在栅极堆叠件240的背面上方和S/D部件260上方形成沟槽272。沟槽272从背面暴露S/D部件260的表面。在图5A至图5E中示出了根据一实施例的所得结构。在本实施例中，操作108应用了蚀刻工艺，该蚀刻工艺被调整为对鳍204中的半导体材料(例如，硅)的材料具有选择性，并且不(或极少)蚀刻栅极堆叠件240、隔离结构230和B-SAC层203。在本实施例中，蚀刻工艺还蚀刻S/D部件260，以使其凹进到甚至与沟道层215的最底部表面等高或在沟道层215的最底表面的下方。在又一些实施例中，凹进的S/D部件260保持高于隔离结构230和CESL 269之间的界面，如图5D和图5E示出的。在一些可选的实施例中，操作108可以进一步使S/D部件260凹进在隔离结构230和CESL 269(未示出)之间的界面下方。操作108可以应用多种蚀刻工艺。例如，其可以应用第一蚀刻工艺以选择性地去除鳍204，然后应用第二蚀刻工艺以选择性地使S/D部件260凹进到期望的水平，其中第一蚀刻工艺和第二蚀刻工艺使用不同的蚀刻参数，诸如使用不同的蚀刻剂。蚀刻工艺可以包含干蚀刻、湿蚀刻、反应性离子蚀刻或其它蚀刻方法。B-SAC层203保护栅极堆叠件240，以免受到一种或多种蚀刻工艺的影响。
在操作110，方法100(图1A)沉积具有一种或多种介电材料的介电层276，以填充沟槽272。在一些实施例中，介电层276可以包含La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi或其他合适的材料中的一种或多种，并且可以通过PE-CVD、F-CVD或其他合适的方法来形成。此外，在本实施例中，介电层276和B-SAC 203可以包含不同的材料，使得B-SAC 203可以在通过CMP工艺对介电层276进行平坦化时用作CMP停止层。
在操作112，方法100(图1A)在器件200的背面上方形成蚀刻掩模360。蚀刻掩模360在S/D部件260的背面上方提供开口362，该开口362将连接到背面接触件和背面金属布线层。在图7A至图7E中示出了根据一实施例的所得结构。在示出的实施例中，开口362设置在源极部件260的背面上方，而栅极堆叠件240和漏极部件260的背面被蚀刻掩模360覆盖。在各个实施例中，开口362可以仅设置在漏极部件的背面上方、仅设置在源极部件的背面上方或者同时设置在源极部件和漏极部件的背面上方。蚀刻掩模360包含不同于介电层276的材料的材料，以在背面接触孔蚀刻过程中实现蚀刻选择性。例如，蚀刻掩模360包含抗蚀剂材料(因此可以被称为图案化的抗蚀剂层和/或图案化的光刻胶层)。在一些实施例中，蚀刻掩模360具有多层结构，诸如设置在抗反射涂层(ARC)层上方和/或包括氮化硅或氧化硅的硬掩模层上方的抗蚀剂层。本发明考虑了蚀刻掩模360的其他材料，只要能够在介电层276的蚀刻过程中实现蚀刻选择性的材料。在一些实施例中，操作112使用光刻工艺，该工艺包含：在器件200的背面上方形成抗蚀剂层(例如，通过旋涂)、执行曝光前烘工艺、使用掩模执行曝光工艺、执行曝光后烘工艺以及执行显影工艺。在曝光工艺过程中，抗蚀剂层暴露于辐射能量(例如，紫外(UV)光、深紫外光(DUV)或极紫外光(EUV))，其中掩模根据掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或EUV掩模)将辐射阻挡、透射和/或反射到抗蚀剂层，从而将图像投影到与掩模图案相对应的抗蚀剂层上。由于抗蚀剂层对辐射能量是敏感的，因此抗蚀剂层的暴露部分发生化学变化，且在显影工艺过程中抗蚀剂层的暴露(或未暴露)部分根据抗蚀剂层的特性和显影工艺中使用的显影溶液的特性而溶解。显影之后，图案化的抗蚀剂层(例如，蚀刻掩模360)包含与掩模相对应的抗蚀剂图案。可选地，曝光工艺可通过其他方法来实现或替换，诸如无掩模光刻、电子束写入、离子束写入或其组合。
在操作114，方法100(图1A)穿过蚀刻掩模360蚀刻介电层276，以形成S/D接触孔278。随后例如通过抗蚀剂剥离工艺或其他合适的工艺来去除蚀刻掩模360。在图8A至图8E中示出了根据一实施例的所得结构。S/D接触孔278暴露源极部件260。在示出的实施例中，蚀刻工艺还蚀刻源极部件260，以使其凹进到甚至与隔离结构230和CESL 269之间的界面等高或在隔离结构230和CESL 269之间的界面的下方。这是为用于随后硅化物形成的源极部件260做准备。作为结果，源极部件260可以在漏极部件260下方，如图8D和图8E所示。在一些实施例中，操作114可以应用多种蚀刻工艺。例如，其可以应用第一蚀刻工艺以选择性地去除介电层276，然后应用第二蚀刻工艺以选择性地使源极部件260凹进到期望的水平，其中第一蚀刻工艺和第二蚀刻工艺使用不同的蚀刻参数，诸如使用不同的蚀刻剂。在一实施例中，第一蚀刻工艺包含干(等离子体)蚀刻工艺，该工艺被调整为选择性地蚀刻介电层276，并且不(极少)蚀刻隔离结构230、B-SAC层203、内部间隔件255和源极部件260。在可选的实施例中，第一蚀刻工艺可以使用其他类型的蚀刻(诸如湿蚀刻或反应性离子蚀刻)，只要如上所述实现各层之间的蚀刻选择性的蚀刻。由于第一蚀刻工艺不(极少)蚀刻隔离结构230、B-SAC层203和内部间隔件255，因此接触孔在y-z平面和x-z平面中自对准到源极部件260，从而改善工艺裕度。第二蚀刻工艺可以是干蚀刻、湿蚀刻、反应性离子蚀刻或其他合适的蚀刻方法，以选择性地使源极部件260凹进到期望的水平。
在操作116，方法100(图1A)在S/D接触孔278中形成硅化物部件280和S/D接触件282。在图9A至图9E中示出了所得结构。在一实施例中，操作116首先将一种或多种金属沉积到沟槽272中，对器件200执行退火工艺以引起一种或多种金属和源极部件260之间的反应，从而产生硅化物部件280，然后去除一种或多种金属的未反应部分，在沟槽272中留下硅化物部件280。一种或多种金属可以包含钛(Ti)、钽(Ta)、钨(W)、镍(Ni)、铂(Pt)、镱(Yb)、铱(Ir)、铒(Er)、钴(Co)或其组合(例如，两种或多种金属的合金)，并且可以使用CVD、PVD、ALD或其他合适的方法来沉积。硅化物部件280可以包含硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、其组合或其他合适的化合物。在一些实施例中，操作116然后在硅化物部件280上方沉积S/D接触件282。S/D接触件282可以包含钨(W)、钴(Co)、钼(Mo)、钌(Ru)、铜(Cu)、镍(Ni)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)或其他金属，并且可以通过CVD、PVD、ALD、电镀或其他合适的工艺来形成。
在操作118，方法100(图1A)对介电层276和隔离结构230执行CMP工艺，以从B-SAC层203的表面去除过量的介电材料。在图9A至图9E中示出了根据一实施例的所得结构。由于介电层276和隔离结构230包含不同于B-SAC层203的材料，因此当通过CMP工艺平坦化器件200时，B-SAC层203可以用作CMP停止层。在操作118之后，介电层276的部分保留在漏极部件260上方的沟槽272中，作为S/D覆盖层。介电层276的该部分也可以被表示为S/D覆盖层276。CMP工艺还去除了S/D接触件282中过量的金属材料，使得S/D接触件282的表面、S/D覆盖层276的表面和B-SAC层203的表面是等高的因此，B-SAC层203的厚度d1还界定了从栅极堆叠件240突出的S/D接触件282的距离。如上所述，在一些实施例中，厚度d1在约1nm至约20nm的范围内。
在操作130，方法100(图1B)选择性地蚀刻B-SAC层203，以使B-SAC层203凹进在S/D接触件282的表面下方、S/D覆盖层276的表面下方和隔离结构230的表面下方。在图10A至图10E中示出了根据一实施例的所得结构。在本实施例中，操作130应用了蚀刻工艺，该蚀刻工艺被调整为对B-SAC层203的介电材料具有选择性，并且不(或极少)蚀刻S/D接触件282、S/D覆盖层276和隔离结构230。蚀刻工艺可是等离子体干蚀刻、化学干蚀刻、灰化工艺、湿蚀刻或其他合适的蚀刻方法。例如，等离子体干蚀刻工艺可以使用用于介电材料(诸如混合有H2或O2的C4F6)的常规干蚀刻剂，化学干蚀刻工艺可以使用一种或多种化学物质(诸如H2)，灰化工艺可以使用氧灰化或氢灰化，以及湿蚀刻工艺可以例如在高于100℃的温度下应用热SPM溶液(硫酸和过氧化氢的混合剂)。作为操作130的结果，S/D接触件282的侧壁的部分、S/D覆盖层276的侧壁的部分和隔离结构230的侧壁的部分从B-SAC层203突出一距离d2。可以通过调节蚀刻工艺的持续时间来控制距离d2。在一些实施例中，距离d2在约2nm至约20nm的范围内。如下文将进一步详细说明的，距离d2界定了在随后的工艺中在S/D接触件282突出侧壁上、S/D覆盖层276的突出侧壁上和隔离结构230的突出侧壁上形成的介电衬垫的垂直长度。S/D接触件282和S/D覆盖层276之间的横向距离大致等于长度d4，长度d4在约3nm至约30nm的范围内。
在操作132，方法100(图1B)在器件200的背面上沉积介电衬垫304。在图11A至图11E中示出了根据一实施例的所得结构。在示出的实施例中，将介电衬垫304共形地沉积为具有沿B-SAC层203、隔离结构230、S/D接触件282和S/D覆盖层276中的各个表面的基本均匀的厚度。在各个实施例中，介电衬垫304可以包含La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi、其组合或其他合适的材料。在各个实施例中，介电衬垫304可以使用ALD、CVD或其他合适的方法来沉积，并且可以具有约0.5nm至约10nm的厚度(例如，如在S/D接触件282的侧壁上沿“x”方向测量的)。
在操作134，方法100(图1B)执行蚀刻工艺，用于穿透并去除介电衬垫304的大部分水平部分。该蚀刻工艺也被称为穿透(BT)蚀刻工艺。在图12A至图12E中示出了所得结构。在一些实施例中，BT蚀刻工艺可以包含各向异性干蚀刻工艺等。在一些实施例中，其中介电衬垫304由氧化物形成，BT蚀刻工艺是反应性离子蚀刻(RIE)工艺，蚀刻工艺气体包含CHF3、Ar、CF4、N2、O2、CH2F2、SF3，诸如此类或其组合。RIE工艺可以在以下参数下执行：约2秒至约20秒的蚀刻时间、约2毫托(mTorr)至约30mTorr之间的压力、约10℃至约100℃之间的温度、约100瓦(W)至约1500W之间的射频(RF)功率以及约10伏(V)至约800V之间的偏压。在示出的实施例中，作为操作134的结果，介电衬垫304的部分保留在S/D接触件282的侧壁上、S/D覆盖层276的侧壁上和隔离结构230的侧壁上。介电衬垫304的垂直长度大致等于距离d2，d2在约2nm至约10nm范围内。如下文将进一步详细讨论的，介电衬垫304用作接合焊盘，以在随后的覆盖工艺过程中积聚密封层的沉积的介电材料，以密封气隙。如果在一些实施例中，介电衬垫304的长度小于2nm，则其可能无法提供足够的接合面积来充分地积聚介电材料以便密封空气间隙。如果在一些实施例中，介电衬垫304的长度大于10nm，则密封层的沉积的介电材料可能被引入气隙深处，从而减少了气隙的体积。
在操作136，方法100(图1B)在蚀刻工艺中去除B-SAC层203。在图13A至图13E中示出了根据一实施例的所得结构。在示出的实施例中，B-SAC层203的去除暴露了栅极堆叠件240，并得到介电衬垫304和栅极堆叠件240之间的间隙333。间隙333直接存在于介电衬垫304的下方和栅极堆叠件240的上方，并暴露了S/D接触件282的侧壁的部分、S/D覆盖层276的侧壁的部分和隔离结构230的侧壁的部分。在各个实施例中，介电衬垫304和栅极堆叠件240之间的垂直距离d3在约0.5nm至约10nm范围内。在一实施例中，蚀刻工艺可以包含等离子体干蚀刻、化学干蚀刻、灰化工艺、湿蚀刻或其他合适的蚀刻方法。例如，等离子体干蚀刻工艺可以使用用于介电材料(诸如混合有H2或O2的C4F6)的常规干蚀刻剂，化学干蚀刻工艺可以使用一种或多种化学物质(诸如H2)，灰化工艺可以使用氧灰化或氢灰化，以及湿蚀刻工艺可以例如在高于100℃的温度下应用热SPM溶液(硫酸和过氧化氢的混合剂)。
在操作138，方法100(图1B)在器件200的背面上方沉积密封层312，并垂直地覆盖栅极堆叠件240和密封层312之间的气隙314。在图14A至图14E中示出了根据一实施例的所得结构。密封层312的沉积也被称为覆盖工艺。如本文使用的，术语“气隙”用于描述由周围实质性的部件界定的空隙，其中空隙可包含空气、氮气、环境气体、在先前或当前工艺中使用的气态化学物质或其组合。调整器件200的结构和密封层312的形成，以有效地水平闭合S/D接触件282和S/D覆盖层276之间的空间，从而得到气隙314。具体地，突出的S/D接触件282和S/D覆盖层276用作支撑形成在其上的密封层312的支柱。如上所述，将S/D接触件282和S/D覆盖层276之间的距离d4设定在有助于覆盖工艺的范围内。介电衬垫304进一步缩小了S/D接触件282和S/D覆盖层276之间的空间的顶部中的开口。此外，介电衬垫304提供了用于积聚沉积的介电材料的接合焊盘。在一些实施例中，介电衬垫304具有亲水性，这种亲水性比S/D接触件282的金属表面更容易积聚介电材料。在一些实施例中，由于介电衬垫304的类似材料组分和沉积的介电材料(例如，两者都具有氧化物)之间的共价键，因此沉积的介电材料更容易积聚在介电衬垫304上。在一些实施例中，密封层312的沉积材料包含La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi、其组合或其他合适的材料。在又一些实施例中，密封层312和介电衬垫304可以具有相同的介电材料组分。在可选的实施例中，密封层312和介电衬垫304可以具有不同的介电材料组分。
密封层312可以通过CVD、PVD、PE-CVD、涂布工艺或其它合适的工艺来沉积。在一实施例中，密封层312通过PE-CVD工艺来沉积，这更容易使沉积介电材料在窄开口的顶部上合并。以这样的方式调节PE-CVD工艺中的参数(例如，压力、温度和气体粘度)，即使得沉积介电材料的间隙填充行为保持住气隙，而不填充S/D接触件282和S/D覆盖层276之间的空间的方式。在本实施例中，PE-CVD工艺采用压力小于约0.75托(torr)、温度高于约75℃的设定。因此，可以在介电衬垫304之间的上部沉积密封层312的介电材料，以围绕S/D接触件282和S/D覆盖层276之间的空间，而不在该空间的下部中大量沉积。因此可以在密封层312的介电材料的下方和栅极堆叠件240的上方形成相应的气隙314，气隙314的垂直厚度在约0.5nm至约10nm的范围内。在一些实施例中，如果气隙314太薄(诸如小于0.5nm)，则其可能无法在栅极堆叠件240和随后形成的背面金属布线层之间提供足够的隔离。在一些实施例中，如果气隙314太厚(诸如大于10nm)，则背面S/D接触件和通孔将必须足够长才得以容纳气隙厚度且其电阻会很高，这可能会降低电路速度。S/D接触件282的侧壁、S/D覆盖层276的侧壁、隔离结构230的侧壁和介电衬垫304的侧壁都暴露在气隙314中。介电衬垫304和栅极堆叠件240之间的垂直间隙333还成为气隙314的一部分。诸如在密封层312的介电材料的沉积过程中使用的气体或能够扩散到气隙314中的任何其他物质之类的气体可以在气隙314中。密封层312从气隙314横向地延伸到S/D接触件282的顶面和S/D覆盖层276的顶面。密封层312还覆盖介电衬垫304的顶面、和侧壁的部分。
在操作140，方法100(图1B)对密封层312执行CMP工艺，以从S/D接触件282的表面去除过量的介电材料。在图15A至图15E中示出了根据一实施例的所得结构。由于密封层312包含不同于S/D接触件282的材料，因此当通过CMP工艺平坦化器件200时，S/D接触件282可以用作CMP停止层。在操作140之后，保持密封层312对气隙314的覆盖，并且暴露S/D接触件282的顶面和S/D覆盖层276的顶面。在操作140之后，剩余的密封层312插入相对的介电衬垫304。在一些实施例中，在操作140之后，剩余的密封层312具有在约0.5nm至约10nm范围内的厚度。
在操作142，方法100(图1B)在器件200的背面上形成金属布线层，诸如背面电源轨284。在图16A至图16E中示出了根据一实施例的所得结构。如图16B和图16D示出的，背面S/D接触件282电连接到背面电源轨284。在一实施例中，背面电源轨284可以使用镶嵌工艺、双重镶嵌工艺、金属图案化工艺或其他合适的工艺来形成。背面电源轨284可以包含钨(W)、钴(Co)、钼(Mo)、钌(Ru)、铜(Cu)、镍(Ni)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)或其他金属，并且可以通过CVD、PVD、ALD、电镀或其他合适的工艺来沉积。虽然在图16A至图16E中未示出，但是背面电源轨284嵌入在一个或多个介电层中。具有背面电源轨284有益地增加了器件200中可用于直接连接到源极/漏极接触件和源极/漏极通孔的金属轨道的数量。与不具有背面电源轨284的其他结构相比，其还增加了用于实现更高的器件集成度的栅极密度。背面电源轨284可以具有比器件200的正面上的第一级金属(M0)轨道更宽的尺寸，这可以有益地降低背面电源轨电阻。在一实施例中，背面电源轨284可以具有在约5nm至约40nm的范围内的厚度d5。
在操作144，方法100(图1B)对器件200执行进一步的制造工艺。例如，其可以在器件200的背面上形成一个或多个互连层，在器件200的背面上形成钝化层，执行其他BEOL工艺，以及去除载体370。
现在参考图1C，其展示了方法100的可选实施例。在方法100的可选实施例中，在其中CMP工艺暴露S/D接触件282的表面、S/D覆盖层276的表面和B-SAC层203的表面的操作118(图1A)之后，方法100可以可选地在进行到操作130之前进行到操作120(图1C)。下文结合图17A至图24E描述方法100的可选实施例，其中说明了在形成图9A至图9E中所示的结构之后的制造操作。方法100的可选实施例中的一些方面与上文已经描述的相同，并且将在下文简要地讨论。
在操作120，方法100(图1C)在蚀刻工艺中从漏极部件260上方去除S/D覆盖层276。在图17A至图17E中示出了根据一实施例的所得结构。漏极部件260上方的沟槽272在去除S/D覆盖层276之后又重新出现，从而暴露了漏极部件260的表面和内部间隔件255的侧壁。在示出的实施例中，蚀刻工艺还蚀刻漏极部件260，以使其凹进到甚至与隔离结构230和CESL269之间的界面等高或在隔离结构230和CESL 269之间的界面的下方，以便扩大沟槽272。如下文将进一步详细说明的，沟槽272将成为气隙的一部分并增加气隙的体积，这可以有益地进一步降低器件200中不同部件之间的耦合电容。在一些实施例中，操作120可以应用多种蚀刻工艺。例如，其可以应用第一蚀刻工艺以选择性地去除S/D覆盖层276，然后应用第二蚀刻工艺以选择性地使漏极部件260凹进到期望的水平，其中第一蚀刻工艺和第二蚀刻工艺使用不同的蚀刻参数，诸如使用不同的蚀刻剂。在一实施例中，第一蚀刻工艺包含干(等离子体)蚀刻工艺，该工艺被调整为选择性地蚀刻S/D覆盖层276，并且不(极少)蚀刻隔离结构230、B-SAC层203、内部间隔件255和源极部件260。在可选的实施例中，第一蚀刻工艺可以使用其他类型的蚀刻(诸如湿蚀刻或反应性离子蚀刻)，只要如上所述实现各层之间的蚀刻选择性的蚀刻。由于第一蚀刻工艺不(极少)蚀刻隔离结构230、B-SAC层203和内部间隔件255，因此沟槽272在y-z平面和x-z平面中自对准到漏极部件260，从而改善工艺裕度。第二蚀刻工艺可是干蚀刻、湿蚀刻、反应性离子蚀刻或其他合适的蚀刻方法，以选择性地使漏极部件260凹进到期望的水平。
在操作120之后，方法100(图1C)进行到操作130，在操作130，选择性地蚀刻B-SAC层203，以使B-SAC层203凹进在S/D接触件282的表面下方和隔离结构230的表面下方。在图18A至图18E中示出了根据一实施例的所得结构。在本实施例中，操作130应用了蚀刻工艺，该蚀刻工艺被调整为对B-SAC层203的介电材料具有选择性，并且不(或极少)蚀刻S/D接触件282、内部间隔件255、漏极部件260和隔离结构230。蚀刻工艺可是等离子体干蚀刻、化学干蚀刻、灰化工艺、湿蚀刻或其他合适的蚀刻方法。作为操作130的结果，S/D接触件282的侧壁的部分和隔离结构230的侧壁的部分从B-SAC层203突出一距离d2。可以通过调节蚀刻工艺的持续时间来控制距离d2。在一些实施例中，距离d2在约2nm至约20nm的范围内。
在操作132，方法100(图1C)在器件200的背面上沉积介电衬垫304。在图19A至图19E中示出了根据一实施例的所得结构。在示出的实施例中，将介电衬垫304共形地沉积为具有沿B-SAC层203、隔离结构230、S/D接触件282和包含内部间隔件255的侧壁和漏极部件260的顶面的沟槽272中的各个表面的基本均匀的厚度。在各个实施例中，介电衬垫304可以包含La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi、其组合或其他合适的材料。在各个实施例中，介电衬垫304可以使用ALD、CVD或其他合适的方法来沉积，并且可以具有约0.5nm至约10nm的厚度(例如，如在S/D接触件282的侧壁上沿“x”方向测量的)。
在操作134，方法100(图1C)执行BT蚀刻工艺，用于穿透并去除介电衬垫304的大部分水平部分。在图20A至图20E中示出了所得结构。在一些实施例中，BT蚀刻工艺可以包含各向异性干蚀刻工艺等。在一些实施例中，其中介电衬垫304由氧化物形成，BT蚀刻工艺是反应性离子蚀刻(RIE)工艺，蚀刻工艺气体包含CHF3、Ar、CF4、N2、O2、CH2F2、SF3，诸如此类或其组合。在示出的实施例中，作为操作134的结果，介电衬垫304保留在S/D接触件282的侧壁上、沟槽272的侧壁上和隔离结构230的侧壁上。沟槽272侧壁上的介电衬垫304的部分与漏极部件260接触。
在操作136，方法100(图1C)在蚀刻工艺中去除B-SAC层203。在图21A至图21E中示出了根据一实施例的所得结构。在示出的实施例中，B-SAC层203的去除暴露了栅极堆叠件240，并得到间隙333，其在介电衬垫304之间、S/D接触件282的侧壁上和栅极堆叠件240的侧壁上。间隙333直接存在于S/D接触件282的侧壁上的介电衬垫304的下方和栅极堆叠件240的上方。在各个实施例中，S/D接触件282的侧壁上的介电衬垫304和栅极堆叠件240之间的垂直距离d3在约0.5nm至约10nm范围内。同样，由于B-SAC层203的去除，沟槽272的侧壁上的介电衬垫304从栅极堆叠件240突出。突出距离大致等于d3。换句话说，在S/D接触件282的侧壁上的介电衬垫304的末端和在沟槽272的侧壁上的介电衬垫304的末端等高。在y-z平面中，介电衬垫304保持对沟槽272的侧壁的覆盖，并与隔离结构230的顶面等高，如图21E所示。在一实施例中，蚀刻工艺可以包含等离子体干蚀刻、化学干蚀刻、灰化工艺、湿蚀刻或其他合适的蚀刻方法。
在操作138，方法100(图1C)在器件200的背面上方沉积密封层312，并垂直地覆盖栅极堆叠件240和密封层312之间的气隙314。在图22A至图22E中示出了根据一实施例的所得结构。调整器件200的结构和密封层312的形成，以有效地水平闭合相邻(邻近)的S/D接触件282之间的空间，从而得到气隙314。具体地，突出的邻近的S/D接触件282(图22B中示出一个S/D接触件282)用作支撑形成在其上的密封层312的支柱。两个邻近的S/D接触件282之间的距离被设定在有利于覆盖工艺的范围内。介电衬垫304进一步缩小了两个邻近的S/D接触件282之间的空间的顶部中的开口。此外，介电衬垫304提供了用于积聚沉积介电材料的接合焊盘。在一些实施例中，介电衬垫304具有亲水性，这种亲水性比S/D接触件282的金属表面更容易积聚介电材料。在一些实施例中，由于介电衬垫304的类似材料组分和沉积介电材料(例如，两者都具有氧化物)之间的共价键，因此沉积介电材料更容易积聚在介电衬垫304上。在一些实施例中，密封层312的沉积材料包含La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi、其组合或其他合适的材料。在又一些实施例中，密封层312和介电衬垫304可以具有相同的介电材料组分。
密封层312可以通过CVD、PVD、PE-CVD、涂布工艺或其它合适的工艺来沉积。在一实施例中，密封层312通过PE-CVD工艺来沉积，这更容易使沉积介电材料在窄开口的顶部上合并。以这样的方式调整PE-CVD工艺中的参数(例如，压力、温度和气体粘度)，即使得沉积介电材料的间隙填充行为保持住气隙，而不填充两个邻近的S/D接触件282之间的空间的方式。S/D接触件282的侧壁、隔离结构230的侧壁和介电衬垫304的侧壁都暴露在气隙314中。沟槽272成为气隙314的部分，从而扩大了气隙314的体积。沟槽272的侧壁上的介电衬垫304与密封层312间隔开一距离d6，在一些实施例中，距离d6在约0.5nm至约10nm的范围内。距离d6使得沟槽272与两个邻近的气隙314得以流体连通，从而形成跨越两个邻近的S/D接触件282之间的更大的气隙。诸如在密封层312的介电材料的沉积过程中使用的气体或能够扩散到气隙314中的任何其他物质之类的气体可以在气隙314中。密封层312从气隙314横向地延伸到S/D接触件282的顶面。密封层312还覆盖介电衬垫304的顶面、和侧壁的部分。该侧壁的部分沉积在S/D接触件282的侧壁上。
在操作140，方法100(图1C)对密封层312执行CMP工艺，以从S/D接触件282的表面去除过量的介电材料。在图23A至图23E中示出了根据一实施例的所得结构。由于密封层312包含不同于S/D接触件282的材料，所以当通过CMP工艺平坦化器件200时，S/D接触件282可以用作CMP停止层。在操作140之后，保持密封层312对气隙314的覆盖，并且暴露S/D接触件282的背面表面。在操作140之后，剩余的密封层312插入在两个邻近的S/D接触件282侧壁上的相对的介电衬垫304中。在一些实施例中，在操作140之后，剩余的密封层312具有在约0.5nm至约10nm范围内的厚度。
在操作142，方法100(图1C)在器件200的背面上形成金属布线层，诸如背面电源轨284。在图24A至图24E中示出了根据一实施例的所得结构。如图24B和图24D示出的，背面S/D接触件282电连接到背面电源轨284。在一实施例中，背面电源轨284可以使用镶嵌工艺、双重镶嵌工艺、金属图案化工艺或其他合适的工艺来形成。背面电源轨284可以包含钨(W)、钴(Co)、钼(Mo)、钌(Ru)、铜(Cu)、镍(Ni)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)或其他金属，并且可以通过CVD、PVD、ALD、电镀或其他合适的工艺来沉积。在一实施例中，背面电源轨284可以具有在约5nm至约40nm的范围内的厚度d5。
在操作144，方法100(图1C)对器件200执行进一步的制造工艺。例如，其可以在器件200的背面上形成一个或多个互连层，在器件200的背面上形成钝化层，执行其他BEOL工艺，以及去除载体370。
现在参考图1D，其展示了方法100的另一可选实施例。在方法100的该第二可选实施例中，在其中CMP工艺暴露S/D接触件282的表面、S/D覆盖层276的表面和B-SAC层203的表面的操作118(图1A)之后，方法100可以可选地在进行到操作132并越过操作130之前进行到操作131(图1D)。下文结合图25A至图30E描述方法100的第二可选实施例，其中说明了在形成图9A至图9E中所示的结构之后的制造操作。方法100的第二可选实施例中的一些方面与上文已经描述的相同，并且将在下文简要地讨论。
在操作131，方法100(图1D)在蚀刻工艺中去除B-SAC层203。在图25A至图25E中示出了根据一实施例的所得结构。在示出的实施例中，B-SAC层203的去除暴露了栅极堆叠件240的顶面以及S/D接触件282的侧壁和S/D覆盖层276的侧壁。在一实施例中，蚀刻工艺可以包含等离子体干蚀刻、化学干蚀刻、灰化工艺、湿蚀刻或其他合适的蚀刻方法。
在操作131之后，方法100(图1D)进行到操作132，在操作132，在器件200的背面上沉积介电衬垫304。在图26A至图26E中示出了根据一实施例的所得结构。在示出的实施例中，将介电衬垫304共形地沉积为具有沿栅极堆叠件240的顶面以及隔离结构230的顶面和侧壁表面、S/D接触件282的顶面和侧壁表面和S/D覆盖层276的顶面和侧壁表面中的各个表面的基本均匀的厚度。在各个实施例中，介电衬垫304可以包含La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi、其组合或其他合适的材料。在各个实施例中，介电衬垫304可以使用ALD、CVD或其他合适的方法来沉积，并且可以具有约0.5nm至约10nm的厚度(例如，如在S/D接触件282的侧壁上沿“x”方向测量的)。
在操作134，方法100(图1D)执行BT蚀刻工艺，用于穿透并去除介电衬垫304的大部分水平部分。在图27A至图27E中示出了所得结构。在一些实施例中，BT蚀刻工艺可以包含各向异性干蚀刻工艺等。在一些实施例中，其中介电衬垫304由氧化物形成，BT蚀刻工艺是反应性离子蚀刻(RIE)工艺，蚀刻工艺气体包含CHF3、Ar、CF4、N2、O2、CH2F2、SF3，诸如此类或其组合。在示出的实施例中，作为操作134的结果，在S/D接触件282的侧壁上、S/D覆盖层276的侧壁上和隔离结构230的侧壁上的介电衬垫304的部分保持了从栅极堆叠件240的背面表面(尤其是从内部间隔件255)到S/D接触件282的顶面、S/D覆盖层276的顶面和隔离结构230的顶面的延伸。在一些实施例中，介电衬垫304的垂直长度在约2nm至约10nm的范围内。
在操作138，方法100(图1D)在器件200的背面上方沉积密封层312，并垂直地覆盖栅极堆叠件240和密封层312之间的气隙314。在图28A至图28E中示出了根据一实施例的所得结构。调整器件200的结构和密封层312的形成，以有效地水平闭合S/D接触件282和S/D覆盖层276之间的空间，从而得到气隙314。具体地，突出的S/D接触件282和S/D覆盖层276用作支撑形成在其上的密封层312的支柱。如上所述，将S/D接触件282和S/D覆盖层276之间的距离d4设定在有助于覆盖工艺的范围内。介电衬垫304进一步缩小了S/D接触件282和S/D覆盖层276之间的空间的顶部中的开口。此外，介电衬垫304提供了用于积聚沉积的介电材料的接合焊盘。在一些实施例中，介电衬垫304具有亲水性，这种亲水性比S/D接触件282的金属表面更容易积聚介电材料。在一些实施例中，由于介电衬垫304的类似材料组分和沉积的介电材料(例如，两者都具有氧化物)之间的共价键，因此沉积介电材料更容易积聚在介电衬垫304上。在一些实施例中，密封层312的沉积材料包含La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi、其组合或其他合适的材料。在又一些实施例中，密封层312和介电衬垫304可以具有相同的介电材料组分。在可选的实施例中，密封层312和介电衬垫304可以具有不同的介电材料组分。
密封层312可以通过CVD、PVD、PE-CVD、涂布工艺或其它合适的工艺来沉积。在一实施例中，密封层312通过PE-CVD工艺来沉积，这更容易使沉积介电材料在窄开口的顶部上合并。以这样的方式调节PE-CVD工艺中的参数(例如，压力、温度和气体粘度)，即使得沉积介电材料的间隙填充行为保持住气隙，而不填充S/D接触件282和S/D覆盖层276之间的空间的方式。因此，可以在介电衬垫304之间的上部沉积密封层312的介电材料，以围绕S/D接触件282和S/D覆盖层276之间的空间，而不在该空间的下部中大量沉积。因此，可在密封层312的介电材料下方和栅极堆叠件240上方形成相应的气隙314，并且该气隙314被从栅极堆叠件240延伸到密封层312中的介电衬垫304的侧壁包围。诸如在密封层312的介电材料的沉积过程中使用的气体或能够扩散到气隙314中的任何其他物质之类的气体可以在气隙314中。密封层312从气隙314横向地延伸到S/D接触件282的顶面和S/D覆盖层276的顶面。密封层312还覆盖介电衬垫304的顶面、和侧壁的部分。
在操作140，方法100(图1D)对密封层312执行CMP工艺，以从S/D接触件282的表面去除过量的介电材料。在图29A至图29E中示出了根据一实施例的所得结构。由于密封层312包含不同于S/D接触件282的材料，所以当通过CMP工艺平坦化器件200时，S/D接触件282可以用作CMP停止层。在操作140之后，保持密封层312对气隙314的覆盖，并且暴露S/D接触件282的顶面和S/D覆盖层276的顶面。在操作140之后，剩余的密封层312插入相对的介电衬垫304中。在一些实施例中，在操作140之后，剩余的密封层312具有在约0.5nm至约10nm范围内的厚度。
在操作142，方法100(图1D)在器件200的背面上形成金属布线层，诸如背面电源轨284。在图30A至图30B中示出了根据一实施例的所得结构。如图30B和图30D示出的，背面S/D接触件282电连接到背面电源轨284。在一实施例中，背面电源轨284可以使用镶嵌工艺、双重镶嵌工艺、金属图案化工艺或其他合适的工艺来形成。背面电源轨284可以包含钨(W)、钴(Co)、钼(Mo)、钌(Ru)、铜(Cu)、镍(Ni)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)或其他金属，并且可以通过CVD、PVD、ALD、电镀或其他合适的工艺来沉积。在一实施例中，背面电源轨284可以具有在约5nm至约40nm的范围内的厚度d5。
在操作144，方法100(图1C)对器件200执行进一步的制造工艺。例如，其可以在器件200的背面上形成一个或多个互连层，在器件200的背面上形成钝化层，执行其他BEOL工艺，以及去除载体370。
尽管不旨在限制，但是本发明的实施例提供了一个或多个以下优点。例如，本发明的实施例形成了夹在栅极堆叠件和背面布线层之间的气隙。这有利地降低了器件中的耦合电容，有助于电路更快地工作。同样，本发明的实施例最小化了栅极堆叠件和背面布线层之间的泄露路径的风险。此外，本发明的实施例形成了背面布线层，诸如背面电源轨，以增加集成电路中可用的金属轨道的数量，并增加用于实现更高的器件集成度的栅极密度。本发明的实施例可容易地集成到现有的半导体制造工艺中。
在一个示例性方面，本发明涉及一种方法。方法包含：提供具有正面和背面的结构，该结构包含衬底、衬底上方的第一介电层、第一介电层上方并且连接第一源极/漏极(S/D)部件和第二S/D部件的一个或多个半导体沟道层、以及接合一个或多个半导体沟道层的栅极结构，其中衬底在结构的背面并且栅极结构在结构的正面；从结构的背面蚀刻衬底以形成暴露第一S/D部件的第一沟槽和暴露第二S/D部件的第二沟槽；在第一沟槽中形成S/D接触件；蚀刻第一介电层的至少部分，使得S/D接触件的部分从在结构背面的第一介电层突出；以及在S/D接触件上方沉积密封层，其中，密封层覆盖栅极结构和密封层之间的气隙。在一些实施例中，方法还包含在S/D接触件的部分的侧壁上形成介电衬垫，其中，密封层与介电衬垫接触。在一些实施例中，第一介电层的至少部分的蚀刻包含在介电衬垫的形成之前完全去除第一介电层。在一些实施例中，介电衬垫的形成包含在结构的背面上共形地沉积介电衬垫；以及各向异性地蚀刻介电衬垫，从而从S/D接触件的顶面去除介电衬垫。在一些实施例中，方法还包含在第一沟槽中的S/D接触件的形成之前，沉积第二介电层以填充第二沟槽。在一些实施例中，方法还包含在第一沟槽中的S/D接触件的形成之后，沉积第二介电层以暴露第二S/D部件。在一些实施例中，方法还包含减薄密封层，从而暴露S/D接触件；以及在结构的背面形成金属布线层，其中金属布线层与S/D接触件接触。在一些实施例中，密封层的沉积包含等离子体增强化学气相沉积(PE-CVD)工艺。在一些实施例中，气隙从栅极结构的表面垂直延伸到密封层的表面，延伸的距离从约0.5纳米至约10纳米范围内。
在另一个示例性方面，本发明涉及一种方法。方法包含：提供具有正面和背面的结构，该结构包含：衬底、衬底上方的半导体鳍、半导体鳍上方的第一源极/漏极(S/D)部件和第二S/D部件、半导体鳍上方的介电覆盖层、介电覆盖层上方并且连接第一S/D部件和第二S/D部件的一个或多个半导体沟道层、以及接合一个或多个半导体沟道层的栅极结构，其中衬底在结构的背面并且栅极结构在结构的正面；从结构的背面减薄结构直到暴露半导体鳍；从结构的背面蚀刻半导体鳍以形成暴露第一S/D部件的第一沟槽和暴露第二S/D部件的第二沟槽；在第二沟槽中沉积介电层；在第一沟槽中形成S/D接触件；使介电覆盖层从结构的背面凹进，从而暴露S/D接触件的侧壁；在S/D接触件的侧壁上形成介电衬垫；在S/D接触件上方沉积密封层，得到夹在栅极结构和密封层之间的气隙；以及在密封层上方形成金属布线层，其中，金属布线层电耦合到S/D接触件。在一些实施例中，在介电衬垫的形成之前，介电层的凹进暴露栅极结构的表面。在一些实施例中，方法还包含在形成介电衬垫之后，去除介电覆盖层，从而在介电衬垫和栅极结构之间产生间隙。在一些实施例中，介电覆盖层的凹进还暴露介电层的侧壁，以及其中，介电衬垫的形成包含在介电层的侧壁上形成介电衬垫。在一些实施例中，方法还包含在介电衬垫的形成之前，蚀刻介电层以暴露第二S/D部件的表面和介电覆盖层的侧壁，其中，介电衬垫的形成包含在介电覆盖层的侧壁上形成介电衬垫。在一些实施例中，气隙从第二S/D部件的表面垂直延伸到密封层的表面。在一些实施例中，方法还包含在金属布线层的形成之前，减薄密封层以暴露S/D接触件。
在又一示例性方面，本发明涉及一种半导体结构。半导体结构包含：第一源极/漏极(S/D)部件和第二源极/漏极(S/D)部件；连接第一S/D部件和第二S/D部件的一个或多个沟道半导体层；接合一个或多个沟道半导体层的栅极结构，其中第一S/D部件和第二S/D部件、一个或多个沟道半导体层、以及栅极结构都在半导体结构的正面；在半导体结构背面的金属布线层；以及在金属布线层和栅极结构之间的密封层，其中，密封层通过其间的气隙与栅极结构间隔开。在一些实施例中，半导体结构还包含电耦合到第一S/D部件的S/D接触件；以及在S/D接触件侧壁上的介电衬垫，其中，介电衬垫与密封层接触。在一些实施例中，介电衬垫与栅极结构被气隙间隔开。在一些实施例中，半导体结构还包含从第二S/D部件的表面朝向密封层延伸的介电衬垫，其中，介电衬垫与密封层被气隙间隔开。
前述内容概述了几个实施例的特征，从而使得本领域普通技术人员可更好地了解本发明的各方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体结构的方法，包括：
提供具有正面和背面的结构，所述结构包括衬底、位于所述衬底上方的第一介电层、位于所述第一介电层上方并且连接第一源极/漏极(S/D)部件和第二源极/漏极部件的一个或多个半导体沟道层，以及接合所述一个或多个半导体沟道层的栅极结构，其中，所述衬底位于所述结构的所述背面处并且所述栅极结构位于所述结构的所述正面处；
从所述结构的所述背面蚀刻所述衬底以形成暴露所述第一源极/漏极部件的第一沟槽和暴露所述第二源极/漏极部件的第二沟槽；
在所述第一沟槽中形成源极/漏极接触件；
蚀刻所述第一介电层的至少部分，使得所述源极/漏极接触件的部分在所述结构所述背面从所述第一介电层突出；以及
在所述源极/漏极接触件上方沉积密封层，其中，所述密封层覆盖所述栅极结构和所述密封层之间的气隙。
2.根据权利要求1所述的方法，还包括：
在所述源极/漏极接触件的所述部分的侧壁上形成介电衬垫，其中，所述密封层与所述介电衬垫接触。
3.根据权利要求2所述的方法，其中，所述第一介电层的至少所述部分的所述蚀刻包括在所述介电衬垫的所述形成之前完全去除所述第一介电层。
4.根据权利要求2所述的方法，其中，所述介电衬垫的所述形成包括：
在所述结构的所述背面上共形地沉积所述介电衬垫；以及
各向异性地蚀刻所述介电衬垫，从而从所述源极/漏极接触件的顶面去除所述介电衬垫。
5.根据权利要求1所述的方法，还包括：
在所述第一沟槽中的所述源极/漏极接触件的所述形成之前，沉积第二介电层以填充所述第二沟槽。
6.根据权利要求5所述的方法，还包括：
在所述第一沟槽中的所述源极/漏极接触件的所述形成之后，沉积所述第二介电层以暴露所述第二源极/漏极部件。
7.根据权利要求1所述的方法，还包括：
减薄所述密封层，从而暴露所述源极/漏极接触件；以及
在所述结构的所述背面处形成金属布线层，其中，所述金属布线层与所述源极/漏极接触件接触。
8.根据权利要求1所述的方法，其中，所述密封层的所述沉积包括等离子体增强化学气相沉积(PE-CVD)工艺。
9.一种制造半导体结构的方法，包括：
提供具有正面和背面的结构，所述结构包括衬底、位于所述衬底上方的半导体鳍、位于所述半导体鳍上方的第一源极/漏极(S/D)部件和第二源极/漏极部件、位于所述半导体鳍上方的介电覆盖层、位于所述介电覆盖层上方并且连接所述第一源极/漏极部件和所述第二源极/漏极部件的一个或多个半导体沟道层，以及接合所述一个或多个半导体沟道层的栅极结构，其中，所述衬底位于所述结构的所述背面处并且所述栅极结构位于所述结构的正面处；
从所述结构的所述背面减薄所述结构直到暴露所述半导体鳍；
从所述结构的所述背面蚀刻所述半导体鳍以形成暴露所述第一源极/漏极部件的第一沟槽和暴露所述第二源极/漏极部件的第二沟槽；
在所述第二沟槽中沉积介电层；
在所述第一沟槽中形成源极/漏极接触件；
使所述介电覆盖层从所述结构的所述背面凹进，从而暴露所述源极/漏极接触件的侧壁；
在所述源极/漏极接触件的所述侧壁上形成介电衬垫；
在所述源极/漏极接触件上方沉积密封层，从而使得气隙夹在所述栅极结构和所述密封层之间；以及
在所述密封层上方形成金属布线层，其中，所述金属布线层电耦合到所述源极/漏极接触件。
10.一种半导体结构，包括：
第一源极/漏极(S/D)部件和第二源极/漏极(S/D)部件；
一个或多个沟道半导体层，连接所述第一源极/漏极部件和所述第二源极/漏极部件；
栅极结构，接合所述一个或多个沟道半导体层，其中，所述第一源极/漏极部件和所述第二源极/漏极部件、所述一个或多个沟道半导体层以及所述栅极结构都位于所述半导体结构的正面处；
金属布线层，位于所述半导体结构的背面处；以及
密封层，位于所述金属布线层和所述栅极结构之间，其中，所述密封层通过所述密封层与栅极结构之间的气隙与所述栅极结构间隔开。
CN202110026126.6A 2020-05-28 2021-01-08 半导体结构及其制造方法 Active CN113380888B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063031281P 2020-05-28 2020-05-28
US63/031,281 2020-05-28
US17/090,028 2020-11-05
US17/090,028 US11410876B2 (en) 2020-05-28 2020-11-05 Semiconductor device with air gaps and method of fabrication thereof

Publications (2)

Publication Number Publication Date
CN113380888A true CN113380888A (zh) 2021-09-10
CN113380888B CN113380888B (zh) 2024-04-02

Family

ID=77569577

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110026126.6A Active CN113380888B (zh) 2020-05-28 2021-01-08 半导体结构及其制造方法

Country Status (5)

Country Link
US (2) US11830769B2 (zh)
KR (1) KR102459061B1 (zh)
CN (1) CN113380888B (zh)
DE (1) DE102020131611A1 (zh)
TW (1) TWI804871B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023045356A1 (zh) * 2021-09-26 2023-03-30 长鑫存储技术有限公司 半导体结构及其制备方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111063683B (zh) * 2019-12-06 2022-08-30 中国科学院微电子研究所 具有u形沟道的半导体装置及包括其的电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108231664A (zh) * 2016-12-14 2018-06-29 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US20190164882A1 (en) * 2017-11-30 2019-05-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device integrating backside power grid and related integrated circuit and fabrication method
US20190221649A1 (en) * 2016-09-30 2019-07-18 Intel Corporation Backside source/drain replacement for semiconductor devices with metallization on both sides
US20200105938A1 (en) * 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET Structure with Fin Top Hard Mask and Method of Forming the Same
CN111129044A (zh) * 2018-10-31 2020-05-08 台湾积体电路制造股份有限公司 形成半导体器件的方法和半导体器件

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
KR102603279B1 (ko) * 2016-07-01 2023-11-17 인텔 코포레이션 양쪽 사이드들 상의 금속화가 있는 반도체 디바이스들에 대한 후면 콘택트 저항 감소
US9780210B1 (en) * 2016-08-11 2017-10-03 Qualcomm Incorporated Backside semiconductor growth
US9812580B1 (en) * 2016-09-06 2017-11-07 Qualcomm Incorporated Deep trench active device with backside body contact
US10083963B2 (en) * 2016-12-21 2018-09-25 Qualcomm Incorporated Logic circuit block layouts with dual-side processing
US10361278B2 (en) * 2017-08-30 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US20190319119A1 (en) * 2018-04-11 2019-10-17 International Business Machines Corporation Formation of inserted-oxide fin field-effect transistors
US10615256B2 (en) * 2018-06-27 2020-04-07 International Business Machines Corporation Nanosheet transistor gate structure having reduced parasitic capacitance
US10861750B2 (en) * 2018-07-02 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10741639B2 (en) * 2018-09-28 2020-08-11 International Business Machines Corporation Formation of dielectric layer as etch-stop for source and drain epitaxy disconnection
US11239325B2 (en) 2020-04-28 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having backside via and method of fabricating thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190221649A1 (en) * 2016-09-30 2019-07-18 Intel Corporation Backside source/drain replacement for semiconductor devices with metallization on both sides
CN108231664A (zh) * 2016-12-14 2018-06-29 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US20190164882A1 (en) * 2017-11-30 2019-05-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device integrating backside power grid and related integrated circuit and fabrication method
US20200105938A1 (en) * 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET Structure with Fin Top Hard Mask and Method of Forming the Same
CN111129044A (zh) * 2018-10-31 2020-05-08 台湾积体电路制造股份有限公司 形成半导体器件的方法和半导体器件

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023045356A1 (zh) * 2021-09-26 2023-03-30 长鑫存储技术有限公司 半导体结构及其制备方法

Also Published As

Publication number Publication date
US20220359265A1 (en) 2022-11-10
TW202201553A (zh) 2022-01-01
US11830769B2 (en) 2023-11-28
DE102020131611A1 (de) 2021-12-02
TWI804871B (zh) 2023-06-11
CN113380888B (zh) 2024-04-02
KR20210148843A (ko) 2021-12-08
KR102459061B1 (ko) 2022-10-25
US20230386905A1 (en) 2023-11-30

Similar Documents

Publication Publication Date Title
CN113517276A (zh) 半导体结构及其形成方法
US11631638B2 (en) Semiconductor structure having an anchor-shaped backside via
KR102538823B1 (ko) 채널과 후면 파워 레일 사이에 자기 정렬된 캡핑을 갖는 게이트 올 어라운드 디바이스
CN113113490B (zh) 半导体结构及其形成方法
KR102455204B1 (ko) 자기 정렬된 후면 전력 레일을 갖는 반도체 구조체
TW202201638A (zh) 半導體結構
US20230386905A1 (en) Semiconductor Device with Air Gaps and Method of Fabrication Thereof
CN113517275A (zh) 半导体结构及其形成方法
TW202127617A (zh) 半導體結構
TW202215547A (zh) 半導體裝置及其形成方法
KR102470490B1 (ko) 핀형 전계효과 트랜지스터용 게이트 에어 스페이서
CN113345894A (zh) 半导体器件及其形成方法
US11410876B2 (en) Semiconductor device with air gaps and method of fabrication thereof
US11848372B2 (en) Method and structure for reducing source/drain contact resistance at wafer backside
US12021119B2 (en) Selective liner on backside via and method thereof
TWI780729B (zh) 半導體結構及其製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant