CN109817604B - 半导体器件 - Google Patents

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Abstract

公开了一种半导体器件，该半导体器件包括：基板，包括有源电路区域和围绕有源电路区域的边界区域，边界区域包括基板的边缘部分；第一下部导电图案，设置在边界区域的基板上；以及第一上部导电图案，在第一下部导电图案上方连接到第一下部导电图案，其中，第一上部导电图案包括具有第一厚度的第一部分、具有大于第一厚度的第二厚度的第二部分、以及具有大于第二厚度的第三厚度的第三部分，并且第一上部导电图案的第三部分连接到第一下部导电图案。

Description

半导体器件
相关申请的交叉引用
本申请要求于2017年11月22日在韩国知识产权局递交的韩国专利申请号10-2017-0156422的优先权，其全部内容通过引用合并于此入。
技术领域
本发明构思涉及一种半导体器件，更具体地，涉及一种包括减少和/或防止裂纹和/或湿气的引导结构的半导体器件。
背景技术
集成电路是半导体材料(其通常是硅)上的一组电子电路。半导体集成电路以前端工艺(包括光学工艺、沉积工艺和蚀刻工艺，其通过掺杂和清洁来补充)制造。一旦前端工艺完成，制备晶片以用于测试和封装。
已经开发了许多不同的封装技术，包括晶片级封装技术。晶片级封装技术以晶片的形式完成，并且在切割晶片之后，完成每个半导体芯片管芯。
当执行晶片的切割时，可能发生碎裂、分层或微裂纹，这可能对半导体芯片管芯中的集成电路造成不利影响。而且，当湿气渗透通过半导体芯片管芯的边界部分时，可能对半导体芯片管芯中的集成电路造成不利影响。
发明内容
本发明构思的方面提供了一种半导体器件，能够通过沿着半导体芯片的边界区域形成的引导结构来改善元件的可靠性。
本发明构思的另一方面提供了一种用于制造半导体器件的方法，能够通过使用金属线迹(stitch)结构减小布线的电阻来改善元件的性能，该金属针脚结构指示在相同层级中具有不同厚度布线的结构。
根据本发明构思的一些示例实施例，提供了一种半导体器件，包括：基板，包括有源电路区域和围绕有源电路区域的边界区域，边界区域包括基板的边缘部分；第一下部导电图案，设置在边界区域的基板上；以及第一上部导电图案，在第一下部导电图案上方连接到第一下部导电图案，其中，第一上部导电图案包括具有第一厚度的第一部分、具有大于第一厚度的第二厚度的第二部分、以及具有大于第二厚度的第三厚度的第三部分，并且第一上部导电图案的第三部分连接到第一下部导电图案。
根据本发明构思的一些示例实施例，提供了一种半导体器件，包括：基板，包括有源电路区域和围绕有源电路区域的边界区域；第一鳍型图案，设置在有源电路区域的基板上；栅电极，位于第一鳍型图案上；金属前(pre-metal)绝缘层，位于所述第一鳍型图案和所述栅电极上；边界区域中的第一下部导电图案和第二下部导电图案，第一下部导电图案和第二下部导电图案设置在金属前绝缘层上的第一金属面并且彼此间隔开；第一上部导电图案，设置在高于第一金属面的第二金属面处，并且连接到第一下部导电图案；以及第二上部导电图案，设置在第二金属面处，与第一上部导电图案间隔开，并且连接到第二下部导电图案，其中，第一上部导电图案包括具有第一厚度的第一部分、具有大于第一厚度的第二厚度的第二部分、以及具有大于第二厚度的第三厚度的第三部分，并且第一上部导电图案的第一部分设置在第一上部导电图案的第二部分与第一上部导电图案的第三部分之间。
根据本发明构思的一些示例实施例，提供了一种半导体器件，包括：基板，包括有源电路区域和围绕有源电路区域的边界区域，边界区域包括基板的边缘部分；以及第一导电防护结构，在边界区域的基板上围绕有源电路区域，其中，第一导电防护结构包括第一板图案、第一板图案上的第二板图案、以及用于将第一板图案与第二板图案连接的连通图案，第二板图案与第一板图案间隔开，其中，第二板图案包括具有第一厚度的第一部分、以及具有大于第一厚度的第二厚度的第二部分。
根据本发明构思的一些示例实施例，提供了一种用于制造半导体器件的方法，包括：在基板上形成层间绝缘膜；在层间绝缘膜中形成硬掩模膜；通过形成掩膜图案，在硬掩模膜中形成包括第一部分和第二部分的第一沟槽，所述掩模图案使第一沟槽的第一部分暴露；通过使用掩模图案在硬掩模膜中形成图案沟槽，在硬掩模膜中形成第二沟槽；通过蚀刻硬掩模膜以暴露与图案沟槽重叠的层间绝缘膜，形成硬掩模图案以暴露与图案沟槽重叠的层间绝缘膜；以及通过使用硬掩模图案蚀刻层间绝缘膜以在层间绝缘膜中形成布线沟槽，在层间绝缘膜中形成布线沟槽，其中，布线沟槽在与第二沟槽对应的位置处的深度比布线沟槽在与第一沟槽的第二部分对应的位置处的深度更深。
然而，本发明构思的方面不限于这里阐述的方面。通过参考以下给出的本发明构思的详细描述，本发明构思的上述和其它方面对于本发明构思所属领域的普通技术人员将变得更加显而易见。
附图说明
通过参照附图详细描述本发明构思的示例实施例，本发明构思的以上和其他方面和特征将变得更显而易见，在附图中：
图1是根据本发明构思的一些示例实施例的半导体器件的平面图；
图2是图1的区域P的放大图；
图3是沿图1的线A-A和图2的线B-B截取的截面图；
图4是用于说明图3的第一外部导电图案的图；
图5和图6是用于说明图3的第二外部导电图案的图；
图7是根据本发明构思的一些示例实施例的半导体器件的平面图；
图8A和图8B是用于说明图2的第二外部导电图案的图；
图9是用于说明根据本发明构思的一些示例实施例的半导体器件的图；
图10和图11是用于说明图9的第一外部导电图案的图；
图12是根据本发明构思的一些示例实施例的半导体器件的平面图；
图13示出了图12的区域P的放大图；
图14是沿图12的线A-A和图13的线B-B截取的截面图；
图15是用于说明图14的第二内部导电图案的图；
图16是用于说明根据本发明构思的一些示例实施例的半导体器件的图；
图17是用于说明根据本发明构思的一些示例实施例的半导体器件的图；
图18是用于说明图17的第二内部导电图案的图；
图19是用于说明根据本发明构思的一些示例实施例的半导体器件的图；
图20是根据本发明构思的一些示例实施例的用于制造半导体器件的防护结构的布局设计；
图21是用于说明根据本发明构思的一些示例实施例的半导体器件的布局设计方法的布局图；以及
图22至图30是用于说明根据本发明构思的一些示例实施例的制造半导体器件的方法的中间阶段图。
具体实施方式
在根据本发明构思的一些实施例的半导体器件的附图中，示例性示出了包括鳍型图案形状的沟道区的鳍型晶体管(FinFET)，但是本发明构思不限于此。根据本发明构思的一些示例实施例的半导体器件可以包括隧穿FET、包括纳米线的晶体管、包括纳米片的晶体管、或三维(3D)晶体管。根据本发明构思的一些示例实施例的半导体器件可以包括平面晶体管。
图1是根据本发明构思的一些示例实施例的半导体器件的平面图。图2是图1的区域P的放大图。图3是沿图1的线A-A和图2的线B-B截取的截面图。图4是用于说明图3的第一外部导电图案的图。图5和图6分别是用于说明图3的第二外部导电图案的图。
作为参考，图2和图3示出了第一层间绝缘膜不覆盖外部导电图案的上表面和/或最上布线层的配置。
参照图1至图5，根据本发明构思的一些示例实施例的半导体器件50可以包括基板100、以及基板100上的第一导电防护结构(GD_ST1)。
基板100可以包括有源电路区域(ACT_CR)和边界区域(PERI)。边界区域(PERI)可以围绕有源电路区域(ACT_CR)。
在有源电路区域(ACT_CR)中，可以形成包括一个或多个晶体管等的内部电路。内部电路可以包括但不限于例如解码器、运算电路、输入/输出电路、存储器电路等。
边界区域(PERI)可以包括基板100的边缘部分(EDGE)。基板100的边缘部分(EDGE)可以包括在半导体器件50的边缘处。可以在半导体晶片上分离大量半导体器件的工艺中形成半导体器件50的边缘。例如，在半导体晶片上共同制造大量半导体器件之后，在通过晶片切割工艺切割半导体晶片以将半导体晶片分离成单独的半导体器件50的过程中，可以形成半导体器件50的边缘和基板100的边缘部分(EDGE)。
例如，半导体器件50可以是半导体管芯或半导体芯片。
基板100可以是体硅或绝缘体上硅(SOI)。备选地，基板100可以是硅基板，或者可以包括但不限于其他材料，例如硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲化铅化合物、铟化砷、磷化铟、砷化镓和/或锑化镓。
第一导电防护结构(GD_ST1)可以形成在基板100的边界区域(PERI)中。第一导电防护结构(GD_ST1)可以沿着边界区域(PERI)形成。为了保护形成在有源电路区域(ACT_CR)中的内部电路，第一导电防护结构(GD_ST1)可以设置为围绕有源电路区域(ACT_CR)。
在半导体晶片上分离大量半导体器件的晶片切割工艺中，使用切割刀片或激光来切割晶片。在晶片切割时，可能在形成半导体器件50的金属之间的绝缘层中产生裂纹。产生的裂纹可以从半导体器件50的边缘扩散到有源电路区域(ACT_CR)。
此外，湿气可能渗透通过金属之间的绝缘层的切割表面，并且可能损坏形成在有源电路区域(ACT_CR)中的内部电路。由于渗透的湿气，在有源电路区域(ACT_CR)中形成的内部电路可能被氧化。
第一导电防护结构(GD_ST1)可以减少和/或防止扩散到有源电路区域(ACT_CR)或湿气渗透到有源电路区域(ACT_CR)。
第一导电防护结构(GD_ST1)可以包括湿气氧化阻挡结构和/或围绕形成在有源电路区域(ACT_CR)中的内部电路的裂纹阻止结构。
第一导电防护结构(GD_ST1)可以减少和/或防止在切割半导体晶片时产生的裂纹的扩散。此外，第一导电防护结构(GD_ST1)可以减少和/或防止内部电路由于来自外部的湿气和/或空气的渗透而被氧化。
在图1中，第一导电防护结构(GD_ST1)被示出为具有其中具有倒角(chamferedcorner)的多边形环与方形环耦合的形状，但是本发明构思不限于此。
第一鳍型图案110和栅极结构115可以形成在有源电路区域(ACT_CR)中。栅极结构115可以包括栅电极120。
第一鳍型图案110可以用作晶体管的沟道区。栅电极120可以用作晶体管的栅极。包括第一鳍型图案110和栅电极120的晶体管可以包括在形成在有源电路区域(ACT_CR)中的内部电路中。
第一鳍型图案110可以设置在有源电路区域(ACT_CR)的基板100上。第一鳍型图案110可以在第一方向(X)上延伸。场绝缘膜105可以覆盖第一鳍型图案110的侧壁的一部分。第一鳍型图案110可以从场绝缘膜105的上表面向上突出。第一鳍型图案110可以是基板100的一部分，并且可以包括从基板100生长的外延层。第一鳍型图案110可以包括例如作为半导体材料的硅或锗。此外，第一鳍型图案110可以包括化合物半导体，并且例如可以包括IV-IV族化合物半导体或III-V族化合物半导体。
栅电极120可以形成在第一鳍型图案110上。栅电极120可以在第二方向(Y)上延伸。栅电极120可以包括导电材料。
可以在有源电路区域(ACT_CR)和边界区域(PERI)上方形成金属前绝缘层180。金属前绝缘层180可以形成在第一鳍型图案110和栅电极120上。金属前绝缘层180可以覆盖栅电极120的上表面。
布线结构195可以形成在有源电路区域(ACT_CR)的基板100上。布线结构195可以连接到例如栅电极120。
布线结构195可以包括顺序形成在金属前绝缘层180上的第一布线层(M1)、第二布线层(M2)和第三布线层(M3)。第二布线层(M2)可以形成在第一布线层(M1)上，并且可以形成在第三布线层(M3)下方。第一布线层(M1)可以形成在第一金属面处。第二布线层(M2)可以形成在比第一金属面(距基板100)更高的第二金属面处，并且第三布线层(M3)可以形成在比第二金属面(距基板100)更高的第三金属面处。布线结构195可以形成在设置在金属前绝缘层180上的第一层间绝缘膜190中。
形成在第二金属面处的第二布线层(M2)可以连接到形成在第一金属面处的第一布线层(M1)和形成在第三金属面处的第三布线层(M3)。
尽管布线结构195被示出为包括第一布线层至第三布线层(M1、M2和M3)，但是为了便于说明，并且本发明构思不限于此。布线结构195可以包括两个或更少个布线层，并且可以包括四个或更多个布线层。
连接布线插塞125可以将栅电极120与布线结构195连接。连接布线插塞125可以形成在金属前绝缘层180中。
连接布线插塞125和布线结构195中的每一个可以包括例如钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、氮化钨(WN)、碳氮化钨(WCN)、钨(W)、钴(Co)、钌(Ru)、钼(Mo)、镍(Ni)、铝(Al)、铜(Cu)、金(Au)、银(Au)和掺杂多晶硅中的至少一种。
金属前绝缘层180和第一层间绝缘膜190中的每一个可以包括例如氧化硅、氮化硅、氮氧化硅、有机硅酸盐玻璃、有机材料、无机材料、低介电常数材料或超低介电常数材料中的至少一种。低介电常数材料可以指具有小于4的介电常数的材料。超低介电常数材料可以指具有小于2.5的介电常数的材料。金属前绝缘层180和第一层间绝缘膜190中的每一个可以是多孔材料或无孔材料。
第一导电防护结构(GD_ST1)可以形成在边界区域(PERI)的基板100上。第一导电防护结构(GD_ST1)可以包括一对第二鳍型图案210、第一外部导电图案230、第二外部导电图案240和/或第三外部导电图案250。
第二鳍型图案210可以设置在边界区域(PERI)的基板100上。尽管第二鳍型图案210被示出为在第一方向(X)上延伸，但是这是为了便于说明，并且本发明构思不限于此。
场绝缘膜105可以覆盖第二鳍型图案210的侧壁的一部分。第二鳍型图案210可以从场绝缘膜105的上表面向上突出。第二鳍型图案210可以包括与第一鳍型图案110相同的材料，或者可以包括与第一鳍型图案110不同的材料。
第一外部导电图案230、第二外部导电图案240和第三外部导电图案250可以顺序地形成在基板100上。第一外部导电图案230、第二外部导电图案240和第三外部导电图案250可以形成在金属前绝缘层180上。从基板100到栅电极120的上表面的高度小于从基板100到第一外部导电图案230的高度。第一外部导电图案230可以设置在栅电极120的上表面上方。
第二外部导电图案240可以形成在第一外部导电图案230上，并且可以形成在第三外部导电图案250下方。第一外部导电图案230、第二外部导电图案240和第三外部导电图案250可以形成在第一层间绝缘膜190中。
包括在第一导电防护结构(GD_ST1)中的外部导电图案230、240和250可以分别对应于包括在布线结构195中的各个布线层(M1、M2和M3)。
例如，第一外部导电图案230可以形成在其上形成有第一布线层(M1)的第一金属面处。第二外部导电图案240可以形成在其上形成有第二布线层(M2)的第二金属面处。第三外部导电图案250可以形成在其上形成有第三布线层(M3)的第三金属面处。
形成在第二金属面处的第二外部导电图案240可以连接到形成在第一金属面处的第一外部导电图案230和形成在第三金属面处的第三外部导电图案250。例如，第二外部导电图案240可以与第一外部导电图案230和第三外部导电图案250接触。
第一导电插塞220可以设置在一对第二鳍型图案210之间。第一导电插塞220可以形成在金属前绝缘层180中。第一导电插塞220可以连接到第一外部导电图案230。
虽然未在图3所示的配置中示出，但是可以在第一导电插塞220和第二鳍型图案210之间以及在第一导电插塞220和场绝缘膜105之间进一步形成绝缘衬片(liner)。
由于在相同的面处形成设置在相同金属面处的布线层(M1、M2和M3)与外部导电图案230、240和250，所以设置在相同金属面处的布线层(M1、M2和M3)和外部导电图案230、240和250可以包含相同的材料。这里，“相同的面”表示由相同制造工艺形成的面。
第一外部导电图案230可以包括第一外部板图案231和第一外部连通图案232。第一外部导电图案230还可以包括穿透第一外部板图案231的第一穿透绝缘图案225a。
第一外部连通图案232可以从第一外部板图案231的下表面朝向基板100突出。第一外部连通图案232可以连接到第一导电插塞220。
第二外部导电图案240可以包括第二外部板图案241和第二外部连通图案242。第二外部导电图案240可以包括穿透第二外部板图案241的第二穿透绝缘图案225b。
第二外部板图案241设置在第一外部板图案231上。第二外部板图案241与第一外部板图案231间隔开。第一层间绝缘膜190可以介于第二外部板图案241和第一外部板图案231之间。
第二外部板图案241可以包括彼此具有不同厚度的第一部分241a和第二部分241b。例如，第二外部板图案241的第一部分241a的厚度小于第二外部板图案241的第二部分241b的厚度，如图6所示。
第二外部连通图案242可以从第二外部板图案241的下表面朝向基板100突出。第二外部连通图案242可以将第一外部板图案231与第二外部板图案241连接。例如，第二外部连通图案242可以与第一外部板图案231接触。
第三外部导电图案250可以包括第三外部板图案251和第三外部连通图案252。第三外部导电图案250可以包括穿透第三外部板图案251的第三穿透绝缘图案225c。
第三外部板图案251设置在第二外部板图案241上。第三外部板图案251与第二外部板图案241间隔开。第一层间绝缘膜190可以介于第三外部板图案251和第二外部板图案241之间。
第三外部连通图案252可以从第三外部板图案251的下表面朝向基板100突出。第三外部连通图案252可以将第二外部板图案241与第三外部板图案251连接。例如，第三外部连通图案252可以与第二外部板图案241接触。
尽管示出了第一外部连通图案232、第二外部连通图案242和第三外部连通图案252中的每一个，但是这是为了便于说明，并且本发明构思不限于此。
尽管第一外部连通图案232、第二外部连通图案242和第三外部连通图案252被示出为在基板100的厚度方向上对准，但是本发明构思不限于此。
在图3和图6中，第一外部板图案231的厚度、第二外部板图案241的第一部分241a的厚度和第三外部板图案251的厚度示出为相同，但是本发明构思不限于此。
在一些示例实施例中，可以省略第一穿透绝缘图案至第三穿透绝缘图案225a、225b和225c。
如图4所示，第一外部导电图案230可以包括彼此具有不同厚度的第一部分230a和第二部分230b。例如，第一外部导电图案230的第一部分230a的厚度(d21)小于第一外部导电图案230的第二部分230b的厚度(d22)。
第一外部导电图案230的第一部分230a可以是第一外部板图案231的一部分。第一外部导电图案230的第二部分230b可以包括第一外部连通图案232、以及第一外部板图案231的连接到第一外部连通图案232的部分。
换句话说，第一外部板图案231可以包括第一外部导电图案230的第二部分230b的一部分、以及第一外部导电图案230的第一部分230a。第一外部连通图案232可以是第一外部导电图案230的第二部分230b的一部分。
第一外部导电图案230的第二部分230b可以连接到第一导电插塞220。
由于第三外部导电图案250的说明可以类似于第一外部导电图案230的第一部分230a和第一外部导电图案230的第二部分230b的说明，因此第三外部导电图案250的说明将被省略。
如图5所示，第二外部导电图案240可以包括具有不同厚度的第一部分240a、第二部分240b和第三部分240c。第二外部导电图案240的第二部分240b的厚度(d12)大于第二外部导电图案240的第一部分240a的厚度(d11)，并且小于第二外部导电图案240的第三部分240c的厚度(d13)。
第二外部板图案241包括第二外部导电图案240的第三部分240c的一部分、第二外部导电图案240的第一部分240a和第二外部导电图案240的第二部分240b。第二外部连通图案242可以是第二外部导电图案240的第三部分240c的一部分。
第一层间绝缘膜190的一部分介于第二外部导电图案240的第一部分240a与第一外部导电图案230之间，并且介于第二外部导电图案240的第二部分240b与第一外部导电图案230之间。
第二外部导电图案240的第三部分240c可以连接到第一外部导电图案230。例如，第二外部导电图案240的第三部分240c可以与第一外部导电图案230接触。
第二外部导电图案240的第一部分240a可以设置在第二外部导电图案240的第二部分240b和第二外部导电图案240的第三部分240c之间。
图3示出了第二外部导电图案240包括具有不同厚度的三个部分的配置，但是本发明构思不限于此。第一外部导电图案230和/或第三外部导电图案250而不是第二外部导电图案240可以包括具有不同厚度的三个部分。
除了第二外部导电图案240包括具有不同厚度的三个部分的事实之外，第一外部导电图案230和第三外部导电图案250中的任一个可以具有不同厚度的三个(或更多个)部分。
图7是用于说明根据本发明构思的一些示例实施例的半导体器件的图。图8A和图8B是用于说明图7的第二外部导电图案240的图。为了便于说明，将更详细地描述与参照图1至图6描述的不同之处。
参照图7至图8A，在根据本发明构思的一些示例实施例的半导体器件中，第二外部导电图案240还可以包括具有与第二外部导电图案240的第一部分240a和第二外部导电图案240的第三部分240c不同的厚度的第四部分240d。
第二外部导电图案240的第四部分240d的厚度(d14)大于第二外部导电图案240的第一部分240a的厚度(d11)，并且小于第二外部导电图案240的第三部分240c的厚度(d13)。
第二外部板图案241包括第二外部导电图案240的第三部分240c的一部分、第二外部导电图案240的第一部分240a、第二外部导电图案240的第二部分240b以及第二外部导电图案240的第四部分240d。第一层间绝缘膜190的一部分介于第二外部导电图案240的第四部分240d与第一外部导电图案230之间。
第二外部导电图案240的第一部分240a可以设置在第二外部导电图案240的第四部分240d和第二外部导电图案240的第三部分240c之间。
图7示出了第二外部导电图案240的第三部分240c设置在第二外部导电图案240的第二部分240b与第二外部导电图案240的第四部分240d之间的配置，但是本发明构思不限于此。第二外部导电图案240的第二部分240b和第二外部导电图案240的第四部分240d可以设置在第二外部导电图案240的第三部分240c的一侧上。
第二外部导电图案240的第二部分240b的厚度(d12)可以与第二外部导电图案240的第四部分240d的厚度(d14)基本相同。这里，“相同的厚度”不仅意味着在要比较的两个位置处厚度完全相同的情况，而且还意味着由于工艺和过程余量等而可能发生的厚度的细微差。
在图8B中，第二外部导电图案240的第二部分240b的厚度(d12)可以与第二外部导电图案240的第四部分240d的厚度(d14)不同。
与图7中所示的配置不同，第二外部导电图案240可以包括厚度不同于第二外部导电图案240的第一部分240a和第二外部导电图案240的第三部分240c的厚度的三个或更多个区域。
图9是根据本发明构思的一些示例实施例的半导体器件的平面图。图10和图11是用于说明图9的第一外部导电图案的图。为了便于说明，将更详细地描述与参照图7至图8B描述的不同之处。
参照图9至图11，在根据本发明构思的一些示例实施例的半导体器件中，第一外部导电图案230还可以包括厚度与第一外部导电图案230的第一部分230a和第一外部导电图案230的第二部分230b的厚度不同的第三部分230c和第四部分230d。
第一外部导电图案230的第三部分230c的厚度(d23)和第一外部导电图案230的第四部分230d的厚度(d24)分别大于第一外部导电图案230的第一部分230a的厚度(d21)、以及小于第一外部导电图案230的第二部分230b的厚度(d22)。
第一外部导电图案230的第一部分230a可以设置在第一外部导电图案230的第二部分230b和第一外部导电图案230的第三部分230c之间。第一外部导电图案230的第一部分230a可以设置在第一外部导电图案230的第二部分230b和第一外部导电图案230的第四部分230d之间。
在图9和图10中，第一外部导电图案230的第二部分230b被示出为设置在第一外部导电图案230的第三部分230c和第一外部导电图案230的第四部分230d之间，但是本发明构思不限于此。第一外部导电图案230的第三部分230c和第一外部导电图案230的第四部分230d可以设置在第一外部导电图案230的第二部分230b的一侧上。
第一外部板图案231可以包括彼此具有不同厚度的第一部分231a、第二部分231b和第三部分231c。例如，第一外部板图案231的第一部分231a的厚度小于第一外部板图案231的第二部分231b的厚度和第一外部板图案231的第三部分231c的厚度。
第一外部板图案231包括第一外部导电图案230的第二部分230b的一部分、第一外部导电图案230的第一部分230a、第一外部导电图案230的第三部分230c和第一外部导电图案230的第四部分230d。第一外部连通图案232可以是第一外部导电图案230的第二部分230b的一部分。
由于第三外部导电图案250的说明可以与参照图10和图11描述的第一外部导电图案230的说明类似，因此将不提供对第三外部导电图案250的说明。
图12是根据本发明构思的一些示例实施例的半导体器件的平面图。图13示出了图12的区域P的放大图。图14是沿图12的线A-A和图13的线B-B截取的截面图。图15是用于说明图14的第二内部导电图案的图。为了便于说明，将更详细地描述与参照图1、图2、图4和图7至图8B描述的不同之处。
作为参考，图13和图14示出了第一层间绝缘膜不覆盖最上布线层、外部导电图案的上表面和内部导电图案的上表面的配置。
参照图12至图14，根据本发明构思的一些示例实施例的半导体器件50还可以包括形成在边界区域(PERI)中的第二导电防护结构(GD_ST2)。
可以沿边界区域(PERI)形成第二导电防护结构(GD_ST2)。为了保护形成在有源电路区域(ACT_CR)中的内部电路，第二导电防护结构(GD_ST2)可以设置为围绕有源电路区域(ACT_CR)。
第二导电防护结构(GD_ST2)可以设置为比第一导电防护结构(GD_ST1)更靠近有源电路区域(ACT_CR)。
例如，第一导电防护结构(GD_ST1)可以包括：止裂结构，围绕有源电路区域(ACT_CR)中形成的内部电路。第二导电防护结构(GD_ST2)可以包括：湿气氧化阻挡结构，围绕有源电路区域(ACT_CR)中形成的内部电路。然而，备选地，第一导电防护结构(GD_ST1)可以包括湿气氧化阻挡结构，并且第二导电防护结构(GD_ST2)可以包括止裂结构。
在图12中，第二导电防护结构(GD_ST2)被示出为具有带倒角的多边形环，但是本发明构思不限于此。
第二导电防护结构(GD_ST2)可以形成在边界区域(PERI)的基板100上。第二导电防护结构(GD_ST2)可以包括一对第三鳍型图案310、第一内部导电图案330、第二内部导电图案340和/或第三内部导电图案350。
第三鳍型图案310可以设置在边界区域(PERI)的基板100上。尽管第三鳍型图案310被示出为在第一方向(X)上延伸，但是为了便于解释，并且本发明构思不限于此。
场绝缘膜105可以覆盖第一鳍型图案310的侧壁的一部分。第三鳍型图案310可以从场绝缘膜105的上表面向上突出。第三鳍型图案310可以包括与第一鳍型图案110和/或第二鳍型图案210相同的材料，或者可以包括彼此不同的材料。
第一内部导电图案330、第二内部导电图案340和第三内部导电图案350可以顺序地形成在基板100上。第一内部导电图案330、第内外部导电图案340和第三内部导电图案350可以形成在金属前绝缘层180上。从基板100到栅电极120的上表面的高度小于从基板100到第一内部导电图案330的高度。第一内部导电图案330可以设置在栅电极120的上表面上方。
第二内部导电图案340可以形成在第一内部导电图案330上方，并且可以形成在第三内部导电图案350下方。第一内部导电图案330、第二内部导电图案340和第三内部导电图案350可以形成在第一层间绝缘膜190中。
第二导电防护结构(GD_ST2)中包括的每个内部导电图案330、340和350可以对应于布线结构195中包括的每个布线层(M1、M2和M3)、以及第一导电防护结构(GD_ST1)中包括的每个外部导电层图案230、240和250。
第一内部导电图案330可以形成在第一金属面处，在第一金属面上形成第一布线层(M1)和第一外部导电图案230。第二内部导电图案340可以形成在第二金属面处，在第二金属面上形成第二布线层(M2)和第二外部导电图案240。第三内部导电图案350可以形成在第三金属面处，在第三金属面上形成第三布线层(M3)和第三外部导电图案250。
形成在第二金属面处的第二内部导电图案340可以连接到形成在第一金属面处的第一内部导电图案330和形成在第三金属面处的第三内部导电图案350。例如，第二内部导电图案340可以与第一内部导电图案330和第三内部导电图案350接触。
第一内部导电图案330与第一外部导电图案230间隔开，并且第一层间绝缘膜190的一部分介于第一内部导电图案330与第一外部导电图案230之间。第二内部导电图案340与第二外部导电图案240间隔开。第三内部导电图案350与第三外部导电图案250间隔开。
第二导电插塞320可以设置在一对第三鳍型图案310之间。第二导电插塞320可以形成在金属前绝缘层180中。第二导电插塞320可以连接到第一内部导电图案330。
虽然未在图14所示的配置中示出，但是可以在第二导电插塞320和第三鳍型图案310之间以及在第二导电插塞320和场绝缘膜105之间进一步形成绝缘衬片。
由于在相同的面处形成布置在相同金属面处的布线层(M1、M2和M3)和内部导电图案330、340和350，所以布线层(M1、M2和M3)和内部导电图案330、340和350可以包括相同的材料。
第一内部导电图案330可以包括第一内部板图案331和第一内部连通图案332。第一内部连通图案332可以从第一内部板图案331的下表面朝向基板100突出。第一内部连通图案332可以连接到第二导电插塞320。
第二内部导电图案340可以包括第二内部板图案341和第二内部连通图案342。第二内部板图案341设置在第一内部板图案331上。第二内部板图案341与第一内部板图案331间隔开。第一层间绝缘膜190可以介于第二内部板图案341与第一内部板图案331之间。
第二内部连通图案342可以从第二内部板图案341的下表面朝向基板100突出。第二内部连通图案342可以将第一内部板图案331与第二内部板图案341连接。例如，第二内部连通图案342可以与第一内部板图案331接触。
第三内部导电图案350可以包括第三内部板图案351和第三内部连通图案352。第三内部板图案351设置在第二内部板图案341上。第三内部板图案351与第二内部板图案341间隔开。第一层间绝缘膜190可以介于第三内部板图案351与第二内部板图案341之间。
第三内部连通图案352可以从第三内部板图案351的下表面朝向基板100突出。第三内部连通图案352可以将第二内部板图案341与第三内部板图案351连接。例如，第三内部连通图案352可以与第二内部板图案341接触。
尽管示出了第一内部连通图案332、第二内部连通图案342和第三内部连通图案352中的每一个，但这仅是为了便于说明，并且本发明构思不限于此。
尽管第一内部连通图案332、第二内部连通图案342和第三内部连通图案352被示出为在基板100的厚度方向上对准，但是本发明构思不限于此。
第二内部导电图案340可以包括具有不同厚度的第一部分340a和第二部分340b。例如，第二内部导电图案340的第一部分340a的厚度(d31)小于第二内部导电图案340的第二部分340b的厚度(d32)。
第二内部板图案341可以包括第二内部导电图案340的第二部分340b的一部分、以及第二内部导电图案340的第一部分340a。第二内部连通图案342可以是第二内部导电图案340的第二部分340b的一部分。
第二内部导电图案340的第二部分340b可以连接到第一内部导电图案330。例如，第二内部导电图案340的第二部分340b可以与第一内部导电图案330接触。
此外，第一内部导电图案330和第三内部导电图案350的描述可以类似于第二内部导电图案340的第一部分340a和第二内部导电图案340的第二部分340b的描述，将省略对第一内部导电图案330和第三内部导电图案350的描述。
在根据本发明构思的一些示例实施例的半导体器件中，第二内部导电图案340的第一部分340a的厚度(d31)可以与第二外部导电图案240的第一部分240a的厚度(图8A的d11)基本相同。
而且，第一内部板图案331的厚度可以与第一外部板图案231的厚度基本相同，并且第三内部板图案351的厚度可以与第三外部板图案251的厚度基本相同。
图16是用于说明根据本发明构思的一些示例实施例的半导体器件的图。为了便于说明，将更详细地描述与参照图12至图15描述的不同之处。
参照图15和图16，在根据本发明构思的一些示例实施例的半导体器件中，第二内部导电图案340的第一部分340a的厚度(d31)可以与第二外部板图案241的厚部分的厚度(d31)基本相同。
例如，第二内部导电图案340的第一部分340a的厚度(d31)可以与第二外部导电图案240的厚度(图8A的d12)或第二外部导电图案240的厚度(图8A的d14)基本相同。
图17是用于说明根据本发明构思的一些示例实施例的半导体器件的图。图18是用于说明图17的第二内部导电图案340的图。为了便于说明，将主要描述与参照图12至图15描述的不同之处。
参照图17和图18，在根据本发明构思的一些示例实施例的半导体器件中，第二内部导电图案340还可以包括具有与第二内部导电图案的第一部分340a和第二内部导电图案340的第二部分340b不同的厚度的第三部分340c。
第二内部导电图案340的第三部分340c的厚度(d33)大于第二内部导电图案340的第一部分340a的厚度(d31)，并且小于第二内部导电图案340的第二部分340b的厚度(d32)。
例如，第二内部导电图案340的第三部分340c的厚度(d33)可以与第二外部导电图案240的第二部分的厚度(图8A的d12)或第二外部导电图案240的第四部分的厚度(与图8A的d14)基本相同。第二内部导电图案340的第一部分340a的厚度(d31)可以与第二外部导电图案240的第一部分240a的厚度(图8A的d11)基本相同。
第二内部导电图案340的第一部分340a可以设置在第二内部导电图案340的第二部分340b与第二内部导电图案340的第三部分340c之间。
第二内部板图案341可以包括第二内部导电图案的第二部分340b的一部分、第二内部导电图案的第一部分340a和第二内部导电图案的第三部分340c。由于第二内部板图案341包括具有不同厚度的第二内部导电图案的第一部分340a和第二内部导电图案的第三部分340c，因此第二内部板图案341可以包括具有第一厚度(d31)的部分和具有第二厚度(d33)的部分。
图19是用于说明根据本发明构思的一些示例实施例的半导体器件的图。为了便于说明，将更详细地描述与参照图12至图15描述的不同之处。
参照图19，根据本发明构思的一些示例实施例的半导体器件还可以包括边界区域(PERI)的基板100上的焊盘导电结构260。
焊盘导电结构260可以设置在第一导电防护结构(GD_ST1)上。焊盘导电结构260可以连接到第一导电防护结构(GD_ST1)。焊盘导电结构260可以连接到第三外部导电图案250。
焊盘导电结构260可以包括与第三外部导电图案250相同的材料，或者可以包括与第三外部导电图案250不同的材料。
图20是根据本发明构思的一些示例实施例的用于制造半导体器件的防护结构的布局设计。图21是用于说明根据本发明构思的一些示例实施例的半导体器件的布局设计方法的布局图。
作为参考，图20是仅示出半导体器件的布局设计的防护结构部分的图。图21是用于说明通过在防护结构的布局设计中放大图20的部分Q的布局设计方法的图。
参考图20，防护结构1000可以包括第一防护结构图案1001和第二防护结构图案1002。
第一防护结构图案1001可以具有其中具有倒角的多边形环与方形环组合的形状。第二防护结构图案1002可以位于第一防护结构图案1001的内部，并且可以具有带有倒角的多边形环形状。
参照图21，使用第一颜色图案(COLOR I)和第二颜色图案(COLOR II)生成第一防护结构图案1001。使用第一颜色图案(COLOR I)和第二颜色图案(COLOR II)生成第二防护结构图案1002。
例如，可以使用第一颜色图案(COLOR I)生成第一防护结构图案1001和第二防护结构图案1002的布局设计。
此外，可以使用第二颜色图案(COLOR II)生成第一防护结构图案1001的一部分和/或第二防护结构图案1002的一部分的布局设计。
在使用第二颜色图案(COLOR II)生成布局设计的第一防护结构图案1001和第二防护结构图案1002中，布局设计可以由第一颜色图案(COLOR I)和第二颜色图案(COLORII)一式两份地生成。
可以制造与第一颜色图案(COLOR I)对应的第一光掩模，并且可以制造与第二颜色图案(COLOR II)对应的第二光掩模。可以使用第一光掩模和第二光掩模执行用于形成第一导电防护结构(图12的GD_ST1)和第二导电防护结构(图12的GD_ST2)的光刻工艺。
随着半导体器件的更高的集成度，包括在半导体器件中的布线的线宽进一步小型化。使用多个颜色图案的布局没计可以用于形成具有更细线宽的布线。也就是说，可以利用使用多种颜色图案的多图案化工艺。
在使用小型化线宽的半导体器件中，布局设计中的颜色图案的不平衡可能对使用布局设计执行的光学处理等敏感。也就是说，布局设计中的颜色图案的不平衡可能降低半导体器件的可靠性。
然而，通过使用多个颜色图案生成具有一个封闭结构(例如，防护结构图案)的布局的布局设计，可以改善颜色图案的不平衡。
图22至30是用于说明根据本发明构思的一些示例实施例的制造半导体器件的方法的中间阶段图。
下面描述的制造半导体器件的方法可以涉及用于使用多个光掩模形成导电布线的方法。多个光掩模可以利用布局设计，该布局设计利用参考图20和图21描述的多个颜色图案。
然而，下面将描述的制造半导体器件的方法可以用于形成在半导体芯片的边界区域中形成的止裂结构和/或湿气氧化阻挡结构，并且用于制造半导体器件的方法可以是用于形成在有源电路区域(图1的ACT_CR)中形成的布线结构(图3中的195)。
参照图22，在基板100上顺序地形成包括下部图案405的下层间绝缘膜410、止蚀刻膜415和第二层间绝缘膜420。
随后，在第二层间绝缘膜420上顺序地形成硬掩模膜430和上掩模膜440。
下部图案405可以包括例如导电材料。止蚀刻膜415可以用作保护下部图案405的封盖(capping)膜。止蚀刻膜415可以包括例如氮化硅、氮氧化硅、碳氮化硅等。
第二层间绝缘膜420可以包括例如氧化硅、氮化硅、氮氧化硅、有机硅酸盐玻璃、有机材料、无机材料、低介电常数材料或超低介电常数材料中的至少一种。
硬掩模膜430可以包括氮化钛、钛、氧化钛、钨、氮化钨、氧化钨、钽、氮化钽和氧化钽中的至少一种。
上掩模膜440可以包括例如氧化硅、氮化硅和氮氧化硅中的至少一种。
参照图23，在硬掩模膜430中形成第一沟槽431t。可以通过去除硬掩模膜430的一部分来形成第一沟槽431t。
第一沟槽431t可以包括第一部分431ta和第二部分431tb。
参照图24和图25，在硬掩模膜430和上掩模膜440上形成使第一沟槽的第二部分431tb暴露的第一掩模图案480。
可以使用第一掩模图案480去除暴露的硬掩模膜430的一部分。可以使用第一掩模图案480通过蚀刻工艺在硬掩模膜430中形成第二沟槽432t。
通过去除第一掩模图案480，可以在硬掩模膜430中形成图案沟槽430t。图案沟槽430t可以包括第二沟槽432t以及第一沟槽的第一部分431ta。
参照图26，蚀刻硬掩模膜430以暴露与图案沟槽430t重叠的第二层间绝缘膜420。
可以通过用于暴露第二层间绝缘膜420的蚀刻工艺在第二层间绝缘膜420上形成硬掩模图案435。
上掩模膜440被示出为在形成硬掩模图案435的同时被去除，但是不限于此。
在形成硬掩模图案435的同时，第一凹槽421r可以形成在第二层间绝缘膜420中。第一凹槽421r可以形成在与第二沟槽432t对应的位置处。与第二沟槽432t对应的第二层间绝缘膜420可以比与第一沟槽的第一部分431ta对应的第二层间绝缘膜420被进一步蚀刻，以形成第一凹槽421r。
参照图27和图28，可以在硬掩模图案435上形成用于暴露第二层间绝缘膜420的一部分的第二掩模图案485。
可以使用第二掩模图案485在第二层间绝缘膜420中形成第二凹槽部分422r。
第二凹槽422r的深度可以比第一凹槽421r的深度更深。
随后，去除第二掩模图案485。
参照图29，可以使用硬掩模图案435蚀刻第二层间绝缘膜420。
可以通过使用硬掩模图案435的蚀刻工艺来在第二层间绝缘膜420中形成布线沟槽420t和通孔420h。
通孔420h可以暴露下部图案405。通孔420h可以形成在与第二凹槽422r对应的位置处。
布线沟槽420t可以包括第一部分420ta和第二部分420tb。布线沟槽的第一部分420ta可以形成在与第一凹槽421r对应的位置处。布线沟槽的第二部分420tb可以形成在与第一沟槽的第一部分(图23的431ta)对应的位置处。
布线沟槽的第一部分420ta的深度比布线沟槽的第二部分420tb的深度更深。
参考图30，连接布线450可以形成在布线沟槽420t和通孔420h中。
连接布线450连接到下部图案405，并且连接布线450包括导电物质。
在总括详细描述时，本领域普通技术人员将理解，可以在基本上不脱离本发明构思的原理的情况下，对示例实施例进行许多变化和修改。因此，所公开的发明构思的示例实施例仅用于一般性和描述性意义，而不是用于限制的目的。

Claims (15)

1.一种半导体器件，包括：
基板，包括有源电路区域和围绕所述有源电路区域的边界区域，所述边界区域包括所述基板的边缘部分；
第一下部导电图案，在所述边界区域的基板上；
第一上部导电图案，在所述第一下部导电图案上方连接到所述第一下部导电图案；以及
第二上部导电图案，在所述边界区域的基板上，在与所述第一上部导电图案相同的金属面处与所述第一上部导电图案间隔开，
其中，所述第一上部导电图案包括具有第一厚度的第一部分、具有大于所述第一厚度的第二厚度的第二部分、以及具有大于所述第二厚度的第三厚度的第三部分，以及
所述第一上部导电图案的第三部分连接到所述第一下部导电图案，以及
所述第二上部导电图案包括具有与所述第二厚度相同的第四厚度的第四部分、以及具有与所述第三厚度相同的第五厚度的第五部分。
2.根据权利要求1所述的半导体器件，其中，所述第一上部导电图案的第一部分在所述第一上部导电图案的第二部分与所述第一上部导电图案的第三部分之间。
3.根据权利要求1所述的半导体器件，其中，所述第一上部导电图案还包括具有第六厚度的第六部分，所述第六厚度大于所述第一厚度并且小于所述第三厚度。
4.根据权利要求3所述的半导体器件，其中，所述第二厚度与所述第六厚度相同。
5.根据权利要求1所述的半导体器件，其中，所述第一下部导电图案包括具有第七厚度的第七部分、以及具有大于所述第七厚度的第八厚度的第八部分，以及
所述第一下部导电图案的第八部分连接到所述第一下部导电图案下方的导电材料。
6.根据权利要求5所述的半导体器件，其中，所述第一下部导电图案包括具有第九厚度的第九部分，所述第九厚度大于所述第七厚度并且小于所述第八厚度，以及
所述第一下部导电图案的第七部分位于所述第一下部导电图案的第八部分与所述第一下部导电图案的第九部分之间。
7.根据权利要求1所述的半导体器件，还包括：
所述有源电路区域中的鳍型图案和所述鳍型图案上的栅电极，
其中，从所述基板到所述栅电极的上表面的高度小于从所述基板到所述第一下部导电图案的高度。
8.根据权利要求1所述的半导体器件，其中，所述第一上部导电图案的第三部分与所述第一下部导电图案接触。
9.一种半导体器件，包括：
基板，包括有源电路区域和围绕所述有源电路区域的边界区域；
第一鳍型图案，在所述有源电路区域的基板上；
栅电极，在所述第一鳍型图案上；
金属前绝缘层，在所述第一鳍型图案和所述栅电极上；
所述边界区域中的第一下部导电图案和第二下部导电图案，所述第一下部导电图案和所述第二下部导电图案在所述金属前绝缘层上的第一金属面处并且彼此间隔开；
第一上部导电图案，在高于所述第一金属面的第二金属面处，并且连接到所述第一下部导电图案；以及
第二上部导电图案，在所述第二金属面处，与所述第一上部导电图案间隔开，并且连接到所述第二下部导电图案，
其中，所述第一上部导电图案包括具有第一厚度的第一部分、具有大于所述第一厚度的第二厚度的第二部分、以及具有大于所述第二厚度的第三厚度的第三部分，
所述第一上部导电图案的第一部分位于所述第一上部导电图案的第二部分与所述第一上部导电图案的第三部分之间，以及
所述第二上部导电图案包括具有与所述第二厚度相同的第四厚度的第四部分、以及具有与所述第三厚度相同的第五厚度的第五部分。
10.根据权利要求9所述的半导体器件，其中，所述第一上部导电图案的第三部分与所述第一下部导电图案接触。
11.根据权利要求9所述的半导体器件，其中，所述第二上部导电图案的第五部分与所述第二下部导电图案接触。
12.根据权利要求9所述的半导体器件，还包括：
一对第二鳍型图案，在所述边界区域的基板上；以及
导电插塞，在所述第二鳍型图案之间，并且连接到所述第一下部导电图案。
13.根据权利要求9所述的半导体器件，还包括：
所述有源电路区域中的布线结构，所述布线结构在所述金属前绝缘层上，并且连接到所述栅电极，
其中，所述布线结构处于所述第一金属面和所述第二金属面。
14.一种半导体器件，包括：
基板，包括有源电路区域和围绕所述有源电路区域的边界区域，所述边界区域包括所述基板的边缘部分；以及
第一导电防护结构和与所述第一导电防护结构间隔开的第二导电防护结构，所述第一导电防护结构在所述边界区域的基板上围绕所述有源电路区域，
其中，所述第一导电防护结构包括第一板图案、所述第一板图案上的第二板图案、以及用于将所述第一板图案与所述第二板图案连接的连通图案，
所述第二板图案与所述第一板图案间隔开，
所述第二板图案包括具有第一厚度的第一部分、以及具有大于所述第一厚度的第二厚度的第二部分，
所述第二导电防护结构包括第三板图案，所述第三板图案在与所述第二板图案相同的金属面处，并且
所述第三板图案包括第三部分，所述第三部分具有与所述第二厚度相同的第三厚度。
15.根据权利要求14所述的半导体器件，其中，所述第二导电防护结构比所述第一导电防护结构更靠近所述有源电路区域。
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