JP2018109884A - 設計支援装置、設計支援方法、および設計支援プログラム - Google Patents
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Abstract
Description
ウィンドウサイズ:4[μm2](4×4マスの16マス)
ウィンドウ移動量:2[μm](2マス)
図11は、実施の形態にかかる設計支援装置のハードウェア構成例を示すブロック図である。設計支援装置100は、CPU(Central Processing Unit)1101と、ROM1102と、RAM1103と、ディスクドライブ1104と、ディスク1105と、を有する。設計支援装置100は、I/F(Inter/Face)1106と、キーボード1107と、マウス1108と、ディスプレイ1109と、を有する。また、CPU1101と、ROM1102と、RAM1103と、ディスクドライブ1104と、I/F1106と、キーボード1107と、マウス1108と、ディスプレイ1109とは、バス1100によってそれぞれ接続される。
つぎに、設計支援装置100が有する各種DB(Database)等の記憶内容について説明する。各種DB等は、例えば、図11に示した設計支援装置100が有するRAM1103、ROM1102、ディスク1105、フラッシュメモリ等の不揮発性の半導体メモリ(図示省略)などの記憶部により実現される。
図18は、設計支援装置の機能的構成例を示すブロック図である。設計支援装置100は、第1生成部1801と、第2生成部1802と、検証実行部1803と、判定部1804と、登録部1805と、特定部1806と、抽出部1807と、第3生成部1808と、出力部1809と、記憶部101と、を有する。第1生成部1801から出力部1809までの制御部1800の処理は、例えば、図11に示すCPU1101がアクセス可能なROM1102、RAM1103、ディスク1105などの記憶装置に記憶されたプログラムにコーディングされている。そして、CPU1101が記憶装置から該プログラムを読み出して、プログラムにコーディングされている処理を実行する。これにより、制御部1800の処理が実現される。
つぎに、設計支援装置100が行う処理手順について説明する。図19および図20を用いて、下位階層の設計処理手順について説明する。図21および図22を用いて、上位階層の設計においてDRCにより密度エラーが発生した場合における設計処理手順について説明する。
101 記憶部
111 第1レイアウトデータ
112 第2レイアウトデータ
113 対象回路
114 レイアウト領域
115 エラー領域
120 レイアウトデータ
130,131,132,133 パターンデータ
400 回路ライブラリ
1200 設定値ファイル
1201 目標密度率リスト
1401 登録情報
1700 エラーリスト
1800 制御部
1801 第1生成部
1802 第2生成部
1803 検証実行部
1804 判定部
1805 登録部
1806 特定部
1807 抽出部
1808 第3生成部
1809 出力部
Claims (7)
- 所定の配置領域における設計対象回路に含まれる各部分回路の回路パターンおよび前記各部分回路のダミーパターンと前記各部分回路間を接続する配線パターンとを含む前記設計対象回路の回路パターンを示す第1レイアウトデータを記憶するとともに、前記各部分回路について、前記第1レイアウトデータにおける前記各部分回路のダミーパターンとは形状の異なる部分回路のダミーパターンを示すパターンデータを記憶する記憶部と、
前記記憶部に記憶された第1レイアウトデータにおいて、前記各部分回路のうち、前記配置領域の中で回路パターンの密度が制約を満たさない領域に含まれる部分回路を特定する特定部と、
前記記憶部から、特定された前記部分回路のダミーパターンを示すパターンデータを抽出する抽出部と、
前記第1レイアウトデータと抽出された前記パターンデータとに基づいて、特定された前記部分回路のダミーパターンが、抽出された前記パターンデータが示す部分回路のダミーパターンに置き換えられた回路パターンを示す第2レイアウトデータを生成する生成部と、
生成された前記第2レイアウトデータにおいて回路パターンの密度が前記制約を満たす場合、前記第2レイアウトデータを出力する出力部と、
を有することを特徴とする設計支援装置。 - 前記記憶部は、
前記各部分回路について、前記第1レイアウトデータにおける前記各部分回路のダミーパターンと密度の異なる前記各部分回路の複数のダミーパターンの各々のダミーパターンを示すパターンデータを記憶し、
前記抽出部は、
前記第1レイアウトデータにおける特定された前記部分回路のダミーパターンの密度に基づいて、前記記憶部から、特定された前記部分回路のダミーパターンを示すパターンデータを抽出することを特徴とする請求項1に記載の設計支援装置。 - 前記制約は、前記設計対象回路の回路パターンの密度の上限に関する制約であり、
前記抽出部は、
前記記憶部から、前記配置領域における特定された前記部分回路のダミーパターンの密度よりも低い密度のダミーパターンを示すパターンデータを抽出する、
ことを特徴とする請求項2に記載の設計支援装置。 - 前記制約は、前記設計対象回路の回路パターンの密度の下限に関する制約であり、
前記抽出部は、
前記記憶部から、前記配置領域における特定された前記部分回路のダミーパターンの密度よりも高い密度のダミーパターンを示すパターンデータを抽出する、
ことを特徴とする請求項2に記載の設計支援装置。 - 前記制約は、前記設計対象回路の回路パターンの粗密度に関する制約であり、
前記抽出部は、
前記配置領域のうちの前記制約を満たさない領域に隣接する領域内の前記設計対象回路の回路パターンの密度と、前記制約を満たさない領域内の前記設計対象回路の回路パターンの密度と、の比較に基づいて、前記記憶部から特定された前記部分回路のダミーパターンを示すパターンデータを抽出する、
ことを特徴とする請求項2に記載の設計支援装置。 - 所定の配置領域における設計対象回路に含まれる各部分回路の回路パターンおよび前記各部分回路のダミーパターンと前記各部分回路間を接続する配線パターンとを含む前記設計対象回路の回路パターンを示す第1レイアウトデータを記憶するとともに、前記各部分回路について、前記第1レイアウトデータにおける前記各部分回路のダミーパターンとは形状の異なる部分回路のダミーパターンを示すパターンデータを記憶する記憶部に接続するコンピュータが、
前記記憶部に記憶された第1レイアウトデータにおいて、前記各部分回路のうち、前記配置領域の中で回路パターンの密度が制約を満たさない領域に含まれる部分回路を特定し、
前記記憶部から、特定された前記部分回路のダミーパターンを示すパターンデータを抽出し、
前記第1レイアウトデータと抽出された前記パターンデータとに基づいて、特定された前記部分回路のダミーパターンが、抽出された前記パターンデータが示す部分回路のダミーパターンに置き換えられた回路パターンを示す第2レイアウトデータを生成し、
生成された前記第2レイアウトデータにおいて回路パターンの密度が前記制約を満たす場合、前記第2レイアウトデータを出力することを特徴とする設計支援方法。 - 所定の配置領域における設計対象回路に含まれる各部分回路の回路パターンおよび前記各部分回路のダミーパターンと前記各部分回路間を接続する配線パターンとを含む前記設計対象回路の回路パターンを示す第1レイアウトデータを記憶するとともに、前記各部分回路について、前記第1レイアウトデータにおける前記各部分回路のダミーパターンとは形状の異なる部分回路のダミーパターンを示すパターンデータを記憶する記憶部に接続するコンピュータに、
前記記憶部に記憶された第1レイアウトデータにおいて、前記各部分回路のうち、前記配置領域の中で回路パターンの密度が制約を満たさない領域に含まれる部分回路を特定させ、
前記記憶部から、特定された前記部分回路のダミーパターンを示すパターンデータを抽出させ、
前記第1レイアウトデータと抽出された前記パターンデータとに基づいて、特定された前記部分回路のダミーパターンが、抽出された前記パターンデータが示す部分回路のダミーパターンに置き換えられた回路パターンを示す第2レイアウトデータ生成させ、
生成された前記第2レイアウトデータにおいて回路パターンの密度が前記制約を満たす場合、前記第2レイアウトデータを出力させることを特徴とする設計支援プログラム。
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