JP2001044156A - 半導体装置の製造方法及び化学研磨装置 - Google Patents
半導体装置の製造方法及び化学研磨装置Info
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Abstract
(57)【要約】
【課題】 半導体装置の平坦性を向上させ、配線パター
ンの疎密に関わらず、配線のシート抵抗の分布を抑える
ことによって、ＬＳＩの歩留まりを向上させる。 【解決手段】 基板１１上にＳｉＯ２などの絶縁膜１２
を形成する。絶縁膜１２にパターン密度の異なる配線溝
１３を形成した後、ＴａＮなどからなるバリアメタル層
１４とＣｕなどからなる配線金属層１５とを順次堆積す
る。配線溝１３内に配線１６を形成するために、配線金
属層１５とバリアメタル層１４とをＣＭＰ装置により順
次研磨する。オーバー研磨の段階に達すると、シリカ、
アルミナなどの研磨砥粒を含み、ｐＨが５以上１３以下
に調整されたスラリーを用い、配線金属膜１５と絶縁膜
１２との研磨速度の比の値が０．２乃至５倍となるよう
に研磨することにより、エロージョンを抑え、配線溝１
３内に配線層１６を絶縁膜１２と面一で形成する。
ンの疎密に関わらず、配線のシート抵抗の分布を抑える
ことによって、ＬＳＩの歩留まりを向上させる。 【解決手段】 基板１１上にＳｉＯ２などの絶縁膜１２
を形成する。絶縁膜１２にパターン密度の異なる配線溝
１３を形成した後、ＴａＮなどからなるバリアメタル層
１４とＣｕなどからなる配線金属層１５とを順次堆積す
る。配線溝１３内に配線１６を形成するために、配線金
属層１５とバリアメタル層１４とをＣＭＰ装置により順
次研磨する。オーバー研磨の段階に達すると、シリカ、
アルミナなどの研磨砥粒を含み、ｐＨが５以上１３以下
に調整されたスラリーを用い、配線金属膜１５と絶縁膜
１２との研磨速度の比の値が０．２乃至５倍となるよう
に研磨することにより、エロージョンを抑え、配線溝１
３内に配線層１６を絶縁膜１２と面一で形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法及び化学機械研磨装置に関するものであり、特に化
学機械研磨を用いて配線を形成する半導体装置の製造方
法及びその方法の実施に使用できる化学機械研磨装置に
関するものである。
方法及び化学機械研磨装置に関するものであり、特に化
学機械研磨を用いて配線を形成する半導体装置の製造方
法及びその方法の実施に使用できる化学機械研磨装置に
関するものである。
【０００２】
【従来の技術】半導体装置には、配線材料として、Ａｌ
（アルミ）、Ｗ（タングステン）、Ｃｕ（銅）等が用い
られている。その中でもＣｕは、抵抗率が低いことや、
高いエレクトロマイグレーション耐性があることなどか
ら、高性能のＬＳＩ（大規模集積回路）を得ることが可
能である。しかし、Ｃｕを配線材料として加工する場
合、ドライエッチングでは加工が困難なため、Ｃｕ配線
の形成には一般的にダマシン法が用いられる。
（アルミ）、Ｗ（タングステン）、Ｃｕ（銅）等が用い
られている。その中でもＣｕは、抵抗率が低いことや、
高いエレクトロマイグレーション耐性があることなどか
ら、高性能のＬＳＩ（大規模集積回路）を得ることが可
能である。しかし、Ｃｕを配線材料として加工する場
合、ドライエッチングでは加工が困難なため、Ｃｕ配線
の形成には一般的にダマシン法が用いられる。
【０００３】ここで、ダマシン法を用いた金属配線形成
の工程を図４を用いて説明する。まず、図４（ａ）に示
すように、基板４１の上に絶縁膜４２を堆積し、図４
（ｂ）に示すように、エッチングなどにより、配線用の
溝４３を形成する。次に、図４（ｃ）に示すように、溝
４３を含む絶縁膜４２上に金属膜４５を堆積する。そし
て、ＣＭＰ（化学機械研磨）により、金属膜４５を絶縁
膜４２の表面があらわれるまで研磨し、図４（ｄ）に示
すように、金属配線層４６を形成する。
の工程を図４を用いて説明する。まず、図４（ａ）に示
すように、基板４１の上に絶縁膜４２を堆積し、図４
（ｂ）に示すように、エッチングなどにより、配線用の
溝４３を形成する。次に、図４（ｃ）に示すように、溝
４３を含む絶縁膜４２上に金属膜４５を堆積する。そし
て、ＣＭＰ（化学機械研磨）により、金属膜４５を絶縁
膜４２の表面があらわれるまで研磨し、図４（ｄ）に示
すように、金属配線層４６を形成する。
【０００４】このダマシン法では、絶縁膜４２がＣＭＰ
のストッパとなり、配線層４６を形成する。しかし、研
磨圧力や研磨速度に不均一が生じることや、配線の短絡
を防ぐ等の理由から、研磨は絶縁膜４２が丁度現れる時
間よりも長く実行される。このとき、絶縁膜４２を研磨
する速度は、過剰な研磨を防ぐために、金属膜４５の研
磨速度に比べ遅くなるように設定されている。その比は
およそ１／１０以下である。
のストッパとなり、配線層４６を形成する。しかし、研
磨圧力や研磨速度に不均一が生じることや、配線の短絡
を防ぐ等の理由から、研磨は絶縁膜４２が丁度現れる時
間よりも長く実行される。このとき、絶縁膜４２を研磨
する速度は、過剰な研磨を防ぐために、金属膜４５の研
磨速度に比べ遅くなるように設定されている。その比は
およそ１／１０以下である。
【０００５】
【発明が解決しようとする課題】ＣＭＰでは、ウェハ表
面とスラリーとの化学反応が加わることや、オーバ研磨
の段階で金属膜４５と絶縁膜４２の研磨速度が異なるこ
とから、金属膜４５の腐食が進行し、配線の密集部で
は、絶縁膜４２の上部が突出した状態になる。その部分
がＣＭＰによって研磨され、結果的にエロージョンと呼
ばれるくぼみが生じる。
面とスラリーとの化学反応が加わることや、オーバ研磨
の段階で金属膜４５と絶縁膜４２の研磨速度が異なるこ
とから、金属膜４５の腐食が進行し、配線の密集部で
は、絶縁膜４２の上部が突出した状態になる。その部分
がＣＭＰによって研磨され、結果的にエロージョンと呼
ばれるくぼみが生じる。
【０００６】このため、図４（ｄ）に示すように、配線
４６の密な領域が低く、疎な領域が高くなって、段差が
生じ、ウェハ表面は面一ではなくなる。このため、本来
チップ内において均一であるべき配線のシート抵抗にば
らつきを生じ、さらには、クロックなどの信号の遅延時
間に差を生じるなど、正常なＬＳＩとしての機能を失う
おそれがある。このことが、より高品質、より高信頼
性、より高密度の半導体装置を提供する障害の１つとな
っている。
４６の密な領域が低く、疎な領域が高くなって、段差が
生じ、ウェハ表面は面一ではなくなる。このため、本来
チップ内において均一であるべき配線のシート抵抗にば
らつきを生じ、さらには、クロックなどの信号の遅延時
間に差を生じるなど、正常なＬＳＩとしての機能を失う
おそれがある。このことが、より高品質、より高信頼
性、より高密度の半導体装置を提供する障害の１つとな
っている。
【０００７】本発明は、このような事情に鑑みてなされ
たものであり、半導体装置の平坦性を向上させ、配線パ
ターンの疎密に関わらず、配線のシート抵抗の分布を抑
えた半導体装置の製造方法と製造装置を提供することを
目的とする。また、本発明は、高品質、高信頼性、及び
／又は高密度な半導体装置を提供することを他の目的と
する。
たものであり、半導体装置の平坦性を向上させ、配線パ
ターンの疎密に関わらず、配線のシート抵抗の分布を抑
えた半導体装置の製造方法と製造装置を提供することを
目的とする。また、本発明は、高品質、高信頼性、及び
／又は高密度な半導体装置を提供することを他の目的と
する。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明における半導体装置の製造方法は、半導体基
板上に絶縁膜を堆積する工程と、前記絶縁膜にくぼみ部
を形成する工程と、前記くぼみ内を含む前記絶縁膜上に
導電性膜を堆積する工程と、前記絶縁膜の研磨速度が前
記導電性膜の研磨速度の０．２乃至５倍となるように、
前記絶縁膜と導電性膜とが形成された半導体基板の表面
を研磨する研磨工程と、より構成されることを特徴とす
る。
め、本発明における半導体装置の製造方法は、半導体基
板上に絶縁膜を堆積する工程と、前記絶縁膜にくぼみ部
を形成する工程と、前記くぼみ内を含む前記絶縁膜上に
導電性膜を堆積する工程と、前記絶縁膜の研磨速度が前
記導電性膜の研磨速度の０．２乃至５倍となるように、
前記絶縁膜と導電性膜とが形成された半導体基板の表面
を研磨する研磨工程と、より構成されることを特徴とす
る。
【０００９】この発明によれば、絶縁膜の研磨速度を導
電性膜の研磨速度の０．２〜５倍に設定しているので、
オーバ研磨の段階で、導電性膜の腐食が進行する前に、
絶縁膜と導電性膜とを同時に研磨し、また、過剰な研磨
を抑えることができる。
電性膜の研磨速度の０．２〜５倍に設定しているので、
オーバ研磨の段階で、導電性膜の腐食が進行する前に、
絶縁膜と導電性膜とを同時に研磨し、また、過剰な研磨
を抑えることができる。
【００１０】前記導電性膜は、例えば、異なる種類の導
電体の積層膜からなる。この場合は、前記絶縁膜の研磨
速度が各々の導電体の膜の研磨速度の０．２乃至５倍と
なるような速度でウェハ表面を研磨することが望まし
い。
電体の積層膜からなる。この場合は、前記絶縁膜の研磨
速度が各々の導電体の膜の研磨速度の０．２乃至５倍と
なるような速度でウェハ表面を研磨することが望まし
い。
【００１１】前記導電性膜は、例えば、銅（Ｃｕ）を主
元素とする膜と、銅が絶縁膜中に拡散することを防止す
るためのバリア膜との積層膜から構成される。前記バリ
ア膜は、例えば、タンタル（Ｔａ）、チタン（Ｔｉ）、
タングステン（Ｗ）を含む金属から構成される。このよ
うな構成とすれば、抵抗率の低い銅を配線材料とした半
導体装置を製造でき、しかも、銅の拡散を抑えることが
できる。
元素とする膜と、銅が絶縁膜中に拡散することを防止す
るためのバリア膜との積層膜から構成される。前記バリ
ア膜は、例えば、タンタル（Ｔａ）、チタン（Ｔｉ）、
タングステン（Ｗ）を含む金属から構成される。このよ
うな構成とすれば、抵抗率の低い銅を配線材料とした半
導体装置を製造でき、しかも、銅の拡散を抑えることが
できる。
【００１２】前記研磨工程において、研磨砥粒としてシ
リカ（ＳｉＯ２）、アルミナ（Ａｌ２Ｏ２）、セリア
（ＣｅＯ２）、酸化マンガン（ＭｎＯ２、Ｍｎ２Ｏ３）
ジルコニア（ＺｒＯ２）などを含むスラリーを用いてウ
ェハ表面を研磨することにより、ウエハ表面を適切に研
磨することができる。
リカ（ＳｉＯ２）、アルミナ（Ａｌ２Ｏ２）、セリア
（ＣｅＯ２）、酸化マンガン（ＭｎＯ２、Ｍｎ２Ｏ３）
ジルコニア（ＺｒＯ２）などを含むスラリーを用いてウ
ェハ表面を研磨することにより、ウエハ表面を適切に研
磨することができる。
【００１３】また、スラリーのｐＨを５以上１３以下、
特に、５以上９以下に調整することにより、導電性膜の
腐食の進行を抑制しつつ、絶縁膜と導電性膜とを同時に
研磨することができる。
特に、５以上９以下に調整することにより、導電性膜の
腐食の進行を抑制しつつ、絶縁膜と導電性膜とを同時に
研磨することができる。
【００１４】前記絶縁膜に形成されているくぼみは、例
えば、配線パターンを構成し、配線が埋設される溝や、
層間絶縁膜などに形成され、上層と下層とを接続するた
めのビアホールなどから構成される。
えば、配線パターンを構成し、配線が埋設される溝や、
層間絶縁膜などに形成され、上層と下層とを接続するた
めのビアホールなどから構成される。
【００１５】この発明は、前記くぼみが、ピッチにばら
つきのある配線パターン、ビアホールなどから構成され
ている場合に、特に有効である。即ち、この発明によれ
ば、絶縁膜と導電性膜との研磨速度の比が１：０．２〜
１：５の範囲内に比較的小さく設定されているので、金
属などの導電性膜の腐食が進行する前に、絶縁膜の研磨
を完了することができる。従って、エロージョンなどの
発生を防止でき、溝やビアホールのピッチに疎密がある
場合でも、ウエハ表面を平坦に研磨することができる。
つきのある配線パターン、ビアホールなどから構成され
ている場合に、特に有効である。即ち、この発明によれ
ば、絶縁膜と導電性膜との研磨速度の比が１：０．２〜
１：５の範囲内に比較的小さく設定されているので、金
属などの導電性膜の腐食が進行する前に、絶縁膜の研磨
を完了することができる。従って、エロージョンなどの
発生を防止でき、溝やビアホールのピッチに疎密がある
場合でも、ウエハ表面を平坦に研磨することができる。
【００１６】よって、配線パターンの疎密に関わらず、
配線のシート抵抗の分布を抑えた半導体装置の製造方法
を提供することが可能である。
配線のシート抵抗の分布を抑えた半導体装置の製造方法
を提供することが可能である。
【００１７】なお、導電性膜のみを研磨している間は、
導電性膜の研磨に適した所定の条件で研磨し、前記絶縁
膜がほぼ露出するタイミングで、絶縁膜の研磨速度が導
電性膜の研磨速度の０．２乃至５倍となるような研磨条
件に切り替えるようにしてもよい。同様に、スラリーの
ｐＨを切り替えてもよい。
導電性膜の研磨に適した所定の条件で研磨し、前記絶縁
膜がほぼ露出するタイミングで、絶縁膜の研磨速度が導
電性膜の研磨速度の０．２乃至５倍となるような研磨条
件に切り替えるようにしてもよい。同様に、スラリーの
ｐＨを切り替えてもよい。
【００１８】また、この発明の半導体製造装置は、異な
るピッチで形成されたくぼみ部が形成された絶縁膜と、
前記くぼみ内を含む前記絶縁膜上に堆積された導電性膜
とを備える半導体基板の表面を研磨するための、化学機
械研磨装置であって、異なるピッチで形成されたくぼみ
部が形成された絶縁膜と、前記くぼみ内を含む前記絶縁
膜上に堆積された導電性膜とを備える半導体ウエハを保
持する保持手段と、前記保持手段に保持された研磨対象
ウエハの表面にスラリーを供給して、導電性膜を所定の
条件で研磨し、続いて、スラリーをｐＨが５以上１３以
下のものに切り替えると共に絶縁膜の研磨速度が導電性
膜の研磨速度の０．２乃至５倍となる研磨条件で、前記
絶縁膜と導電性膜とが形成された半導体基板の表面を研
磨する研磨手段と、を備えることを特徴とする。
るピッチで形成されたくぼみ部が形成された絶縁膜と、
前記くぼみ内を含む前記絶縁膜上に堆積された導電性膜
とを備える半導体基板の表面を研磨するための、化学機
械研磨装置であって、異なるピッチで形成されたくぼみ
部が形成された絶縁膜と、前記くぼみ内を含む前記絶縁
膜上に堆積された導電性膜とを備える半導体ウエハを保
持する保持手段と、前記保持手段に保持された研磨対象
ウエハの表面にスラリーを供給して、導電性膜を所定の
条件で研磨し、続いて、スラリーをｐＨが５以上１３以
下のものに切り替えると共に絶縁膜の研磨速度が導電性
膜の研磨速度の０．２乃至５倍となる研磨条件で、前記
絶縁膜と導電性膜とが形成された半導体基板の表面を研
磨する研磨手段と、を備えることを特徴とする。
【００１９】この発明によれば、絶縁膜の研磨速度を導
電性膜の研磨速度の０．２乃至５倍で、スラリーのｐＨ
を５以上１３以下に設定しているので、オーバ研磨の段
階で、導電性膜の腐食を抑えつつ、導電性膜の腐食が進
行する前に絶縁膜と導電性膜とを同時に研磨することが
できる。また、絶縁膜の過剰な研磨を抑えることができ
る。従って、溝やビアホールのピッチに疎密がある場合
でも、ウエハ表面を平坦に研磨することができる。
電性膜の研磨速度の０．２乃至５倍で、スラリーのｐＨ
を５以上１３以下に設定しているので、オーバ研磨の段
階で、導電性膜の腐食を抑えつつ、導電性膜の腐食が進
行する前に絶縁膜と導電性膜とを同時に研磨することが
できる。また、絶縁膜の過剰な研磨を抑えることができ
る。従って、溝やビアホールのピッチに疎密がある場合
でも、ウエハ表面を平坦に研磨することができる。
【００２０】
【発明の実施の形態】本発明の実施の形態における半導
体装置の製造方法及び製造装置について図を参照して説
明する。本発明の実施の形態における半導体装置の製造
方法は、絶縁膜の研磨速度がＣｕ膜の研磨速度の０．２
〜５倍であり、スラリーのｐＨが５以上１３以下である
ＣＭＰを用いてＣｕ配線を形成するものである。
体装置の製造方法及び製造装置について図を参照して説
明する。本発明の実施の形態における半導体装置の製造
方法は、絶縁膜の研磨速度がＣｕ膜の研磨速度の０．２
〜５倍であり、スラリーのｐＨが５以上１３以下である
ＣＭＰを用いてＣｕ配線を形成するものである。
【００２１】実施の形態１ まず、図１（ａ）に示すように、半導体基板（ウェハ）
１１上に、絶縁膜として、例えば、厚さ１．０μｍ
（０．７μｍ〜１．３μｍ）のＳｉＯ２膜１２を堆積す
る。半導体基板１１は、シリコン等により構成され、か
つトランジスタ素子や容量素子等のＬＳＩを構成する各
素子（図示していない）が形成されている。
１１上に、絶縁膜として、例えば、厚さ１．０μｍ
（０．７μｍ〜１．３μｍ）のＳｉＯ２膜１２を堆積す
る。半導体基板１１は、シリコン等により構成され、か
つトランジスタ素子や容量素子等のＬＳＩを構成する各
素子（図示していない）が形成されている。
【００２２】続いて、図１（ｂ）に示すように、ＳｉＯ
２膜１２にリソグラフィとドライエッチングを用いて所
定の配線を形成するための配線パターンを有する深さ
０．５μｍ程度の溝１３を形成する。再現性よく溝の深
さを形成するために、絶縁膜をＳｉＮ膜とＳｉＯ２膜の
積層構造にし、ＳｉＯ２膜のみをエッチングする方法を
用いることも可能である。
２膜１２にリソグラフィとドライエッチングを用いて所
定の配線を形成するための配線パターンを有する深さ
０．５μｍ程度の溝１３を形成する。再現性よく溝の深
さを形成するために、絶縁膜をＳｉＮ膜とＳｉＯ２膜の
積層構造にし、ＳｉＯ２膜のみをエッチングする方法を
用いることも可能である。
【００２３】次に、図１（ｃ）に示すように、ＳｉＯ２
膜１２上にスパッタ蒸着により、バリア膜として厚さ１
５ｎｍのＴａＮ膜１４を堆積した後、スパッタ蒸着によ
り、厚さ０．６μｍのＣｕ膜１５を堆積し、ＣｕとＴａ
Ｎの積層膜からなる金属膜を形成する。
膜１２上にスパッタ蒸着により、バリア膜として厚さ１
５ｎｍのＴａＮ膜１４を堆積した後、スパッタ蒸着によ
り、厚さ０．６μｍのＣｕ膜１５を堆積し、ＣｕとＴａ
Ｎの積層膜からなる金属膜を形成する。
【００２４】次に、図２に示すＣＭＰ装置の基板ホルダ
２５に、符号２７で示すように、図１（ｃ）に示す基板
１１を逆さにして固定する。基板ホルダ２５の支持軸２
６より基板１１を１〜１０ｐｓｉの研磨圧力でターンテ
ーブル２２上の研磨パッド２１に接触させる。図示せぬ
駆動モータを制御することにより、研磨パッド２１を１
０〜３００ｍ／ｍｉｎの線速度で動かし、ターンテーブ
ル２２及び基板ホルダ３５を互いに反対方向に回転させ
ながら、スラリー２３を１００〜５００ｃｃ／ｍｉｎの
流量で供給管２４から研磨パッド２１に供給し、基板１
１に堆積したＣｕ膜１５及びＴａＮ膜１４を研磨する。
２５に、符号２７で示すように、図１（ｃ）に示す基板
１１を逆さにして固定する。基板ホルダ２５の支持軸２
６より基板１１を１〜１０ｐｓｉの研磨圧力でターンテ
ーブル２２上の研磨パッド２１に接触させる。図示せぬ
駆動モータを制御することにより、研磨パッド２１を１
０〜３００ｍ／ｍｉｎの線速度で動かし、ターンテーブ
ル２２及び基板ホルダ３５を互いに反対方向に回転させ
ながら、スラリー２３を１００〜５００ｃｃ／ｍｉｎの
流量で供給管２４から研磨パッド２１に供給し、基板１
１に堆積したＣｕ膜１５及びＴａＮ膜１４を研磨する。
【００２５】供給管２４には、バルブを介して複数のス
ラリー貯蔵部２８から選択的にスラリーが供給される。
このとき供給管２４を介して供給するスラリーは、例え
ば、Ｃｕ膜研磨用スラリーとしてＲｏｄｅｌ社製ＱＣＴ
Ｔ１０１０（アルミナスラリー）を用いる。そして、４
０〜１０００μｍ／ｍｉｎの研磨速度でＳｉＯ２膜１２
の表面が露出するまでＣｕ膜１５とＴａＮ膜１４を研磨
していく。
ラリー貯蔵部２８から選択的にスラリーが供給される。
このとき供給管２４を介して供給するスラリーは、例え
ば、Ｃｕ膜研磨用スラリーとしてＲｏｄｅｌ社製ＱＣＴ
Ｔ１０１０（アルミナスラリー）を用いる。そして、４
０〜１０００μｍ／ｍｉｎの研磨速度でＳｉＯ２膜１２
の表面が露出するまでＣｕ膜１５とＴａＮ膜１４を研磨
していく。
【００２６】続いて、オーバ研磨の段階に入り、Ｃｕ膜
１５の腐食の進行を抑制し、ＳｉＯ２膜１２とＣｕ膜１
５とを同時に研磨するためにスラリーと研磨速度とを切
り替える。スラリーは、上記Ｃｕ膜研磨用スラリーと、
ＳｉＯ２膜研磨用としてＲｏｄｅｌ社製Ｋｌｅｂｏｓｏ
ｌ（シリカスラリー）とを３：１の割合で混合したスラ
リーを用いる。この混合スラリーのｐＨは、Ｃｕ膜１５
の腐食を抑制するために５〜１３（望ましくは、５〜
９）の範囲に調整する。
１５の腐食の進行を抑制し、ＳｉＯ２膜１２とＣｕ膜１
５とを同時に研磨するためにスラリーと研磨速度とを切
り替える。スラリーは、上記Ｃｕ膜研磨用スラリーと、
ＳｉＯ２膜研磨用としてＲｏｄｅｌ社製Ｋｌｅｂｏｓｏ
ｌ（シリカスラリー）とを３：１の割合で混合したスラ
リーを用いる。この混合スラリーのｐＨは、Ｃｕ膜１５
の腐食を抑制するために５〜１３（望ましくは、５〜
９）の範囲に調整する。
【００２７】図２に示す制御部２９は、予め設定された
制御プログラムに従って、バルブ、モータなどを制御
し、上述の一連の研磨工程を実行する。
制御プログラムに従って、バルブ、モータなどを制御
し、上述の一連の研磨工程を実行する。
【００２８】また、ＳｉＯ２膜１２の研磨速度は５０〜
２００μｍ／ｍｉｎで、Ｃｕ膜１５の研磨速度に対し、
０．２〜５倍の間で用いることによって、Ｃｕ膜１５の
腐食の進行を抑制し、Ｃｕ膜１５とＳｉＯ２膜１２を同
時に研磨することができる。
２００μｍ／ｍｉｎで、Ｃｕ膜１５の研磨速度に対し、
０．２〜５倍の間で用いることによって、Ｃｕ膜１５の
腐食の進行を抑制し、Ｃｕ膜１５とＳｉＯ２膜１２を同
時に研磨することができる。
【００２９】上記のように、Ｃｕ膜１５の研磨をＳｉＯ
２膜１２の表面が露出するまで実行した後、オーバ研磨
の段階にはいり、研磨速度が０．２〜５倍の間になるよ
うに調整され、さらにスラリーのｐＨを５〜１３に調整
した混合スラリーに変更するように調整されたＣＭＰを
用いることにより、Ｃｕ膜１５の腐食の進行を抑え、か
つＣｕ膜１５とＳｉＯ２膜１２とを同時に研磨すること
が可能となる。その結果、図１（ｄ）に示すように、溝
１３内のみにバリア膜であるＴａＮ膜１４が残存し、さ
らに、配線パターンの疎密に関わらず、ＳｉＯ２膜１２
の表面と面一なＣｕ配線層１６が形成される。
２膜１２の表面が露出するまで実行した後、オーバ研磨
の段階にはいり、研磨速度が０．２〜５倍の間になるよ
うに調整され、さらにスラリーのｐＨを５〜１３に調整
した混合スラリーに変更するように調整されたＣＭＰを
用いることにより、Ｃｕ膜１５の腐食の進行を抑え、か
つＣｕ膜１５とＳｉＯ２膜１２とを同時に研磨すること
が可能となる。その結果、図１（ｄ）に示すように、溝
１３内のみにバリア膜であるＴａＮ膜１４が残存し、さ
らに、配線パターンの疎密に関わらず、ＳｉＯ２膜１２
の表面と面一なＣｕ配線層１６が形成される。
【００３０】したがって、上記実施の形態１によれば、
ＳｉＯ２膜１２にその表面と面一なＣｕ配線層１６が形
成され、ウェハ表面が平坦化された半導体装置を製造す
ることができる。
ＳｉＯ２膜１２にその表面と面一なＣｕ配線層１６が形
成され、ウェハ表面が平坦化された半導体装置を製造す
ることができる。
【００３１】さらに、ウェハ表面の平坦性が増している
ので、ＣＭＰ後の洗浄において、ウェハ表面の段差にス
ラリーなどのパーティクルが目詰まりするということが
減少し、ＬＳＩの歩留まりと信頼性を増すことができ
る。
ので、ＣＭＰ後の洗浄において、ウェハ表面の段差にス
ラリーなどのパーティクルが目詰まりするということが
減少し、ＬＳＩの歩留まりと信頼性を増すことができ
る。
【００３２】実施の形態２ 次に、ビア（ビアフィル）を形成し、多層配線構造を有
する半導体装置の製造における実施の形態について説明
する。
する半導体装置の製造における実施の形態について説明
する。
【００３３】まず、図３（ａ）に示すように、表面にｎ
＋型拡散層が形成されたｐ型シリコン基板３１上にＣＶ
Ｄ法により第１層間絶縁膜として、厚さ１．０μｍのＳ
ｉＯ２膜３２を堆積する。次に、図３（ｂ）に示すよう
に、ＳｉＯ２膜３２の拡散層に対応する領域にフォトエ
ッチングによりビアホール３３を形成する。続いて、図
３（ｃ）に示すように、ビアホール３３を含むＳｉＯ２
膜３２上に、スパッタ蒸着により、バリア膜として厚さ
２０ｎｍのＴａＮ層３４を堆積した後、スパッタ蒸着に
より１．１μｍのＣｕ膜３５を堆積する。
＋型拡散層が形成されたｐ型シリコン基板３１上にＣＶ
Ｄ法により第１層間絶縁膜として、厚さ１．０μｍのＳ
ｉＯ２膜３２を堆積する。次に、図３（ｂ）に示すよう
に、ＳｉＯ２膜３２の拡散層に対応する領域にフォトエ
ッチングによりビアホール３３を形成する。続いて、図
３（ｃ）に示すように、ビアホール３３を含むＳｉＯ２
膜３２上に、スパッタ蒸着により、バリア膜として厚さ
２０ｎｍのＴａＮ層３４を堆積した後、スパッタ蒸着に
より１．１μｍのＣｕ膜３５を堆積する。
【００３４】次に、図２に示すＣＭＰ装置の基板ホルダ
２５に基板３１を逆さにして保持し、基板ホルダ２５の
支持軸２６により基板３１を１〜１０ｐｓｉの研磨圧力
でターンテーブル２２上の研磨パッド２１に接触させ
る。研磨パッド２１を１０〜３００ｍ／ｍｉｎの線速度
で動かし、ターンテーブル２２及び基板ホルダ２５を互
いに反対方向に回転させながら、スラリー２３を１００
〜５００ｃｃ／ｍｉｎの流量で供給管２４から研磨パッ
ド２１に供給し、基板３１に堆積したＣｕ膜３５及びＴ
ａＮ膜３４を研磨する。このとき供給するスラリーは、
例えば、Ｃｕ膜研磨用スラリーとしてＲｏｄｅｌ社製Ｑ
ＣＴＴ１０１０（アルミナスラリー）を用いる。そし
て、４０〜１０００μｍ／ｍｉｎの研磨速度でＳｉＯ２
膜３２の表面が露出するまでＣｕ膜３５とＴａＮ膜３４
を研磨していく。
２５に基板３１を逆さにして保持し、基板ホルダ２５の
支持軸２６により基板３１を１〜１０ｐｓｉの研磨圧力
でターンテーブル２２上の研磨パッド２１に接触させ
る。研磨パッド２１を１０〜３００ｍ／ｍｉｎの線速度
で動かし、ターンテーブル２２及び基板ホルダ２５を互
いに反対方向に回転させながら、スラリー２３を１００
〜５００ｃｃ／ｍｉｎの流量で供給管２４から研磨パッ
ド２１に供給し、基板３１に堆積したＣｕ膜３５及びＴ
ａＮ膜３４を研磨する。このとき供給するスラリーは、
例えば、Ｃｕ膜研磨用スラリーとしてＲｏｄｅｌ社製Ｑ
ＣＴＴ１０１０（アルミナスラリー）を用いる。そし
て、４０〜１０００μｍ／ｍｉｎの研磨速度でＳｉＯ２
膜３２の表面が露出するまでＣｕ膜３５とＴａＮ膜３４
を研磨していく。
【００３５】続いて、オーバ研磨の段階にはいり、Ｃｕ
膜３５の腐食の進行を抑制し、ＳｉＯ２膜３２とＣｕ膜
３５とを同時に研磨するために、スラリーと研磨速度を
変更する。スラリーは、上記Ｃｕ膜研磨用スラリーと、
ＳｉＯ２膜研磨用としてＲｏｄｅｌ社製Ｋｌｅｂｏｓｏ
ｌ（シリカスラリー）とを３：１の割合で混合したスラ
リーを用いる。この混合スラリーのｐＨは、Ｃｕ膜３５
の腐食を抑制するために５〜１３の範囲にある。
膜３５の腐食の進行を抑制し、ＳｉＯ２膜３２とＣｕ膜
３５とを同時に研磨するために、スラリーと研磨速度を
変更する。スラリーは、上記Ｃｕ膜研磨用スラリーと、
ＳｉＯ２膜研磨用としてＲｏｄｅｌ社製Ｋｌｅｂｏｓｏ
ｌ（シリカスラリー）とを３：１の割合で混合したスラ
リーを用いる。この混合スラリーのｐＨは、Ｃｕ膜３５
の腐食を抑制するために５〜１３の範囲にある。
【００３６】また、ＳｉＯ２膜３２の研磨速度は５０〜
２００μｍ／ｍｉｎで、Ｃｕ膜の研磨速度に対し、０．
２〜５倍の間で用いることによって、Ｃｕ膜３５の腐食
の進行を抑制し、Ｃｕ膜３５とＳｉＯ２膜３２を同時に
研磨することができる。
２００μｍ／ｍｉｎで、Ｃｕ膜の研磨速度に対し、０．
２〜５倍の間で用いることによって、Ｃｕ膜３５の腐食
の進行を抑制し、Ｃｕ膜３５とＳｉＯ２膜３２を同時に
研磨することができる。
【００３７】上記のように、Ｃｕ膜３５の研磨をＳｉＯ
２膜３２の表面が露出するまで実行した後、オーバ研磨
の段階にはいり、研磨速度が０．２〜５倍の間になるよ
うに調整され、さらにｐＨを５〜１３に調整した混合ス
ラリーに変更するように調整されたＣＭＰを用いること
により、Ｃｕ膜３５の腐食の進行を抑え、かつＣｕ膜３
５とＳｉＯ２膜３２とを同時に研磨することが可能とな
る。その結果、図３（ｄ）に示すように、ビアホール３
３内のみにバリア膜３４を残存させると共に、配線パタ
ーンの疎密に関わらず、ＳｉＯ２膜３２の表面と面一な
Ｃｕから成るビアフィル３６が形成される。
２膜３２の表面が露出するまで実行した後、オーバ研磨
の段階にはいり、研磨速度が０．２〜５倍の間になるよ
うに調整され、さらにｐＨを５〜１３に調整した混合ス
ラリーに変更するように調整されたＣＭＰを用いること
により、Ｃｕ膜３５の腐食の進行を抑え、かつＣｕ膜３
５とＳｉＯ２膜３２とを同時に研磨することが可能とな
る。その結果、図３（ｄ）に示すように、ビアホール３
３内のみにバリア膜３４を残存させると共に、配線パタ
ーンの疎密に関わらず、ＳｉＯ２膜３２の表面と面一な
Ｃｕから成るビアフィル３６が形成される。
【００３８】また、ウェハ表面の平坦性が増しているの
で、ＣＭＰ後の洗浄において、ウェハ表面の段差にスラ
リーなどのパーティクルが目詰まりするということが減
少し、ビアフィルを含む層間絶縁膜の上に、さらに層間
絶縁膜を堆積する際に支障をきたすことはない。
で、ＣＭＰ後の洗浄において、ウェハ表面の段差にスラ
リーなどのパーティクルが目詰まりするということが減
少し、ビアフィルを含む層間絶縁膜の上に、さらに層間
絶縁膜を堆積する際に支障をきたすことはない。
【００３９】次に、図３（ｅ）に示すように、ビアフィ
ル３６を含むＳｉＯ２膜３２上にＣＶＤ法により第２層
間絶縁膜として、厚さ０．８μｍのＳｉＮ膜５２を堆積
する。続いて、図３（ｆ）に示すように、フォトエッチ
ングにより配線層に相当する形状を有する深さ０．４μ
ｍの複数の溝５３を形成する。さらに、ビアフィル３６
上に位置する溝５３にフォトエッチングによりスルーホ
ール６３を形成する。続いて、図３（ｇ）に示すよう
に、溝５３及びスルーホール６３を含むＳｉＮ膜５２上
にスパッタ蒸着により厚さ０．９μｍのＣｕ膜５５を堆
積する。
ル３６を含むＳｉＯ２膜３２上にＣＶＤ法により第２層
間絶縁膜として、厚さ０．８μｍのＳｉＮ膜５２を堆積
する。続いて、図３（ｆ）に示すように、フォトエッチ
ングにより配線層に相当する形状を有する深さ０．４μ
ｍの複数の溝５３を形成する。さらに、ビアフィル３６
上に位置する溝５３にフォトエッチングによりスルーホ
ール６３を形成する。続いて、図３（ｇ）に示すよう
に、溝５３及びスルーホール６３を含むＳｉＮ膜５２上
にスパッタ蒸着により厚さ０．９μｍのＣｕ膜５５を堆
積する。
【００４０】次に、図２に示すＣＭＰ装置の基板ホルダ
２５に基板３１を逆さにして保持し、基板ホルダ２５の
支持軸２６により基板３１を１〜１０ｐｓｉの研磨圧力
でターンテーブル２２上の研磨パッド２１に接触させ
る。研磨パッド２１を１０〜３００ｍ／ｍｉｎの線速度
で動かし、ターンテーブル２２及び基板ホルダ２５を互
いに反対方向に回転させながら、スラリー２３を１００
〜５００ｃｃ／ｍｉｎの流量で供給管２４から研磨パッ
ド２１に供給し、基板３１に堆積したＣｕ膜５５を研磨
する。このとき供給するスラリーは、例えば、Ｃｕ膜研
磨用スラリーとしてＲｏｄｅｌ社製ＱＣＴＴ１０１０
（アルミナスラリー）を用いる。そして、４０〜１００
０μｍ／ｍｉｎの研磨速度でＳｉＮ膜５２の表面が露出
するまでＣｕ膜５５を研磨していく。
２５に基板３１を逆さにして保持し、基板ホルダ２５の
支持軸２６により基板３１を１〜１０ｐｓｉの研磨圧力
でターンテーブル２２上の研磨パッド２１に接触させ
る。研磨パッド２１を１０〜３００ｍ／ｍｉｎの線速度
で動かし、ターンテーブル２２及び基板ホルダ２５を互
いに反対方向に回転させながら、スラリー２３を１００
〜５００ｃｃ／ｍｉｎの流量で供給管２４から研磨パッ
ド２１に供給し、基板３１に堆積したＣｕ膜５５を研磨
する。このとき供給するスラリーは、例えば、Ｃｕ膜研
磨用スラリーとしてＲｏｄｅｌ社製ＱＣＴＴ１０１０
（アルミナスラリー）を用いる。そして、４０〜１００
０μｍ／ｍｉｎの研磨速度でＳｉＮ膜５２の表面が露出
するまでＣｕ膜５５を研磨していく。
【００４１】続いて、オーバ研磨の段階にはいり、Ｃｕ
膜５５の腐食の進行を抑制し、ＳｉＮ膜５２とＣｕ膜５
５を同時に研磨するためにスラリーと研磨速度とを変更
する。スラリーは、上記Ｃｕ膜研磨用スラリーと、Ｓｉ
Ｎ膜研磨用としてＲｏｄｅｌ社製Ｋｌｅｂｏｓｏｌ（シ
リカスラリー）を３：１の割合で混合したスラリーを用
いる。この混合スラリーのｐＨは、Ｃｕ膜５５の腐食を
抑制するために５〜１３の範囲に調整しておく。
膜５５の腐食の進行を抑制し、ＳｉＮ膜５２とＣｕ膜５
５を同時に研磨するためにスラリーと研磨速度とを変更
する。スラリーは、上記Ｃｕ膜研磨用スラリーと、Ｓｉ
Ｎ膜研磨用としてＲｏｄｅｌ社製Ｋｌｅｂｏｓｏｌ（シ
リカスラリー）を３：１の割合で混合したスラリーを用
いる。この混合スラリーのｐＨは、Ｃｕ膜５５の腐食を
抑制するために５〜１３の範囲に調整しておく。
【００４２】また、ＳｉＯ２膜５２の研磨速度は５０〜
２００μｍ／ｍｉｎで、Ｃｕ膜５５の研磨速度に対し、
０．２〜５倍の間で用いることによって、Ｃｕ膜５５の
腐食の進行を抑制し、Ｃｕ膜５５とＳｉＮ膜５２を同時
に研磨することができる。
２００μｍ／ｍｉｎで、Ｃｕ膜５５の研磨速度に対し、
０．２〜５倍の間で用いることによって、Ｃｕ膜５５の
腐食の進行を抑制し、Ｃｕ膜５５とＳｉＮ膜５２を同時
に研磨することができる。
【００４３】上記のように、Ｃｕ膜５５の研磨をＳｉＮ
膜５２の表面が露出するまで実行した後、オーバ研磨の
段階にはいり、研磨速度が０．２〜５倍の間になるよう
に調整され、さらにｐＨを５〜１３に調整した混合スラ
リーに変更するように調整されたＣＭＰを用いることに
より、Ｃｕ膜５５の腐食の進行を抑え、かつＣｕ膜５５
とＳｉＮ膜５２の同時研磨を行うことが可能となる。そ
の結果、図３（ｈ）に示すように、配線パターンの疎密
に関わらず、ＳｉＯ２膜５２表面と面一なＣｕ配線層５
６が形成される。
膜５２の表面が露出するまで実行した後、オーバ研磨の
段階にはいり、研磨速度が０．２〜５倍の間になるよう
に調整され、さらにｐＨを５〜１３に調整した混合スラ
リーに変更するように調整されたＣＭＰを用いることに
より、Ｃｕ膜５５の腐食の進行を抑え、かつＣｕ膜５５
とＳｉＮ膜５２の同時研磨を行うことが可能となる。そ
の結果、図３（ｈ）に示すように、配線パターンの疎密
に関わらず、ＳｉＯ２膜５２表面と面一なＣｕ配線層５
６が形成される。
【００４４】上記実施の形態２によれば、第１、第２の
層間絶縁膜３２、５２を有し、第１層間絶縁膜３２にそ
の表面と面一なビアフィル３６が形成され、第２の層間
絶縁膜５２にその表面と面一なＣｕ配線層５６が形成さ
れた多層配線構造を有し、かつ表面が平坦化された半導
体装置を製造することができる。
層間絶縁膜３２、５２を有し、第１層間絶縁膜３２にそ
の表面と面一なビアフィル３６が形成され、第２の層間
絶縁膜５２にその表面と面一なＣｕ配線層５６が形成さ
れた多層配線構造を有し、かつ表面が平坦化された半導
体装置を製造することができる。
【００４５】さらに、ウェハ表面の平坦性が増している
ので、ＣＭＰ後の洗浄において、ウェハ表面の段差にス
ラリーなどのパーティクルが目詰まりするということが
減少し、ＬＳＩの歩留まりと信頼性を増すことができ
る。
ので、ＣＭＰ後の洗浄において、ウェハ表面の段差にス
ラリーなどのパーティクルが目詰まりするということが
減少し、ＬＳＩの歩留まりと信頼性を増すことができ
る。
【００４６】この発明は、上記実施の形態に限定され
ず、種々の変形及び応用が可能である。例えば、スラリ
ーを変更するタイミングは、絶縁膜が露出した時点に限
定されない。例えば、その前後で一定の範囲の任意のタ
イミング、例えば、絶縁膜が露出する直前のタイミング
や、絶縁膜が完全に露出した後などの、絶縁膜が実質的
に露出する任意のタイミングでよい。
ず、種々の変形及び応用が可能である。例えば、スラリ
ーを変更するタイミングは、絶縁膜が露出した時点に限
定されない。例えば、その前後で一定の範囲の任意のタ
イミング、例えば、絶縁膜が露出する直前のタイミング
や、絶縁膜が完全に露出した後などの、絶縁膜が実質的
に露出する任意のタイミングでよい。
【００４７】上記実施の形態では、アルミナスラリーで
あるＱＣＴＴ１０１０とシリカスラリーであるＫｌｅｂ
ｏｓｏｌを用いたが、ＱＣＴＴ１０１０以外のアルミナ
スラリー、Ｋｌｅｂｏｓｏｌ以外のシリカスラリーや、
酸化マンガンスラリー、セリアスラリー、ジルコニアス
ラリーのうち少なくとも一つを含むスラリーを使用して
もよい。
あるＱＣＴＴ１０１０とシリカスラリーであるＫｌｅｂ
ｏｓｏｌを用いたが、ＱＣＴＴ１０１０以外のアルミナ
スラリー、Ｋｌｅｂｏｓｏｌ以外のシリカスラリーや、
酸化マンガンスラリー、セリアスラリー、ジルコニアス
ラリーのうち少なくとも一つを含むスラリーを使用して
もよい。
【００４８】また、バリア膜としてＴａＮを用いたが、
Ｃｕの絶縁膜への拡散を防ぎ、Ｃｕ膜と絶縁膜の密着性
を高めるものであればＴａＮ以外でもよく、その堆積方
法は特定されない。例えば、ＣＶＤ法を用いて、Ｔａ、
Ｔｉ、Ｗを含む金属で、ＴａＳｉＮ、ＴｉＮ、ＴｉＳｉ
Ｎ、ＷＮ、ＷＳｉＮをバリアメタルとして堆積してもよ
い。
Ｃｕの絶縁膜への拡散を防ぎ、Ｃｕ膜と絶縁膜の密着性
を高めるものであればＴａＮ以外でもよく、その堆積方
法は特定されない。例えば、ＣＶＤ法を用いて、Ｔａ、
Ｔｉ、Ｗを含む金属で、ＴａＳｉＮ、ＴｉＮ、ＴｉＳｉ
Ｎ、ＷＮ、ＷＳｉＮをバリアメタルとして堆積してもよ
い。
【００４９】さらに、本実施の形態では、配線材料とし
てＣｕを例にあげて説明したが、Ａｌ、Ｗ等を配線材料
として用いることも可能である。Ａｌなどを配線材料と
して用いる場合は、必ずしもバリアメタルを形成する必
要はなく、本発明は、ＳｉＯ２膜等の絶縁膜に形成され
た溝に対して埋め込まれた導電性膜をＣＭＰによりウェ
ハ表面を平坦化するような場合全てに対して適用するこ
とができるものである。
てＣｕを例にあげて説明したが、Ａｌ、Ｗ等を配線材料
として用いることも可能である。Ａｌなどを配線材料と
して用いる場合は、必ずしもバリアメタルを形成する必
要はなく、本発明は、ＳｉＯ２膜等の絶縁膜に形成され
た溝に対して埋め込まれた導電性膜をＣＭＰによりウェ
ハ表面を平坦化するような場合全てに対して適用するこ
とができるものである。
【００５０】
【発明の効果】以上説明したように、この発明によれ
ば、オーバ研磨の段階で、導電性膜の腐食が進行する前
に、絶縁膜と導電性膜とを同時に研磨し、また、過剰な
研磨を抑えることができる。
ば、オーバ研磨の段階で、導電性膜の腐食が進行する前
に、絶縁膜と導電性膜とを同時に研磨し、また、過剰な
研磨を抑えることができる。
【図１】本発明の実施形態１の製造方法により製造され
る半導体装置の工程別断面図である。
る半導体装置の工程別断面図である。
【図２】ポリシング装置の概略図である。
【図３】本発明の実施形態２の製造方法により製造され
る半導体装置の工程別断面図である。
る半導体装置の工程別断面図である。
【図４】従来の半導体装置の製造工程を示す図である。
１１、３１ 半導体基板 １２、３２ ＳｉＯ２膜 １３、５３ 配線溝 １４、３４ ＴａＮ膜 １５、３５ Ｃｕ膜 １６、５６ Ｃｕ配線層 ２１ 研磨パッド ２２ ターンテーブル ２３ スラリー ２４ 供給管 ２５ 基板ホルダ ２６ 支持軸 ２７ 基板 ２８ スラリー貯蔵部 ２９ 制御部 ３３ ビアホール ３６ ビアフィル ５２ ＳｉＮ膜 ６３ スルーホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｂ２４Ｂ 37/00 Ｂ２４Ｂ 37/00 Ｈ Ｈ０１Ｌ 21/28 ３０１ Ｈ０１Ｌ 21/28 ３０１Ｒ ３０１Ｚ 21/3205 21/88 Ｋ Ｍ Ｆターム(参考） 3C058 AA07 BA02 BA04 CB01 CB10 DA02 DA12 DA17 4M104 AA01 BB04 BB30 BB32 BB33 BB36 CC01 DD75 FF18 FF22 HH12 HH16 5F033 HH08 HH11 HH19 HH27 HH28 HH32 HH33 HH34 JJ08 JJ11 JJ19 JJ27 JJ28 JJ32 JJ33 JJ34 KK01 MM01 MM12 MM13 NN06 NN07 PP15 QQ09 QQ11 QQ48 QQ50 RR04 RR06 SS11 TT02 WW00 XX01 XX10
Claims (11)
- 【請求項１】半導体基板上に絶縁膜を堆積する工程と、 前記絶縁膜にくぼみ部を形成する工程と、 前記くぼみ内を含む前記絶縁膜上に導電性膜を堆積する
工程と、 前記絶縁膜の研磨速度が前記導電性膜の研磨速度の０．
２乃至５倍となるように、前記絶縁膜と導電性膜とが形
成された半導体基板の表面を研磨する研磨工程と、 より構成される半導体装置の製造方法。 - 【請求項２】前記導電性膜は、異なる種類の導電体の積
層膜からなり、前記絶縁膜の研磨速度が各々の導電体の
膜の研磨速度の０．２乃至５倍となるような速度でウエ
ハ表面を研磨することを特徴とする請求項１に記載の半
導体装置の製造方法。 - 【請求項３】前記導電性膜は、銅（Ｃｕ）を主元素とす
る膜と銅のバリア膜との積層膜から成ることを特徴とす
る請求項１又は２に記載の半導体装置の製造方法。 - 【請求項４】前記バリア膜は、タンタル（Ｔａ）、チタ
ン（Ｔｉ）、タングステン（Ｗ）を含む金属であること
を特徴とする請求項３に記載の半導体装置の製造方法。 - 【請求項５】前記研磨工程は、研磨砥粒としてシリカ
（ＳｉＯ２）、アルミナ（Ａｌ２Ｏ２）、セリア（Ｃｅ
Ｏ２）、酸化マンガン（ＭｎＯ２、Ｍｎ２Ｏ３）ジルコ
ニア（ＺｒＯ２）のうち少なくとも一つを含むスラリー
を用いてウエハ表面を研磨することを特徴とする請求項
１乃至４のいずれか１項に記載の半導体装置の製造方
法。 - 【請求項６】前記研磨工程は、ｐＨが５以上１３以下で
あるスラリーを用いてウエハ表面を研磨することを特徴
とする請求項１乃至５のいずれか１項に記載の半導体装
置の製造方法。 - 【請求項７】前記くぼみは、溝又はビアホールから構成
されることを特徴とする請求項１乃至６のいずれか１項
に記載の半導体装置の製造方法。 - 【請求項８】前記くぼみは、ピッチにばらつきのある配
線パターン又はビアホールを形成していることを特徴と
する請求項１乃至７のいずれか１項に記載の半導体装置
の製造方法。 - 【請求項９】導電性膜を所定の条件で研磨し、前記絶縁
膜が露出した後、絶縁膜の研磨速度が導電性膜の研磨速
度の０．２乃至５倍となるような研磨条件に切り替える
ことを特徴とする請求項１乃至８のいずれか１項に記載
の半導体装置の製造方法。 - 【請求項１０】前記研磨工程は、導電性膜を所定のスラ
リーを用いて化学機械研磨し、前記絶縁膜が露出した
後、ｐＨが５〜１３のスラリーに切り替えて化学機械研
磨することを特徴とする請求項１乃至９のいずれか１項
に記載の半導体装置の製造方法。 - 【請求項１１】異なるピッチで形成されたくぼみ部が形
成された絶縁膜と、前記くぼみ内を含む前記絶縁膜上に
堆積された導電性膜とを備える半導体基板の表面を研磨
するための、化学機械研磨装置であって、 異なるピッチで形成されたくぼみ部が形成された絶縁膜
と、前記くぼみ内を含む前記絶縁膜上に堆積された導電
性膜とを備える半導体基板を保持する保持手段と、 前記保持手段に保持された研磨対象ウエハの表面にスラ
リーを供給して、導電性膜を所定の条件で研磨し、続い
て、スラリーをｐＨが５乃至１３のものに切り替えると
共に絶縁膜の研磨速度が導電性膜の研磨速度の０．２乃
至５倍となる研磨条件で、前記絶縁膜と導電性膜とを研
磨する研磨手段と、 を備えることを特徴とする化学機械研磨装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21078299A JP2001044156A (ja) | 1999-07-26 | 1999-07-26 | 半導体装置の製造方法及び化学研磨装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21078299A JP2001044156A (ja) | 1999-07-26 | 1999-07-26 | 半導体装置の製造方法及び化学研磨装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001044156A true JP2001044156A (ja) | 2001-02-16 |
Family
ID=16595055
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21078299A Pending JP2001044156A (ja) | 1999-07-26 | 1999-07-26 | 半導体装置の製造方法及び化学研磨装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001044156A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003077920A (ja) * | 2001-09-04 | 2003-03-14 | Nec Corp | 金属配線の形成方法 |
| KR100390838B1 (ko) * | 2001-06-28 | 2003-07-12 | 주식회사 하이닉스반도체 | 반도체 소자의 랜딩 플러그 콘택 형성방법 |
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