KR20000040764A - 반도체 장치의 다층 게이트 전극 제조 방법 - Google Patents

반도체 장치의 다층 게이트 전극 제조 방법 Download PDF

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Abstract

반도체 장치의 다층 게이트 전극 제조 방법이 개시되어 있다. 반도체 기판의 상부에 필드 산화막을 형성하여 기판을 활성 영역과 비활성 영역으로 구분한다. 기판의 상부에 게이트 절연층, 폴리실리콘층 및 제1 절연층을 순차적으로 형성한다. 화학 물리적 연마(chemical mechanical polishing; CMP) 공정으로 제1 절연층을 식각하여 활성 영역에만 제1 절연층을 남긴다. 결과물의 상부에 금속 실리사이드층을 형성한다. 금속 실리사이드층, 제1 절연층 및 폴리실리콘층을 순차적으로 이방성 식각하여 다층 게이트 전극을 형성한다. 활성 영역의 폴리실리콘층과 금속 실리사이드층 사이에 절연층을 형성함으로써 후속 열처리 공정시 금속 실리사이드층과 폴리실리콘층 간의 반응을 억제하여 폴리실리콘층 내에 보이드가 생성되는 것을 방지할 수 있다.

Description

반도체 장치의 다층 게이트 전극 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 모스(metal oxide semiconductor; MOS) 트랜지스터에 있어서 폴리실리콘과 금속 실리사이드를 포함하는 다층 게이트 전극의 제조 방법에 관한 것이다.
반도체 장치가 고집적화, 고성능화 및 저전압화됨에 따라, 칩 상에 형성되는 패턴의 크기가 작아질 뿐만 아니라 패턴들 간의 간격도 점점 좁아지고 있다. 과거에는 폴리실리콘이 게이트 전극 및 배선 재료로 매우 유용한 물질이었으나, 패턴들이 점점 작아짐에 따라 폴리실리콘의 비저항이 너무 커서 RC 시간 지연 및 IR 전압 강하 등이 증가하였다. 이에 따라, 폴리실리콘과 유사한 특성을 가지면서 그보다 수∼수십배 낮은 비저항을 갖는 폴리사이드(polycide), 즉 폴리실리콘과 고융점 금속 실리사이드(refractory metal silicide)의 복합층이 VLSI 제조 공정에 적당한 것으로 밝혀졌다.
텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 및 탄탈륨(Ta)과 같은 고융점 금속의 실리사이드는 VLSI 집적 회로의 제조에서 사용되는 저저항 배선 물질로 적당하다. 실리사이드는 고농도로 도핑된(doped) 폴리실리콘과 결합하여 폴리사이드 구조의 게이트 전극을 형성한다. 고융점 금속 실리사이드를 증착하는 바람직한 방법은 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 방법이다. 특히, 텅스텐 실리사이드는 폴리실리콘과 결합하여 사용하는데 있어서 셀프-패시베이션(self-passivation), 습식 화학제(wet chemical)에 대한 안정성(stability), 표면 거칠기(surface roughness), 접착성(adhesion), 산화성(oxidation) 및 재현성(reproducibility) 등의 특성이 우수한 것으로 알려져 있다.
도 1 및 도 2는 폴리실리콘과 텅스텐 실리사이드로 이루어진 종래의 폴리사이드 게이트 전극의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 필드 산화막(12)에 의해 활성 영역과 비활성 영역(즉, 필드 산화막이 형성된 영역)이 구분되어진 반도체 기판(10)의 상부에 열산화 공정을 실시하여 게이트 산화막(13)을 형성한 후, 그 상부에 도핑된 폴리실리콘층(14)을 저압 화학 기상 증착(LPCVD) 방법으로 형성한다. 이어서, WF6를 소오스 가스로 사용하는 저압 화학 기상 증착 방법에 의해 텅스텐 실리사이드층(15)을 폴리실리콘층(14)의 상부에 형성한다.
도 2를 참조하면, 사진 및 식각 공정에 의해 텅스텐 실리사이드층(15) 및 폴리실리콘층(14)을 식각하여 폴리사이드 게이트 전극을 형성한다.
상술한 종래 방법에 의하면, 저압 화학 기상 증착 방법으로 텅스텐 실리사이드층을 형성할 때 소오스 가스로 사용하는 WF6에서 불소(F) 이온이 완전히 휘발되지 않고 게이트 산화막 내로 확산되어 게이트 산화막의 특성을 저하시키는 문제가 발생한다. 또한, 텅스텐 실리사이드층 내에서의 텅스텐과 실리콘의 조성비, 텅스텐 실리사이드층과 폴리실리콘층 간의 계면 상태, 폴리실리콘층의 불순물 농도, 그리고 폴리실리콘층의 그레인(grain) 크기 등 많은 요인에 의해, 게이트 전극의 패터닝 후 진행하는 후속 열처리 공정에서 폴리실리콘층 내의 실리콘(Si)이 텅스텐 실리사이드층으로 확산되어 폴리실리콘층 내에 보이드(void)가 생성되는 문제가 있다. 이러한 보이드가 심할 경우 게이트 산화막의 불량(fail)이 발생하여 트랜지스터의 전기적 특성을 열화시키게 된다.
이에 따라, 폴리실리콘층과 금속 실리사이드층의 사이에 티타늄 나이트라이드(TiN)나 텅스텐 나이트라이드(WN)의 금속성 물질(metallic material)로 이루어진 확산 방지층(diffusion barrier layer)을 형성하는 방법들이 제안되었다. 상기 방법들은 미합중국 특허공보 제5,164,333호, 대한민국 특허출원 제95-31020호, 그리고 케이 카사이(K.Kasai) 등에 의한 테크티컬 다이제스트 IEDM'94, pp 497∼500, W/WNx/Poly-Si Gate Technology for Future High Speed Deep Submicron CMOS LSIs에 개시되어 있다.
티타늄 나이트라이드나 텅스텐 나이트라이드로 이루어진 확산 방지층은 스퍼터링 방법에 의해 증착하며, 금속 실리사이드층, 예컨대 텅스텐 실리사이드층을 형성할 때 소오스 가스로 사용하는 WF6에서 불소(F) 이온이 게이트 산화막 내로 확산되는 것을 효과적으로 방지한다.
그러나, 티타늄 나이트라이드나 텅스텐 나이트라이드와 같은 확산 방지층은 금속 실리사이드와 동일한 특성을 갖는 금속성 물질로 형성되므로 금속 실리사이드층과 폴리실리콘층 간의 반응을 억제하지 못한다.
따라서, 본 발명의 목적은 폴리실리콘과 금속 실리사이드를 포함하는 다층 게이트 전극의 패터닝 후 실시하는 후속 열처리 공정시 폴리실리콘층 내에 보이드가 생성되는 것을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
도 1 및 도 2는 종래 방법에 의한 반도체 장치의 다층 게이트 전극 제조 방법을 설명하기 위한 단면도들.
도 3 내지 도 5는 본 발명에 의한 반도체 장치의 다층 게이트 전극 제조 방법을 설명하기 위한 단면도들.
도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 102 : 필드 산화막
104 : 게이트 절연층 106 : 폴리실리콘층
108 : 제1 절연층 110 : 금속 실리사이드층
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 필드 산화막을 형성하여 상기 반도체 기판을 활성 영역과 비활성 영역으로 구분하는 단계; 상기 반도체 기판의 상부에 게이트 절연층, 폴리실리콘층 및 제1 절연층을 순차적으로 형성하는 단계; 화학 물리적 연마(chemical mechanical polishing; CMP) 공정으로 상기 제1 절연층을 식각하여 상기 활성 영역에만 상기 제1 절연층을 남기는 단계; 상기 결과물의 상부에 금속 실리사이드층을 형성하는 단계; 및 상기 금속 실리사이드층, 제1 절연층 및 폴리실리콘층을 순차적으로 이방성 식각하여 다층 게이트 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 제1 절연층은 산화물 또는 질화물로 형성한다.
바람직하게는, 제1 절연층은 1000∼10000Å의 두께로 형성한다.
바람직하게는, 금속 실리사이드층을 형성하는 단계 후, 금속 실리사이드층의 상부에 제2 절연층을 형성하는 단계를 더 구비한다.
상술한 바와 같이 본 발명에 의하면, 폴리실리콘층에 생성되는 보이드에 의한 게이트 절연층의 불량이 문제시되는 활성 영역의 게이트에만 폴리실리콘층과 금속 실리사이드층 사이에 절연층을 형성함으로써 후속 열처리 공정시 금속 실리사이드층과 폴리실리콘층 간의 반응을 억제하여 폴리실리콘층 내에 보이드가 생성되는 것을 방지할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
도 3 내지 도 5는 본 발명에 의한 반도체 장치의 다층 게이트 전극의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 폴리실리콘층(106) 및 제1 절연층(108)을 형성하는 단계를 도시한다. 통상의 소자분리 공정에 의해 반도체 기판(100)의 상부에 필드 산화막(102)을 형성함으로써, 반도체 기판(100)을 활성 영역과 비활성 영역으로 구분한다. 열산화 공정을 통해 반도체 기판(100)의 상부에 게이트 절연층(104)을 형성한 후, 게이트 절연층(104)의 상부에 도핑된 폴리실리콘층(106)을 저압 화학 기상 증착(LPCVD) 방법에 의해 500∼2000Å의 두께로 형성한다.
이어서, 폴리실리콘층(106)의 상부에 산화물 또는 질화물을 저압 화학 기상 증착 방법에 의해 1000∼10000Å의 두께, 바람직하게는 2000Å의 두께로 증착하여 제1 절연층(108)을 형성한다.
도 4는 제1 절연층(108)을 화학 물리적 연마(CMP) 공정으로 연마해냄으로써 활성 영역의 폴리실리콘층(106) 위에만 제1 절연층(108)을 남기는 단계를 도시한다. 이때, 제1 절연층(108)은 활성 영역의 폴리실리콘층(106) 상에 일정 두께 이상으로 잔류하게 되므로 후속하는 금속 실리사이드층의 형성시 불소(F) 이온이 게이트 절연층(104)으로 확산되는 것을 방지할 수 있다.
도 5는 다층 게이트 전극을 형성하는 단계를 도시한다. 상술한 바와 같이 활성 영역에만 제1 절연층(108)이 잔류하고 있는 결과물의 상부에 금속 실리사이드층(110)을 저압 화학 기상 증착 방법에 의해 500∼2000Å의 두께로 형성한다. 금속 실리사이드층(110)은 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 및 탄탈륨(Ta)과 같은 고융점 금속의 실리사이드로 형성하며, 바람직하게는 텅스텐 실리사이드로 형성한다.
이어서, 사진 및 식각 공정을 통해 금속 실리사이드층(110), 제1 절연층(108) 및 폴리실리콘층(106)을 식각한다. 그 결과, 활성 영역의 상부에는 폴리실리콘층(106), 제1 절연층(108) 및 금속 실리사이드층(110)이 적층된 게이트가 형성되고, 비활성 영역의 상부에는 폴리실리콘층(106) 및 금속 실리사이드층(110)이 적층된 게이트(D)가 형성된다.
여기서, 게이트 패터닝을 위한 식각 공정을 수행하기 전에 금속 실리사이드층(110)의 상부에 제2 절연층을 형성할 수도 있다. 이때 제2 절연층은 게이트 패터닝을 위한 식각 공정시 금속 실리사이드층(110)이 리프팅(lifting)되는 것을 방지하는 역할을 한다.
상술한 바와 같이 본 발명에 의하면, 폴리실리콘층에 생성되는 보이드에 의한 게이트 절연층의 불량이 문제시되는 활성 영역의 게이트에만 폴리실리콘층과 금속 실리사이드층 사이에 절연층을 형성함으로써 후속 열처리 공정시 금속 실리사이드층과 폴리실리콘층 간의 반응을 억제하여 폴리실리콘층 내에 보이드가 생성되는 것을 방지할 수 있다. 또한, 활성 영역의 폴리실리콘층 상에 절연층이 일정 두께 이상으로 존재하므로 후속 공정에서 금속 실리사이드층을 형성할 때 불소(F) 이온이 게이트 절연층으로 확산되는 것을 방지할 수 있다.
또한, 활성 영역에서는 폴리실리콘층과 금속 실리사이드층 사이에 절연층이 존재하지만 비활성 영역에서는 폴리실리콘층과 금속 실리사이드층이 직접 접촉하고 있으므로 RC 지연과 같은 문제가 발생하지 않는다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (1)

  1. 반도체 기판의 상부에 필드 산화막을 형성하여 상기 반도체 기판을 활성 영역과 비활성 영역으로 구분하는 단계;
    상기 반도체 기판의 상부에 게이트 절연층, 폴리실리콘층 및 제1 절연층을 순차적으로 형성하는 단계;
    화학 물리적 연마(CMP) 공정으로 상기 제1 절연층을 식각하여 상기 활성 영역에만 상기 제1 절연층을 남기는 단계;
    상기 결과물의 상부에 금속 실리사이드층을 형성하는 단계; 및
    상기 금속 실리사이드층, 제1 절연층 및 폴리실리콘층을 순차적으로 이방성 식각하여 다층 게이트 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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