JPH10303144A - 半導体装置のシリサイド層形成方法 - Google Patents
半導体装置のシリサイド層形成方法Info
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- JPH10303144A JPH10303144A JP10052539A JP5253998A JPH10303144A JP H10303144 A JPH10303144 A JP H10303144A JP 10052539 A JP10052539 A JP 10052539A JP 5253998 A JP5253998 A JP 5253998A JP H10303144 A JPH10303144 A JP H10303144A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Abstract
(57)【要約】
【課題】 後続熱処理工程でシリサイド層がリフティン
グする現象を防止し得る半導体装置のシリサイド層形成
方法を提供する。 【解決手段】 導電層４８が形成された半導体基板４０
上にシリコン含有量が相異なるリフティング防止用付着
層５０とシリサイド層５２，５４を順次に形成し、シリ
サイド層５２，５４のコンタクト状態が改善され、導電
層４８とコンタクトする部分の面抵抗の均一度が改善す
るとともに、シリサイド層５２，５４のストレスも減少
され、リフティングの発生有無を確認するため、所要す
る時間を減らすこともできる。
グする現象を防止し得る半導体装置のシリサイド層形成
方法を提供する。 【解決手段】 導電層４８が形成された半導体基板４０
上にシリコン含有量が相異なるリフティング防止用付着
層５０とシリサイド層５２，５４を順次に形成し、シリ
サイド層５２，５４のコンタクト状態が改善され、導電
層４８とコンタクトする部分の面抵抗の均一度が改善す
るとともに、シリサイド層５２，５４のストレスも減少
され、リフティングの発生有無を確認するため、所要す
る時間を減らすこともできる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特にシリサイド層形成方法に関する。
法に係り、特にシリサイド層形成方法に関する。
【０００２】
【従来の技術】半導体装置でワードラインでもビットラ
インまたは導電性プラグのような導電性配線の電気的抵
抗は各部分を構成する物質と各部分の断面積または長さ
によって変わる。
インまたは導電性プラグのような導電性配線の電気的抵
抗は各部分を構成する物質と各部分の断面積または長さ
によって変わる。
【０００３】一方、半導体装置の高集積化に伴って半導
体装置を構成する導電性配線の断面積や基板と接触する
面積が小さくなる。その結果、導電性配線の抵抗は増加
する。これに伴って信号伝達が遅延され、半導体装置の
動作速度が遅くなる。このように半導体装置の高集積化
にともなう信号伝達の遅延を防止するため、各導電性配
線の断面積や基板との接触面積を広げることが望まし
い。しかし、このような方法は半導体装置の高集積化に
より制限を受けるので、他の方法で導電性配線の抵抗で
も基板との接触抵抗を下げなければならない。このよう
な必要性に応じて、導電性配線または基板との接触手段
としてシリサイド層、例えば、タングステンシリサイド
層が使われている。
体装置を構成する導電性配線の断面積や基板と接触する
面積が小さくなる。その結果、導電性配線の抵抗は増加
する。これに伴って信号伝達が遅延され、半導体装置の
動作速度が遅くなる。このように半導体装置の高集積化
にともなう信号伝達の遅延を防止するため、各導電性配
線の断面積や基板との接触面積を広げることが望まし
い。しかし、このような方法は半導体装置の高集積化に
より制限を受けるので、他の方法で導電性配線の抵抗で
も基板との接触抵抗を下げなければならない。このよう
な必要性に応じて、導電性配線または基板との接触手段
としてシリサイド層、例えば、タングステンシリサイド
層が使われている。
【０００４】タングステンシリサイドは４０μΩ・ｃｍ
〜６０μΩ・ｃｍ程度の比抵抗値を有する物質として、
ゲートラインやビットラインまたは半導体素子を相互連
結させる配線として広く使われている。従来技術による
シリサイド層形成方法の問題点を図1、図2を参照して詳
細に説明する。
〜６０μΩ・ｃｍ程度の比抵抗値を有する物質として、
ゲートラインやビットラインまたは半導体素子を相互連
結させる配線として広く使われている。従来技術による
シリサイド層形成方法の問題点を図1、図2を参照して詳
細に説明する。
【０００５】図１を参照すれば、半導体基板１０にコン
タクト領域１２を限定する。通常、コンタクト領域１２
とコンタクト領域１２上に形成される物質層間のポテン
シャル障壁を下げるため、コンタクト領域１２には、導
電性不純物をイオン注入する。 図面に示してないが、
コンタクト領域１２の形成前に半導体基板１０上にトラ
ンジスターのような、半導体装置の基本的な素子が形成
される。続いて半導体基板１０の全面に第１絶縁膜１４
が形成される。第１絶縁膜１４は、層間絶縁膜として使
われる。
タクト領域１２を限定する。通常、コンタクト領域１２
とコンタクト領域１２上に形成される物質層間のポテン
シャル障壁を下げるため、コンタクト領域１２には、導
電性不純物をイオン注入する。 図面に示してないが、
コンタクト領域１２の形成前に半導体基板１０上にトラ
ンジスターのような、半導体装置の基本的な素子が形成
される。続いて半導体基板１０の全面に第１絶縁膜１４
が形成される。第１絶縁膜１４は、層間絶縁膜として使
われる。
【０００６】そして、第１絶縁膜１４にコンタクト領域
１２を露出させるコンタクトホール１６が形成される。
以後、洗浄工程を通じてコンタクトホール１６の形成工
程で発生したかすを除去する。引続き、第１絶縁膜１４
の全面とコンタクト領域１２の露出された全面に導電層
１８が形成される。通常、導電層１８は、不純物をドー
ピングしたポリシリコン層である。そして、導電層１８
の全面にタングステンシリサイド層２０が形成される。
導電層１８とタングステンシリサイド層２０は、ゲート
やビットラインまたは相互連結配線として使われる。次
の工程で、図２に示したようにタングステンシリサイド
層２０の全面に第２絶縁膜22が形成される。 以後、結
果物の熱的安全性のために結果物が所定の温度範囲でア
ニーリングされる。
１２を露出させるコンタクトホール１６が形成される。
以後、洗浄工程を通じてコンタクトホール１６の形成工
程で発生したかすを除去する。引続き、第１絶縁膜１４
の全面とコンタクト領域１２の露出された全面に導電層
１８が形成される。通常、導電層１８は、不純物をドー
ピングしたポリシリコン層である。そして、導電層１８
の全面にタングステンシリサイド層２０が形成される。
導電層１８とタングステンシリサイド層２０は、ゲート
やビットラインまたは相互連結配線として使われる。次
の工程で、図２に示したようにタングステンシリサイド
層２０の全面に第２絶縁膜22が形成される。 以後、結
果物の熱的安全性のために結果物が所定の温度範囲でア
ニーリングされる。
【０００７】ところが、タングステンシリサイド層２０
の熱膨脹係数は、導電層１８に使用する不純物をドーピ
ングしたポリシリコン層の熱膨張係数より大きい。した
がってアニーリングが進行するによって、タングステン
シリサイド層２０の膨張力は、導電層１８の膨張力より
大きくなる。その結果、タングステンシリサイド層２０
は、激しいストレスを受けることになって、導電層１８
とタングステンシリサイド層２０の界面で、リフティン
グする部分２６が現れる。
の熱膨脹係数は、導電層１８に使用する不純物をドーピ
ングしたポリシリコン層の熱膨張係数より大きい。した
がってアニーリングが進行するによって、タングステン
シリサイド層２０の膨張力は、導電層１８の膨張力より
大きくなる。その結果、タングステンシリサイド層２０
は、激しいストレスを受けることになって、導電層１８
とタングステンシリサイド層２０の界面で、リフティン
グする部分２６が現れる。
【０００８】このような、リフティングする部分が発生
することを防止するため、洗浄工程後ウェーハの充分な
乾燥のための乾燥工程と10時間以上の残留ガス排出のた
めのポンピング工程が必要である。なお、充分な乾燥と
ポンピングを施した後にも、サンプル用ウェーハを利用
してリフティングの発生有無を確認しなければならな
く、ウェーハの損失が発生する。このように、従来のシ
リサイド層形成方法は、乾燥後長時間のポンピング工程
とモニターリング工程を経るため、半導体装置の生産性
が低下する問題点がある。
することを防止するため、洗浄工程後ウェーハの充分な
乾燥のための乾燥工程と10時間以上の残留ガス排出のた
めのポンピング工程が必要である。なお、充分な乾燥と
ポンピングを施した後にも、サンプル用ウェーハを利用
してリフティングの発生有無を確認しなければならな
く、ウェーハの損失が発生する。このように、従来のシ
リサイド層形成方法は、乾燥後長時間のポンピング工程
とモニターリング工程を経るため、半導体装置の生産性
が低下する問題点がある。
【０００９】
【発明が解決しようとする課題】本発明の技術的課題は
前述した従来技術が持つ問題点を解消するため、シリコ
ン含有量が相異なる２重のシリサイド層を形成し、後続
熱処理工程でシリサイド層がリフティングする現象を防
止し得る半導体装置のシリサイド層形成方法を提供す
る。
前述した従来技術が持つ問題点を解消するため、シリコ
ン含有量が相異なる２重のシリサイド層を形成し、後続
熱処理工程でシリサイド層がリフティングする現象を防
止し得る半導体装置のシリサイド層形成方法を提供す
る。
【００１０】
【課題を解決するための手段】前記技術的課題を達成す
るため、本発明による半導体装置のシリサイド層形成方
法は次の順序で進行する。 （ａ）半導体基板上に導電層を形成する。（ｂ）前記導
電層上にシリサイドでなるリフティング防止用付着層を
形成する。（ｃ）前記付着層上に前記付着層よりシリコ
ン含有量が低いシリサイド層を形成する。
るため、本発明による半導体装置のシリサイド層形成方
法は次の順序で進行する。 （ａ）半導体基板上に導電層を形成する。（ｂ）前記導
電層上にシリサイドでなるリフティング防止用付着層を
形成する。（ｃ）前記付着層上に前記付着層よりシリコ
ン含有量が低いシリサイド層を形成する。
【００１１】ここで、前記付着層はタングステンシリサ
イド層で形成し、前記シリサイド層は前記付着層よりシ
リコン含有量が低いタングステンシリサイド層で形成す
る。前記付着層とシリサイド層はインサイチユ(in-sit
u)方式で形成し得る。前記付着層はシランガスとWF6ガ
スが４００：１以下の比率に混合されたソースガスを使
用して形成する。
イド層で形成し、前記シリサイド層は前記付着層よりシ
リコン含有量が低いタングステンシリサイド層で形成す
る。前記付着層とシリサイド層はインサイチユ(in-sit
u)方式で形成し得る。前記付着層はシランガスとWF6ガ
スが４００：１以下の比率に混合されたソースガスを使
用して形成する。
【００１２】本発明により形成されたシリサイド層はリ
フティング防止用付着層として使用されるシリコンリー
チタングステンシリサイド層などと、これよりシリコン
含有量が低いシリサイド層で形成され、導電層とシリサ
イド層間のリフティングが発生しない。
フティング防止用付着層として使用されるシリコンリー
チタングステンシリサイド層などと、これよりシリコン
含有量が低いシリサイド層で形成され、導電層とシリサ
イド層間のリフティングが発生しない。
【００１３】したがって、コンタクト領域で前記導電層
とシリサイド層間の接触状態が改善され、その結果コン
タクト領域の面抵抗の均一度が改善する。また、リフテ
ィングが発生しないため、前述したポンピング時間を短
縮も、ポンピング工程の省略もできるし、リフティング
発生有無を確認する段階も省略され、半導体装置の生産
性を上げられる。それのみならず、リフティング発生有
無を確認するためのサンプリングウェーハが不必要にな
り、ウェーハ損失を減らすこともできる。したがって、
半導体装置の製造設備稼動率を向上させ、生産性を増加
させると共に収率を上げられ、生産費用を下げる長所が
ある。
とシリサイド層間の接触状態が改善され、その結果コン
タクト領域の面抵抗の均一度が改善する。また、リフテ
ィングが発生しないため、前述したポンピング時間を短
縮も、ポンピング工程の省略もできるし、リフティング
発生有無を確認する段階も省略され、半導体装置の生産
性を上げられる。それのみならず、リフティング発生有
無を確認するためのサンプリングウェーハが不必要にな
り、ウェーハ損失を減らすこともできる。したがって、
半導体装置の製造設備稼動率を向上させ、生産性を増加
させると共に収率を上げられ、生産費用を下げる長所が
ある。
【００１４】
【発明の実施の形態】以下、添付した図面を参照して本
発明の一実施の形態を詳細に説明する。まず、図３を参
照すれば、半導体基板４０の所定の領域を限定し、そこ
に導電性不純物をイオン注入してコンタクト領域４２を
形成する。前記コンタクト領域４２は、この領域に形成
される物質層と前記半導体基板４０間のポテンシャル障
壁を下げる役割をする。
発明の一実施の形態を詳細に説明する。まず、図３を参
照すれば、半導体基板４０の所定の領域を限定し、そこ
に導電性不純物をイオン注入してコンタクト領域４２を
形成する。前記コンタクト領域４２は、この領域に形成
される物質層と前記半導体基板４０間のポテンシャル障
壁を下げる役割をする。
【００１５】引続き、前記コンタクト領域４２が形成さ
れた半導体基板４０の全面に、第１絶縁膜４４を形成す
る。前記第１絶縁膜４４は、層間絶縁膜として使用す
る。前記第１絶縁膜４４上に感光膜を塗布し、パターニ
ングして前記第１絶縁膜４４の一部界面を露出させる感
光膜パターン（図示せず）を形成する。前記感光膜パタ
ーンは、前記第１絶縁膜４４の露出された部分が前記コ
ンタクト領域４２に対応する領域になるよう形成する。
続いて、前記感光膜パターンを蝕刻マスクとして前記第
１絶縁膜４４の露出された部分を前記コンタクト領域４
２の界面が露出される時まで異方性蝕刻を施す。そし
て、前記感光膜パターンを除去する。
れた半導体基板４０の全面に、第１絶縁膜４４を形成す
る。前記第１絶縁膜４４は、層間絶縁膜として使用す
る。前記第１絶縁膜４４上に感光膜を塗布し、パターニ
ングして前記第１絶縁膜４４の一部界面を露出させる感
光膜パターン（図示せず）を形成する。前記感光膜パタ
ーンは、前記第１絶縁膜４４の露出された部分が前記コ
ンタクト領域４２に対応する領域になるよう形成する。
続いて、前記感光膜パターンを蝕刻マスクとして前記第
１絶縁膜４４の露出された部分を前記コンタクト領域４
２の界面が露出される時まで異方性蝕刻を施す。そし
て、前記感光膜パターンを除去する。
【００１６】前記異方性蝕刻の結果、前記第１絶縁膜４
４に前記コンタクト領域４２の界面が露出するコンタク
トホール４６が形成される。前記コンタクト領域４２の
露出された全面と前記第１絶縁膜４４の全面に導電層４
８を形成する。前記導電層４８は、ドーピングしたポリ
シリコン層で形成することが望ましいが、他の導電性物
質層で形成することもできる。このような導電性物質層
は後続工程で形成されるシリサイド層と、熱膨張係数が
類似で、前記コンタクト領域４２とポテンシャル障壁が
ほとんどない物質層であることが望ましい。
４に前記コンタクト領域４２の界面が露出するコンタク
トホール４６が形成される。前記コンタクト領域４２の
露出された全面と前記第１絶縁膜４４の全面に導電層４
８を形成する。前記導電層４８は、ドーピングしたポリ
シリコン層で形成することが望ましいが、他の導電性物
質層で形成することもできる。このような導電性物質層
は後続工程で形成されるシリサイド層と、熱膨張係数が
類似で、前記コンタクト領域４２とポテンシャル障壁が
ほとんどない物質層であることが望ましい。
【００１７】引続き、前記導電層４８の全面にリフティ
ング防止用付着層５０を形成する。前記付着層５０は、
タングステンシリサイド層で２００オングストローム〜
３００オングストローム程度の厚さに形成することが望
ましい。前記付着層５０は、前記導電層４８と後続工程
で形成されるシリサイド層５２間の附着力を上げ、前記
シリサイド層５２のストレスを減らす役割をする。前記
付着層５０は、後続工程で形成されるシリサイド層５２
の比抵抗に影響を与えないように形成することが望まし
い。前記付着層５０は、通常のタングステンシリサイド
層に比べてシリコン含有量がはるかに多いタングステン
シリサイド層で形成することが望ましい。
ング防止用付着層５０を形成する。前記付着層５０は、
タングステンシリサイド層で２００オングストローム〜
３００オングストローム程度の厚さに形成することが望
ましい。前記付着層５０は、前記導電層４８と後続工程
で形成されるシリサイド層５２間の附着力を上げ、前記
シリサイド層５２のストレスを減らす役割をする。前記
付着層５０は、後続工程で形成されるシリサイド層５２
の比抵抗に影響を与えないように形成することが望まし
い。前記付着層５０は、通常のタングステンシリサイド
層に比べてシリコン含有量がはるかに多いタングステン
シリサイド層で形成することが望ましい。
【００１８】前記付着層５０に通常のシリサイド層より
多いシリコンを含有させるため、前記付着層５０の形成
に使われるソースガスの混合比率を調節する必要があ
る。前記付着層５０は、シラン（ＳｉＨ4）ガスとＷＦ6
ガスをソースガスで使用して形成する。この時、前記シ
ランガスとＷＦ6ガスの混合比率は、２００：１以下、
望ましくは、４００：１以下に維持する。
多いシリコンを含有させるため、前記付着層５０の形成
に使われるソースガスの混合比率を調節する必要があ
る。前記付着層５０は、シラン（ＳｉＨ4）ガスとＷＦ6
ガスをソースガスで使用して形成する。この時、前記シ
ランガスとＷＦ6ガスの混合比率は、２００：１以下、
望ましくは、４００：１以下に維持する。
【００１９】引続き、前記付着層５０の全面にシリサイ
ド層５２を形成する。このとき、前記付着層５０とシリ
サイド層５２は、インサイチュ方式で形成する。前記シ
リサイド層５２は、前記付着層５０に比べてシリコン含
有量が低いタングステンシリサイド層で形成する。そし
て、前記シリサイド層５２の全面に第２絶縁膜５６を形
成する。以後、その結果物をアニーリングすれば、図４
に示したように、前記付着層５０と前記シリサイド層５
２との区分が消えて、前記第２絶縁膜５６と導電層４８
間にシリサイド層５４が形成される。図４で前記シリサ
イド層５４はビットライン、ワードライン及び相互連結
ラインで使われることができる。
ド層５２を形成する。このとき、前記付着層５０とシリ
サイド層５２は、インサイチュ方式で形成する。前記シ
リサイド層５２は、前記付着層５０に比べてシリコン含
有量が低いタングステンシリサイド層で形成する。そし
て、前記シリサイド層５２の全面に第２絶縁膜５６を形
成する。以後、その結果物をアニーリングすれば、図４
に示したように、前記付着層５０と前記シリサイド層５
２との区分が消えて、前記第２絶縁膜５６と導電層４８
間にシリサイド層５４が形成される。図４で前記シリサ
イド層５４はビットライン、ワードライン及び相互連結
ラインで使われることができる。
【００２０】次には、前記本発明の実施の形態による半
導体装置のシリサイド層形成方法によって具現した実験
例を表１を参照して詳細に説明する。
導体装置のシリサイド層形成方法によって具現した実験
例を表１を参照して詳細に説明する。
【００２１】
【表１】
【００２２】表１に示してないが、通常的な方法で前記
半導体基板４０上に層間絶縁膜４４を形成し、前記層間
絶縁膜４４の所定領域にコンタクトホール４６を形成し
た。続いて、前記層間絶縁膜４４上に前記コンタクトホ
ール４６を充填するドーピングしたポリシリコン層４８
を蒸着して導電層を形成した。このように形成された結
果物上に、表１の工程条件によってリフティング防止用
付着層５０とシリサイド層５２をインサイチユ方式で形
成した。表１を参照すれば、第１段階は加熱段階として
工程に適合した温度まで半導体基板４０0を加熱する段
階である。こうして、半導体基板４０の表面を熱的に安
定化させた。
半導体基板４０上に層間絶縁膜４４を形成し、前記層間
絶縁膜４４の所定領域にコンタクトホール４６を形成し
た。続いて、前記層間絶縁膜４４上に前記コンタクトホ
ール４６を充填するドーピングしたポリシリコン層４８
を蒸着して導電層を形成した。このように形成された結
果物上に、表１の工程条件によってリフティング防止用
付着層５０とシリサイド層５２をインサイチユ方式で形
成した。表１を参照すれば、第１段階は加熱段階として
工程に適合した温度まで半導体基板４０0を加熱する段
階である。こうして、半導体基板４０の表面を熱的に安
定化させた。
【００２３】第２段階は、シランフラッシュ(SiH4 flus
h)段階として前記ドーピングしたポーリシリコン層４８
上にシランをフローして前記ドーピングしたポリシリコ
ン層４８上にシリコンシードを形成した。
h)段階として前記ドーピングしたポーリシリコン層４８
上にシランをフローして前記ドーピングしたポリシリコ
ン層４８上にシリコンシードを形成した。
【００２４】第３段階は、本発明の核心のリフティング
防止用付着層を形成する段階として、前記ドーピングし
たポーリシリコン層４８の全面にシリコンリッチのチタ
ングステンシリサイド層を形成した。前記第３段階で、
シランガスとＷＦ6ガスの比を４００：１以下にした
が、これは一例に過ぎなく、それぞれ±５０％程度の範
囲内で変動可能である。
防止用付着層を形成する段階として、前記ドーピングし
たポーリシリコン層４８の全面にシリコンリッチのチタ
ングステンシリサイド層を形成した。前記第３段階で、
シランガスとＷＦ6ガスの比を４００：１以下にした
が、これは一例に過ぎなく、それぞれ±５０％程度の範
囲内で変動可能である。
【００２５】第４段階は、シリサイド層５２を形成する
段階であって、前記付着層５０上に前記付着層５０より
シリコン含有量が低いタングステンシリサイド層を形成
した。第５段階は、前記シリサイド層５２で形成された
タングステンシリサイド層のストレスを減らすための段
階であって、前記シリサイド層５２の全面にシランをフ
ラッシュした。こうして前記シリサイド層５２の状態
は、前記付着層５０の状態と類似になって、前記付着層
５０とシリサイド層５２間のストレスが減る。
段階であって、前記付着層５０上に前記付着層５０より
シリコン含有量が低いタングステンシリサイド層を形成
した。第５段階は、前記シリサイド層５２で形成された
タングステンシリサイド層のストレスを減らすための段
階であって、前記シリサイド層５２の全面にシランをフ
ラッシュした。こうして前記シリサイド層５２の状態
は、前記付着層５０の状態と類似になって、前記付着層
５０とシリサイド層５２間のストレスが減る。
【００２６】第６段階は、ポンピング段階で前記工程が
進行された反応チャンバ内に残っている残留ガスをポン
プを使用してチャンバ外に排気した。このように、前記
付着層及びシリサイド層（５０，５２）を形成した後、
前記シリサイド層５２の全面に第２絶縁膜５６を形成
し、その結果物を熱処理したが、前記ドーピングしたポ
リシリコン層４８及び前記付着層５０とシリサイド層５
２が結合されたシリサイド層５４間にリフティングは発
生しなかった。
進行された反応チャンバ内に残っている残留ガスをポン
プを使用してチャンバ外に排気した。このように、前記
付着層及びシリサイド層（５０，５２）を形成した後、
前記シリサイド層５２の全面に第２絶縁膜５６を形成
し、その結果物を熱処理したが、前記ドーピングしたポ
リシリコン層４８及び前記付着層５０とシリサイド層５
２が結合されたシリサイド層５４間にリフティングは発
生しなかった。
【００２７】
【発明の効果】このように、本発明によって形成された
シリサイド層は、リフティング防止用付着層で使われる
シリコンリーチタングステンシリサイド層と、これより
シリコン含有量が低いシリサイド層で形成され、導電層
とシリサイド層間にリフティングが発生しない。したが
ってコンタクト領域で前記導電層とシリサイド層間の接
触状態が改善され、その結果コンタクト領域の面抵抗の
均一度が改善する。
シリサイド層は、リフティング防止用付着層で使われる
シリコンリーチタングステンシリサイド層と、これより
シリコン含有量が低いシリサイド層で形成され、導電層
とシリサイド層間にリフティングが発生しない。したが
ってコンタクト領域で前記導電層とシリサイド層間の接
触状態が改善され、その結果コンタクト領域の面抵抗の
均一度が改善する。
【００２８】また、リフティングが発生しないため、前
述したポンピング時間の短縮、ポンピング工程の省略、
リフティング発生有無を確認する段階の省略等で、半導
体装置の生産性を高めることができる。のみならず、リ
フティング発生有無を確認するためのサンプリングウェ
ーハが不要になってウェーハ損失を減らすこともでき
る。本発明は前記実施の形態に限定されなく、多くの変
形が本発明の技術的思想内で当分野で通常の知識を有す
る者によって実施可能なのは明白である。
述したポンピング時間の短縮、ポンピング工程の省略、
リフティング発生有無を確認する段階の省略等で、半導
体装置の生産性を高めることができる。のみならず、リ
フティング発生有無を確認するためのサンプリングウェ
ーハが不要になってウェーハ損失を減らすこともでき
る。本発明は前記実施の形態に限定されなく、多くの変
形が本発明の技術的思想内で当分野で通常の知識を有す
る者によって実施可能なのは明白である。
【図１】 従来技術によるシリサイド層形成方法を段階
別に示した断面図である。
別に示した断面図である。
【図２】 従来技術によるシリサイド層形成方法を段階
別に示した断面図である。
別に示した断面図である。
【図３】 本発明の実施例による半導体装置のシリサイ
ド層形成方法を段階別に示した断面図である。
ド層形成方法を段階別に示した断面図である。
【図４】 本発明の実施例による半導体装置のシリサイ
ド層形成方法を段階別に示した断面図である。
ド層形成方法を段階別に示した断面図である。
４０ 半導体基板 ４２ コンタクト領域 ４４ 第１絶縁膜 ４６ コンタクトホール ４８ 導電層 ５０ リフティング防止用付着層 ５２，５４ シリサイド層
Claims (6)
- 【請求項１】 （ａ）半導体基板上に導電層を形成する
段階と、 （ｂ）前記導電層上にシリサイドからなるリフティング
防止用付着層を形成する段階と、 （ｃ）前記付着層上に、前記付着層よりシリコン含有量
が低いシリサイド層を形成する段階とを含むことを特徴
とする半導体装置のシリサイド層形成方法。 - 【請求項２】 前記付着層とシリサイド層はそれぞれタ
ングステンシリサイド層で形成することを特徴とする請
求項１に記載の半導体装置のシリサイド層形成方法。 - 【請求項３】 前記付着層は２００オングストローム〜
３００オングストローム程度の厚さで形成することを特
徴とする請求項２に記載の半導体装置のシリサイド層形
成方法。 - 【請求項４】 前記付着層とシリサイド層はインサイチ
ュ方式で形成することを特徴とする請求項１に記載の半
導体装置のシリサイド層形成方法。 - 【請求項５】 前記付着層はシランガスとＷＦ6ガスが
４００：１以下の比率で混合されたソースガスを使用し
て形成することを特徴とする請求項２に記載の半導体装
置のシリサイド層形成方法。 - 【請求項６】 前記（ｃ）段階以後、前記シリサイド層
上に絶縁膜を形成した後、その結果物をアニーリングす
る段階をさらに含むことを特徴とする請求項１に記載の
半導体装置のシリサイド層形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR199716814 | 1997-04-30 | ||
| KR1019970016814A KR100243291B1 (ko) | 1997-04-30 | 1997-04-30 | 반도체장치의제조공정에서실리사이드층형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303144A true JPH10303144A (ja) | 1998-11-13 |
Family
ID=19504671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10052539A Pending JPH10303144A (ja) | 1997-04-30 | 1998-03-04 | 半導体装置のシリサイド層形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6124202A (ja) |
| JP (1) | JPH10303144A (ja) |
| KR (1) | KR100243291B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1164630A2 (en) * | 2000-06-15 | 2001-12-19 | STMicroelectronics, Inc. | Graded/stepped silicide process to improve MOS transistor |
| US6586320B2 (en) | 2000-04-14 | 2003-07-01 | Stmicroelectronics, Inc. | Graded/stepped silicide process to improve mos transistor |
| WO2006137410A1 (ja) | 2005-06-21 | 2006-12-28 | Nikon Corporation | 露光装置及び露光方法、メンテナンス方法、並びにデバイス製造方法 |
| WO2007023813A1 (ja) | 2005-08-23 | 2007-03-01 | Nikon Corporation | 露光装置及び露光方法、並びにデバイス製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5885896A (en) * | 1996-07-08 | 1999-03-23 | Micron Technology, Inc. | Using implants to lower anneal temperatures |
| JP2000124219A (ja) * | 1998-08-11 | 2000-04-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| DE10134461B4 (de) * | 2001-07-16 | 2006-05-18 | Infineon Technologies Ag | Prozess zur Abscheidung von WSix-Schichten auf hoher Topografie mit definierter Stöchiometrie und dadurch hergestelltes Bauelement |
| KR101019700B1 (ko) * | 2008-04-28 | 2011-03-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4629635A (en) * | 1984-03-16 | 1986-12-16 | Genus, Inc. | Process for depositing a low resistivity tungsten silicon composite film on a substrate |
| JPS63120419A (ja) * | 1986-11-10 | 1988-05-24 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| US5231056A (en) * | 1992-01-15 | 1993-07-27 | Micron Technology, Inc. | Tungsten silicide (WSix) deposition process for semiconductor manufacture |
| JPH08309395A (ja) * | 1995-05-22 | 1996-11-26 | Chiyoda Corp | 浚渫泥土の処理方法及び処理装置 |
| EP0785574A3 (en) * | 1996-01-16 | 1998-07-29 | Applied Materials, Inc. | Method of forming tungsten-silicide |
| US5635765A (en) * | 1996-02-26 | 1997-06-03 | Cypress Semiconductor Corporation | Multi-layer gate structure |
-
1997
- 1997-04-30 KR KR1019970016814A patent/KR100243291B1/ko not_active IP Right Cessation
-
1998
- 1998-01-22 US US09/010,862 patent/US6124202A/en not_active Expired - Fee Related
- 1998-03-04 JP JP10052539A patent/JPH10303144A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6586320B2 (en) | 2000-04-14 | 2003-07-01 | Stmicroelectronics, Inc. | Graded/stepped silicide process to improve mos transistor |
| EP1164630A2 (en) * | 2000-06-15 | 2001-12-19 | STMicroelectronics, Inc. | Graded/stepped silicide process to improve MOS transistor |
| EP1164630A3 (en) * | 2000-06-15 | 2002-12-18 | STMicroelectronics, Inc. | Graded/stepped silicide process to improve MOS transistor |
| US7465660B2 (en) | 2000-06-15 | 2008-12-16 | Stmicroelectronics, Inc. | Graded/stepped silicide process to improve MOS transistor |
| WO2006137410A1 (ja) | 2005-06-21 | 2006-12-28 | Nikon Corporation | 露光装置及び露光方法、メンテナンス方法、並びにデバイス製造方法 |
| WO2007023813A1 (ja) | 2005-08-23 | 2007-03-01 | Nikon Corporation | 露光装置及び露光方法、並びにデバイス製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6124202A (en) | 2000-09-26 |
| KR19980079138A (ko) | 1998-11-25 |
| KR100243291B1 (ko) | 2000-03-02 |
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