JPH0635000A - 液晶表示装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、ゲートバスラインとドレインバスラ
インに接続されるＴＦＴを備えた液晶表示装置に関し、
ドレインバスライン工程を短縮し、画素電極の光透過率
を良くし、画素電極とＴＦＴとの接続を確実にするとと
もに、静電気によるゲート絶縁膜の破壊を早期に防止す
ることを目的とする。 【構成】透明基板１の上に形成された薄膜トランジスタ
のゲート電極Ｇと、ゲート電極Ｇの一側方に形成された
画素電極ＰＥと、ゲート電極Ｇの上に形成され、かつ画
素電極ＰＥと同層に形成されたゲート絶縁膜６と、ゲー
ト絶縁膜６の上に形成された動作半導体層７と、ゲート
電極Ｇの上方で動作半導体層７の上に形成された保護膜
８と、保護膜８の上で分割されてその両側に延在し、か
つ動作半導体層７に接続する薄膜トランジスタのソース
電極Ｓ及びドレイン電極Ｄと、ドレイン電極Ｄと一体的
に形成されたドレインバスラインＤＢとをを含み構成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置及びその
製造方法に関し、より詳しくは、ゲートバスラインとド
レインバスラインに接続される駆動用薄膜トランジスタ
を備えた液晶ディスプレイ、エレクトロルミネセンス等
の液晶表示装置及びその製造方法に関する。

【０００２】近年、液晶ディスプレイは、大画面かつ低
コストの製造技術の開発が急務となっている。その中
で、簡略プロセスを有し、かつ確実な薄膜トランジスタ
のマトリクスを製造することが望まれている。

【０００３】

【従来の技術】液晶表示装置で使用される逆スタガー型
の薄膜トランジスタ（ＴＦＴ）は、図９に例示するよう
に、ガラス基板101 の上に形成したゲート電極ｇと、そ
の上に形成されてゲート絶縁膜となるＡＬＤ膜103 及び
SiN 膜104 と、a-Siよりなる動作半導体層105 と、ゲー
ト電極ｇの上方の動作半導体層105 上に形成されたSiN
保護膜106 と、SiN 保護膜106 の両側でｎ⁺ 型a-Si膜10
7 を介して動作半導体層105 に接続するソース電極ｓ及
びドレイン電極ｄとを有している。また、ソース電極ｓ
には、ＩＴＯ（インジウムチタン錫）よりなる画素電極
110 が接続されている。

【０００４】このＴＦＴは、図１０(a) に例示す等価回
路のようにマトリクス状に複数個接続され、そのゲート
ｇにはゲートバスラインｇｂ、ドレインｄにはドレイン
バスラインｄｂ、ソースｓには画素電極110 がそれぞれ
接続されている。

【０００５】ゲートバスラインｇｂは、図９(b),図１０
(a) に示すようにＸ方向に延在し、その端子ｇｔは、図
１０(b) に示すように平面矩形状のガラス基板101 の両
側の２辺の近傍に引き出されている。さらに、ドレイン
バスラインｄｂは、ゲートバスラインｇｂに直交するＹ
方向に配置されており、その端子ｄｔは図１０(c) に示
すようにガラス基板101 の残りの２辺の近傍に設けられ
ている。

【０００６】次に、上記したＴＦＴ、画素電極、ゲート
バスライン端子及びドレインバスライン端子の形成工程
を図１１に基づいて説明する。始めに、図１１(a) まで
の状態を説明する。

【０００７】まず、ガラス基板101 の上にアルミニウム
膜102 を形成し、これをパターニングしてゲート電極ｇ
を形成した後に、ゲート絶縁膜となるＡＬＤ膜103 及び
SiN膜104 を形成し、さらに、a-Si動作半導体膜105 、S
iN 保護膜106 を順に積層する。なお、ＡＬＤ膜103
は、マスクを用いて少なくともＴＦＴ形成領域及び画素
領域に選択成長（マスクデポジション）させる。

【０００８】この後に、SiN 保護膜106 をパターニング
してゲート電極ｇの上に沿って残存させ、ついで全体に
ｎ⁺ 型a-Si膜107 、Ti膜111 を順に積層すると図１１
(a) に示すような状態になる。

【０００９】次に、図１１(b) に示すように、Ti膜111
、ｎ⁺ 型a-Si膜107 及びa-Si動作半導体層105 を連続
的にパターニングして、Ti膜111 及びｎ⁺ 型a-Si膜107
をSiN保護膜106 とその周辺に残存させる。

【００１０】この場合、Ti膜111 、ｎ⁺ 型a-Si膜107
を、SiN 保護膜106 の上で完全に分離状態となし、その
一方をＴＦＴのドレイン電極ｄ、他方を画素電極側のソ
ース電極ｓとし、これによりＴＦＴが完成する。この場
合、ドレイン電極ｄとソース電極ｓの分割領域のa-Si動
作半導体層105 は、SiN 保護膜106 で覆われた状態とな
る。なお、このときドレイン電極ｄに繋げてドレインバ
スラインｄｂを同時にパターニングする（図９(b))。

【００１１】この後で、図１１(c) に示すように、ＩＴ
Ｏ膜112 を蒸着し、これをパターニングして画素電極11
0 を形成する。ついで、Mo膜108 とAl膜109 を順に積層
してこれらを図１１(d) に示すようにパターニングし、
図９(b) に示すように、ドレイン電極ｄに接続するドレ
インバスラインｄｂに沿って残すことになる。

【００１２】次に、図１２に基づいてゲートバスライン
の形成工程を説明する。先ず、図１２(a) に示すよう
に、ガラス基板101 の上にゲート電極ｇとなるAl膜102
を積層し、その上にCr膜113 を形成する。ついで、Cr膜
113 をパターニングしてゲートバスラインとその端子の
領域の上に残し、それ以外の領域から除去する。

【００１３】つづいて、Al膜102 をパターニングしてゲ
ート電極ｇとゲートバスラインｇｂとその端子ｇｔを同
時に形成する。この後に、ゲートバスラインｇｂは、図
１２(a) に示すように上記したSiN 膜104 、a-Si膜105
、SiN 保護膜106 により覆われることになるので、こ
の次に、SiN 保護膜106 をパターニングしてゲート電極
ｇの上に残すことになるが、ゲートバスラインｇｂを含
むその他の領域から除去する。

【００１４】また、この後に積層されるｎ⁺ 型a-Si膜10
7 、Ti膜111 は、ドレイン電極ｄ、ソース電極ｓを形成
する際に、a-Si動作半導体層105 とともにゲートバスラ
インｇｂ、ゲートバスライン端子ｇｔから除去されるの
で、図１２(b) に示すように、ゲートバスラインｇｂと
その端子ｇｔは、Cr膜113 と一層目のSiN 膜104 により
覆われた状態になる。

【００１５】次に、図１２(c) に示すように、ゲートバ
スラインｇｂ上のSiN 膜104 をパターニングしてコンタ
クトホール114 を設けてCr膜113 を露出させる。この後
にＩＴＯ膜112 が積層されるので、この膜をパターニン
グして画素電極110 を形成するときに、同時にゲートバ
スラインｇｂ上のコンタクトホール114からゲートバス
ライン端子ｇｔにかけてＩＴＯ膜112 を残す。

【００１６】このＩＴＯ膜112 は、外部リードとのコン
タクトを良好にするためと、その下の膜の酸化を防止す
るために残される。これに対して、ドレインバスライン
ｄｂとその端子ｄｔの形成工程は次のようになる。

【００１７】まず、上述したようにガラス基板101 の上
にゲート電極形成用のAl膜102 を形成し、その上にCr膜
113 を堆積するが、これらの膜はパターニングの際にド
レインバスラインｄｂを形成する領域から除去される。

【００１８】この結果、ドレイン電極形成用のTi膜111
を積層したときには、図１３(a) に示すように、ドレイ
ンバスライン形成領域のガラス基板101 の上には、ＡＬ
Ｄ膜103 、SiN 膜104 、a-Si動作半導体層105 、ｎ⁺ 型
a-Si膜107 及びTi膜111 が順に積層された状態となって
いる。

【００１９】そして、a-Si動作半導体層105 、ｎ⁺ 型a-
Si膜107 及びTi膜111 をパターニングしてドレイン電極
ｄ、ソース電極ｓを形成する際に、図９(b) に示すよう
なドレインバスラインｄｂとその端子ｄｔを併せて形成
する。このドレインバスラインｄｂは、Ti膜111 からな
るが、その下には図１３(b) に示すようにｎ⁺ 型a-Si膜
107 、a-Si膜105 、SiN 膜104 、ＡＬＤ膜103 が形成さ
れ、ＡＬＤ膜103 の下のゲートバスラインｇｂから絶縁
された状態となっている。

【００２０】この後には、上記したように、ＩＴＯ膜11
2 を積層して画素電極110 を形成することになるが、こ
の場合、ドレインバスラインｄｂの端子ｄｔにもＩＴＯ
膜112 を残す（図１３(b))。

【００２１】さらに、ドレインバスラインｄｂの低抵抗
化のためにMo膜108 とAl膜109 を積層し、これをパター
ニングしてドレインバスラインｄｂ上に残存させる。と
ころで、以上の工程においてはゲート絶縁膜となるALD
膜103 及びSiN 膜104 が静電気により破壊されることも
あるので、次のような処理が行われる。

【００２２】即ち、上記したゲートバスラインｇｂを形
成する際には、同時に、図１４(a)に示すように、Cr膜1
13 、Al膜102 をガラス基板101 の外周に沿って残し、
複数のゲートバスライン端子ｇｔの全てと導通するゲー
ト周辺接続配線120 を形成する。

【００２３】また、上記したドレインバスラインｄｂを
形成する場合にも、図１４(b) に示すように、Ti膜111
、ｎ⁺ 型a-Si膜107 及びa-Si動作半導体層105 をガラ
ス基板101 の周縁に沿って残すようにし、これにより複
数のドレインバスライン端子ｄｔの全てを同電位とする
ドレイン周辺接続配線121 を形成する。

【００２４】そして、このドレイン周辺接続配線121 を
パターニングする際に、図１５(a)に示すように、ガラ
ス基板101 の四隅に残されたTi膜111 、ｎ⁺ 型a-Si膜10
7 及びa-Si動作半導体層104 を同時に除去して、図１４
(b),図１５(b) に示すような開口部122 を形成する。

【００２５】この後に、ゲートバスラインｇｂ上に図１
２(c) に示すコンタクトホール114を形成すると同時
に、図１５(b) に示す開口部122 を通してSiN 膜104 を
除去すると、開口部122 からはゲート周辺接続配線120
が露出する（図１５(c))。これによれば、その後に形成
されるＩＴＯ膜112 を介してゲートバスラインｇｂとド
レインバスラインｄｂとが接続して、ゲート電極ｇとド
レイン電極ｄとが同電位となるので、その後に、静電気
によるゲート絶縁膜103,104 の絶縁破壊が起きないよう
にしている（図１５(d))。

【００２６】なお、ゲート周辺接続配線120 とドレイン
周辺接続配線121 は、最終工程でガラス基板101 を切断
することにより除去され、図１０(b) に見られるよう
に、ゲートバスラインｇｂの端子ｇｔとドレインバスラ
インｄｂの端子ｄｔだけがガラス基板101 の周辺に残る
ことになる。

【００２７】

【発明が解決しようとする課題】しかし、上記した工程
では次のような問題が生じる。第１に、ドレインバスラ
インｄｂをTi／Alの積層構造のみにより形成すれば、Mo
膜108 とAl膜109 を積層してパターニングする工程は不
要となるが、Al膜109の上にＩＴＯ膜112 を積層してこ
れをパターニングすると、フォトレジストの現像液やＩ
ＴＯのエッチング液が、ＩＴＯ膜112 のピンホールから
内部にしみ込んで電池効果によりAl膜109 が腐食すると
いった不都合がある。

【００２８】また、Mo膜108 を省略すれば、Al膜109 を
パターニングする際のエッチング液等により電池効果が
生じることになる。したがって、ＩＴＯ膜112 により画
素電極110 を形成した後に、電池効果を防止するための
Mo膜108 を設け、ついでAl膜109 を積層してこれらをパ
ターニングする工程が必要となり、ドレイン電極ｄやド
レインバスラインｄｂの形成のプロセスが長くなるとい
った問題がある。

【００２９】第２に、ドレイン電極ｄ上に画素電極101
を形成しているために、ステップカバレッジの問題から
その膜厚を2000Å程度に厚くしなければならず、光透過
率が上がらないばかりか、ＩＴＯ膜112 をエッチングし
て画素電極110 を形成する際に、ＩＴＯ膜112 とソース
電極ｓとの境界にＩＴＯエチャントが滲み込んで、その
境界に沿ってＩＴＯ膜112 がエッチングされることがあ
り、これにより画素電極110 のコンタクト不良が生じる
といった問題がある。

【００３０】第３に、成膜工程やドレインエッチング工
程の際のゲート絶縁膜の静電破壊を防止するために、図
１４のようにゲート周辺接続配線120 、ドレイン周辺接
続配線121 を設けているが、ＩＴＯ膜112 を形成する時
に初めてそれらの配線が導通してゲート電極ｇとドレイ
ン電極ｄが同電位となるので、それ以前には静電破壊に
よるゲート・ドレイン間の短絡が防止できないことにな
る。

【００３１】本発明はこのような問題に鑑みてなされた
ものであって、ドレインバスライン工程を短縮し、画素
電極の光透過率を良くし、画素電極とＴＦＴとの接続を
確実にするとともに、静電気によるゲート絶縁膜の破壊
を早期に防止できる液晶表示装置及びその製造方法を提
供することを目的とする。

【００３２】

【課題を解決するための手段】上記した課題は、図３に
例示するように、透明基板１の上に形成された薄膜トラ
ンジスタのゲート電極Ｇと、前記ゲート電極Ｇの一側方
に形成された画素電極ＰＥと、前記ゲート電極Ｇの上に
形成され、かつ前記画素電極ＰＥと同層に形成されたゲ
ート絶縁膜６と、前記ゲート絶縁膜６の上に形成された
動作半導体層７と、前記ゲート電極Ｇの上方で前記動作
半導体層７の上に形成された保護膜８と、前記保護膜８
の上で分割されてその両側に延在し、かつ前記動作半導
体層７に接続する前記薄膜トランジスタのソース電極Ｓ
及びドレイン電極Ｄと、前記ドレイン電極Ｄと一体的に
形成されたドレインバスラインＤＢとを有することを特
徴とする液晶表示装置により達成する。

【００３３】または、図１〜図８に例示するように、透
明基板１の上に第一の導電膜２を形成した後に、該第一
の導電膜２をパターニングすることにより、ゲート電極
Ｇ、ゲートバスラインＧＢ、ゲートバスライン端子ＧＴ
及びドレインバスライン端子ＤＴを形成し、併せて、該
ゲートバスライン端子ＧＴ及び該ドレインバスライン端
子ＤＴを接続する周辺接続電極１２を前記透明基板１の
周縁に沿って形成する工程と、前記ゲート電極Ｇの上に
第一のゲート絶縁膜４を形成する工程と、全体に透明導
電膜５を堆積した後に、該透明導電膜５をパターニング
することにより、前記ゲート電極Ｇの一側方に残存させ
て画素電極ＰＥを形成するとともに、少なくとも前記ゲ
ートバスライン端子ＧＴ及び前記ドレインバスライン端
子ＤＴの上に該透明導電膜５を残す工程と、全体に第二
のゲート絶縁膜６、動作半導体層７及び絶縁性保護膜８
を順に積層した後に、該絶縁性保護膜８を選択的にパタ
ーニングして前記ゲート電極Ｇの上方に残存させる工程
と、全体に高不純物濃度半導体膜９を積層した後に、該
高不純物濃度半導体膜９から前記第一のゲート絶縁膜６
までを連続的にパターニングし、ゲート電極Ｇ及びその
周辺に残存させるとともに、少なくとも前記画素電極Ｐ
Ｅ、前記ゲートバスライン端子ＧＴ及びドレインバスラ
イン端子ＤＴから除去する工程と、全体に、電池効果防
止用の下地金属膜１０と低抵抗化金属膜１１を順に積層
した後に、少なくとも該低抵抗化金属膜１１、該下地金
属膜１０及び前記高不純物濃度半導体膜９をパターニン
グすることにより、前記保護膜８の一側で前記画素電極
ＰＥに繋がるソース電極Ｓと、他側に形成されるドレイ
ン電極Ｄと、該ドレイン電極Ｄ及び前記ドレインバスラ
イン端子ＤＴに接続するドレインバスラインＤＢを同時
に形成する工程とを有することを特徴とする液晶表示装
置の製造方法により達成する。

【００３４】または、前記透明導電膜５は、ＩＴＯ膜、
酸化錫膜のいずれかであり、前記下地金属膜１０は、T
i、Ta、Cr、Mo、Ｗのいずれかであり、前記低抵抗化用
金属膜１１はAl、Au、Cu、Agのいずれかであることを特
徴とする液晶表示装置の製造方法によって達成する。

【００３５】

【作 用】本発明の装置によれば、画素電極ＰＥを動作
半導体層７よりも下になるように形成し、動作半導体層
７の上にソース電極Ｓを形成するようにしているため
に、画素電極ＰＥのカバレッジを考慮して膜厚を増やす
必要はなくなり、画素電極ＰＥの光透過率を大きくする
ことができる。

【００３６】また、本発明の方法によれば、ドレイン電
極Ｄ、ソース電極Ｓを構成するアルミニウム等の低抵抗
化金属膜１１とその下方の第二のゲート絶縁膜６よりも
下に画素電極ＰＥを形成しているので、透明導電膜５を
パターニングして画素電極ＰＥを形成する際に用いられ
る現像液やエッチング液により電池効果が生ずることは
なく、電極形成用の低抵抗化金属膜１１の腐食を防止で
きる。

【００３７】また、画素電極ＰＥの上層の高不純物濃度
半導体層９に接触させるドレイン電極Ｄを形成する場合
に、Ti等の電池効果防止用の下地金属膜１０を形成し、
その上にAl等の低抵抗化金属膜１１を形成しているの
で、これらの膜をドレインバスラインＤＢとして使用す
れば低抵抗化用のMo膜を別に設ける必要がなくなり、工
程が短縮できる。なお、Alのような低抵抗化金属膜１１
の下に電池効果防止用の下地金属膜１０を設けているの
で、低抵抗化金属膜１１をエッチングする際に画素電極
ＰＥのコンタクト不良は発生し難くなり、歩留りが向上
する。

【００３８】また、画素電極ＰＥはソース電極Ｓよりも
下に形成されるので、ステップカバレッジの改善のため
にその膜厚を増やす必要がなく、画素電極ＰＥの光透過
率は良くなる。

【００３９】さらに、ゲート電極Ｇを形成する際に、こ
れと同じ透明導電膜５によりゲートバスラインＧＢとゲ
ートバスライン端子ＧＴ及びドレインバスライン端子Ｄ
Ｔを同時に形成し、併せて、ゲートバスライン端子ＧＴ
とドレインバスライン端子ＤＴを導通させる周辺接続配
線１２をガラス基板１の周縁に沿って形成している（図
８(a))。そして、ソース電極Ｓ、ドレイン電極Ｄ及びド
レインバスラインＤＢを構成する下地金属膜１０を積層
する前に、ゲートバスライン端子ＧＴとドレインバスラ
イン端子ＤＴを露出させ、この後に、その下地金属膜１
０を全体に形成するようにしている。

【００４０】この結果、ドレイン電極Ｄとドレインバス
ラインＤＢはその成膜時点からパターニングを終えるま
で（図８(b))、周辺接続配線１２及びゲートバスライン
ＧＢを介してゲート電極Ｇと同電位となり、成膜工程や
ドライエッチング工程におけるゲート絶縁膜４，６の静
電破壊は未然に防止される。

【００４１】

【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。図１、２は、本発明の一実施例のＴＦＴ
の製造工程を示す断面図、図３は、そのＴＦＴを示す平
面図、 図４、５は、ゲートバスラインの端子を形成す
る工程を示す断面図、図６、７は、ドレインバスライン
の端子を形成する工程を示す断面図、図８は、周辺接続
配線を示す平面図である。

【００４２】始めに、ＴＦＴの形成工程を図１、２に基
づいて説明し、その後にゲートバスラインの製造工程、
ドレインバスラインの製造工程を説明する。まず、図１
(a) に示すように、ガラス基板１の上にAl膜２と後述す
るCr膜３を順に形成した後に、Cr膜３をエッチングして
ＴＦＴ形成領域から除去し、ついで、Al膜２をパターニ
ングしてゲート電極Ｇを形成するとともに後述するゲー
トバスラインＧＢを同時に形成する。この場合、Cr膜３
のエチャントとしては硝酸第２セリウムアンモ過塩素
酸、水、の混合液、Al膜２のエチャントとしてはリン
酸、酢酸、硝酸と水の混合液を使用する。

【００４３】この後に、ＡＬＤ法によりAl₂O₃ 等のＡＬ
Ｄ絶縁膜４をＴＦＴ形成領域及び画素領域に選択成長す
る。この選択成長は、メタルマスクを用いたマスクデポ
ジションによって行う。

【００４４】さらに、図１(b) に示すように、全体に、
スパッタ法によりＩＴＯ膜５を500Åの厚さに堆積し、
これをパターニングして画素電極ＰＥを形成する。この
場合、フォトレジストをマスクに使用するとともに、エ
ッチング液として塩酸塩化第二鉄塩酸水溶液、塩酸・硝
酸・水混合液等を用いる。

【００４５】この後に、図１(c) に示すように、プラズ
マＣＶＤ法によって、SiN 膜６、a-Si動作半導体層７及
びSiN 保護膜８を順に形成し、ついで、フォトレジスト
をマスク（不図示）にしてSiN 保護膜８をウエットエッ
チングによりパターニングしてゲート電極Ｇの上にのみ
残存させる（図１(d))。SiN 保護膜８をパターニングす
る際のエチャントとしてフッ酸、フッ化アンモと水の混
合液を使用する。

【００４６】次に、図２(e) に示すように、ＣＶＤ法に
よりｎ⁺ 型a-Si膜９を積層した後に、フォトレジストを
マスクにしてｎ⁺ 型a-Si膜９とa-Si動作半導体層７とSi
N 膜６を反応性イオンエッチング法により連続的にパタ
ーニングし、図２(f) に示すように、ＴＦＴ形成領域に
のみそれらを残存させ、画素電極ＰＥを露出させる。こ
のパターニングの際には、ＢＣＬ₃ とＣＬ₂ の混合ガス
系のエッチングガスを使用する。

【００４７】さらに、図２(g) に示すように、スパッタ
法によりTi膜１０とAl膜１１を積層してから、フォトレ
ジストのマスクを用いて、Al膜１１からSiN 膜６までを
パターニングして、Ti膜１０、Al膜１１及びｎ⁺ 型a-Si
膜９をSiN 保護膜８の上で分割してその両側に延在させ
ることにより、ドレイン電極Ｄとソース電極ＳをＴＦＴ
形成領域に形成し、これと同時に、ドレイン電極Ｄに繋
がるドレインバスラインＤＢをゲートバスラインＧＢに
直交するＹ方向に形成してガラス基板１の縁部のドレイ
ンバスライン端子ＤＴ上にに延在させると、これによ
り、ＴＦＴが完成する。なお、パターニングの際には、
Al膜１１にはリン酸、酢酸、硝酸と水の混合液のエッチ
ング液を使用し、Ti膜１０にはエッチャントとして反応
性イオンエッチング方を使用して、ＢＣＬ₃ とＣＬ₂ の
混合ガスによりエッチングする。

【００４８】その平面は、図３に示すような状態とな
り、ガラス基板１の上には、図１０(a) に示すと同様
に、ＴＦＴがマトリクス状に形成されている。次に、ゲ
ートバスラインの端子とドレインバスラインの端子の形
成工程を図４〜図８に基づいて説明する。

【００４９】まず、上述したように、ガラス基板１の上
にAl膜２、Cr膜３を順に積層した後に、Cr膜３をパター
ニングしてゲートバスライン領域とその端子領域、およ
びドレインバスライン端子領域にのみ残存させる（図４
(a),図６(a))。

【００５０】次に、Al膜２をパターニングし、上述した
ゲート電極ＧとゲートバスラインＧＢとその端子ＧＴと
ドレインバスライン端子ＤＴを同時に形成し、併せて、
ゲートバスラインの端子ＧＴとドレインバスラインの端
子ＤＴの先端を一体化する周辺接続配線１２をガラス基
板１の周縁に沿って形成する（図８(a))。

【００５１】ゲートバスラインＧＢは、図８に示すよう
に、ガラス基板１の上でＸ方向に延在し、これに繋がる
ゲートバスラインの端子ＧＴは、ガラス基板１の対向す
る２つの辺に沿って複数形成され、また、ドレインバス
ラインの端子ＤＴは、残る２つの辺に沿って複数配置さ
れている。

【００５２】この後に、ＩＴＯ膜５を成長して画素電極
ＰＥを形成することになるが、このとき、ゲートバスラ
インの端子ＧＴ及びドレインバスライン端子ＤＴの上に
も残存させ、その下の膜を保護することにする（図４
(b),図６(b))。

【００５３】次に、図４(c),図６(c) に示すように、全
体にSiN 膜６、a-Si動作半導体層７及びSiN 保護膜８が
形成されるが、SiN 保護膜８は、パターニングの際にゲ
ート電極Ｇの上にのみ残されるので、ゲートバスライン
ＧＢとその端子ＧＴ及びドレインバスライン端子ＤＴの
上からは除去される（図４(d),図６(d))。

【００５４】つづいて、上記したように全体にｎ⁺ 型a-
Si膜９が積層されるが、この後のｎ ⁺ 型a-Si膜９から一
層目のSiN 膜６までをパターニングする際に、これら膜
をゲートバスライン端子ＧＴ及びドレインバスライン端
子ＤＴの上から完全に除去して、図５(f) 、図７(f) に
示すようにＩＴＯ膜５が再び露出した状態にする。

【００５５】この後に、全体にTi膜１０とAl膜１１を形
成し、これをパターニングしてソース電極Ｓ及びドレイ
ン電極Ｄを形成するが、同時にドレイン電極Ｄと一体と
なるドレインバスラインＤＢをＹ方向に形成して図７
(g),(h) に示すようにドレインバスライン端子ＤＴの縁
部に接続させる。

【００５６】このときの平面状態は、図８(b) に示すよ
うになり、ドレインバスラインＤＢは、ドレインバスラ
イン端子ＤＴに接続した状態になっている。この結果、
ドレイン電極Ｄを形成するためにTi膜１０を形成する時
には、そのTi膜１０は、図５(g),図７(g) に示すよう
に、ゲートバスラインＧＢ及び周辺接続電極１２に導通
した状態になっているので、静電破壊が未然に防止され
る。

【００５７】なお、ドレイン電極Ｄを形成する以前に
は、静電破壊が生じる恐れはなく、静電破壊は生じな
い。しかも、Ti膜１０及びAl膜１１をパターニングして
ドレインバスラインＤＢを形成した後には、ドレインバ
スラインＤＢは、周辺接続電極１２、ゲートバスライン
端子ＧＴ及びゲートバスラインＧＢを介してゲート電極
Ｇと同電位となり、静電気によりゲート絶縁膜の破壊が
生ずることはなく、ＴＦＴ形成工程におけるゲートとド
レインとの短絡事故はこれにより回避される。

【００５８】なお、ドレインバスラインＤＢを形成する
場合には、ゲートバスライン端子ＧＴからTi膜１０、Al
膜１１を除去し、ＩＴＯ膜５を露出させる。以上により
ドレインバスラインＤＢ、ゲートバスラインＧＢとそれ
らの引出端子ＧＴ、ＤＴの形成工程が終了する。

【００５９】ところで、上記した実施例によれば、ＩＴ
Ｏ膜５をパターニングして画素電極ＰＥを形成した後
は、画素電極ＰＥとドレインバスライン端子ＤＴとゲー
トバスライン端子ＧＴを除いてＡＬＤ膜４とガラス基板
１だけが露出するので、電池効果によるアルミニウム腐
食やコンタクト不良を考慮する余地はなく、精度良く画
素電極ＰＥのパターンを形成すればよいことになる。

【００６０】また、画素電極ＰＥは、ゲート電極Ｇから
ずれた位置に設けるために、ＡＬＤ膜４の上で平坦とな
り、特にカバレッジの改善を考慮する必要はなく、その
膜厚を300 Å程度まで薄くしても差し支えなく、これに
より光透過率が大きくなる。

【００６１】さらに、上記した実施例では、ＩＴＯ膜５
により画素電極ＰＥを形成した後に、電池効果防止用の
Ti膜１０を形成し、その後にAl膜１１を形成し、これら
によりドレイン電極Ｄ、ソース電極Ｓを形成するので、
ＩＴＯ画素電極ＰＥがAl膜１１に接触することはなく、
Al膜１１のパターニングに電池効果による腐食は発生せ
ず、しかも、従来のようにTi膜１０とAl膜１１の間にMo
膜を設ける必要がなくなり、その分だけドレイン電極Ｄ
やドレインバスラインＤＢの形成工程が短縮される。

【００６２】この場合のAl膜１１は低抵抗化のために形
成し、その下のTi膜１０はバリアメタル層及び電池効果
防止層として設けたものである。なお、低抵抗化金属膜
としては、その他にAu、Cu、Ag等があり、また電池効果
防止金属膜としては、Ta、Cr、Mo、Ｗなどがある。

【００６３】なお、画素電極としてはＩＴＯ膜の他に酸
化錫等を使用してもよい。

【００６４】

【発明の効果】以上述べたように本発明の装置によれ
ば、画素電極を動作半導体層よりも下になるように形成
し、動作半導体層の上にソース電極を形成するようにし
ているので、画素電極のカバレッジを考慮して膜厚を増
やす必要はなくなり、画素電極の光透過率を大きくする
ことができる。

【００６５】また、本発明の方法によれば、ドレイン電
極、ソース電極を構成するアルミニウム等の低抵抗化金
属膜とその下方の第二のゲート絶縁膜よりも下に画素電
極を形成しているので、透明導電膜より画素電極を形成
する際に用いられる現像液やエッチング液により電池効
果が生じて電極形成用の低抵抗化金属膜の腐食を防止で
きる。

【００６６】また、画素電極の上層の高不純物濃度半導
体層に接触させるドレイン電極を形成する場合に、Ti等
の電池効果防止用の下地金属膜を形成し、その上にAl等
の低抵抗化金属膜を形成しているので、これらの膜をド
レインバスラインとして使用すれば低抵抗化用のMo膜を
別に設ける必要がなくなり、工程が短縮できる。

【００６７】なお、Alのような低抵抗化金属膜の下に電
池効果防止用の下地金属膜を設けているので、低抵抗化
金属膜をエッチングする際に画素電極のコンタクト不良
は回避でき、歩留りがよくなる。

【００６８】また、画素電極はソース電極よりも下に形
成されるので、ステップカバレッジの改善のためにその
膜厚を増やす必要がなく、画素電極の光透過率を良くす
ることができる。

【００６９】さらに、ゲート電極を形成する際に、これ
と同じ透明導電膜によりゲートバスラインとゲートバス
ライン端子及びドレインバスライン端子を同時に形成
し、併せて、ゲートバスライン端子とドレインバスライ
ン端子を導通させる周辺接続配線をガラス基板の周縁に
沿って形成し、また、ソース電極、ドレイン電極及びド
レインバスラインを構成する下地金属膜を積層する前に
ゲートバスライン端子とドレインバスライン端子を露出
させた後に、その下地金属膜を全体に形成するようにし
ている。このように、ドレイン電極とドレインバスライ
ンはその成膜時点からパターニングを終えるまで、周辺
接続配線及びゲートバスラインを介してゲート電極と同
電位にしているので、成膜工程やドライエッチング工程
におけるゲート絶縁膜の静電破壊を未然に防止できる。

【図面の簡単な説明】

【図１】本発明の一実施例のＴＦＴの製造工程を示す断
面図（その１）である。

【図２】本発明の一実施例のＴＦＴの製造工程を示す断
面図（その２）である。

【図３】本発明の一実施例のＴＦＴを示す断面図及び平
面図である。

【図４】本発明の一実施例のゲートバスラインの端子の
形成工程を示す断面図（その１）である。

【図５】本発明の一実施例のゲートバスラインの端子の
形成工程を示す断面図（その２）である。

【図６】本発明の一実施例のドレインバスラインの端子
の形成工程を示す断面図（その１）である。

【図７】本発明の一実施例のドレインバスラインの端子
の形成工程を示す断面図（その２）である。

【図８】本発明の一実施例の周辺接続配線を示す平面図
である。

【図９】従来装置のＴＦＴを示す断面図と平面図であ
る。

【図１０】液晶表示装置のＴＦＴマトリクスの一部を示
す回路図と、そのゲートバスライン端子及びドレインバ
スライン端子の配置の一例を示す平面図である。

【図１１】従来装置のＴＦＴの製造工程の一例を示す断
面図である。

【図１２】従来装置のゲートバスライン端子の形成工程
を示す断面図である。

【図１３】従来装置のドレインバスライン端子の形成工
程を示す断面図である。

【図１４】従来装置のゲートバスラインとドレインバス
ラインの端子の配置を示す平面図である。

【図１５】従来装置のゲートバスラインとドレインバス
ラインの端子の接続工程を示す断面図である。

【符号の説明】

１ ガラス基板 ２ アルミニウム膜 ３ Cr膜 ４ ＡＬＤ膜 ５ ＩＴＯ膜（透明電極） ６ SiN 膜 ７ a-Si動作半導体層 ８ SiN 保護膜 ９ ｎ⁺ 型a-Si膜 １０ Ti膜 １１ アルミニウム膜 １２ 周辺接続配線 Ｇ ゲート電極 ＰＥ 画素電極 Ｄ ドレイン電極 Ｓ ソース電極 ＧＢ ゲートバスライン ＧＴ ゲートバスライン端子 ＤＢ ドレインバスライン端子 ＤＴ ドレイン端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】透明基板（１）の上に形成された薄膜トラ
   ンジスタのゲート電極（Ｇ）と、 前記ゲート電極（Ｇ）の一側方に形成された画素電極
   （ＰＥ）と、 前記ゲート電極（Ｇ）の上に形成され、かつ前記画素電
   極（ＰＥ）と同層に形成されたゲート絶縁膜（６）と、 前記ゲート絶縁膜（６）の上に形成された動作半導体層
   （７）と、 前記ゲート電極（Ｇ）の上方で前記動作半導体層（７）
   の上に形成された保護膜（８）と、 前記保護膜（８）の上で分割されてその両側に延在し、
   かつ前記動作半導体層（７）に接続する前記薄膜トラン
   ジスタのソース電極（Ｓ）及びドレイン電極（Ｄ）と、 前記ドレイン電極（Ｄ）と一体的に形成されたドレイン
   バスライン（ＤＢ）とを有することを特徴とする液晶表
   示装置。
2. 【請求項２】透明基板（１）の上に第一の導電膜（２）
   を形成した後に、該第一の導電膜（２）をパターニング
   することにより、ゲート電極（Ｇ）、ゲートバスライン
   （ＧＢ）、ゲートバスライン端子（ＧＴ）及びドレイン
   バスライン端子（ＤＴ）を形成し、併せて、該ゲートバ
   スライン端子（ＧＴ）及び該ドレインバスライン端子
   （ＤＴ）を接続する周辺接続電極（１２）を前記透明基
   板（１）の周縁に沿って形成する工程と、 前記ゲート電極（Ｇ）の上に第一のゲート絶縁膜（４）
   を形成する工程と、 全体に透明導電膜（５）を堆積した後に、該透明導電膜
   （５）をパターニングすることにより、前記ゲート電極
   （Ｇ）の一側方に残存させて画素電極（ＰＥ）を形成す
   るとともに、少なくとも前記ゲートバスライン端子（Ｇ
   Ｔ）及び前記ドレインバスライン端子（ＤＴ）の上に該
   透明導電膜（５）を残す工程と、 全体に第二のゲート絶縁膜（６）、動作半導体層（７）
   及び絶縁性保護膜（８）を順に積層した後に、該絶縁性
   保護膜（８）を選択的にパターニングして前記ゲート電
   極（Ｇ）の上方に残存させる工程と、 全体に高不純物濃度半導体膜（９）を積層した後に、該
   高不純物濃度半導体膜（９）から前記第一のゲート絶縁
   膜（６）までを連続的にパターニングし、ゲート電極
   （Ｇ）及びその周辺に残存させるとともに、少なくとも
   前記画素電極（ＰＥ）、前記ゲートバスライン端子（Ｇ
   Ｔ）及びドレインバスライン端子（ＤＴ）から除去する
   工程と、 全体に、電池効果防止用の下地金属膜（１０）と低抵抗
   化金属膜（１１）を順に積層した後に、少なくとも該低
   抵抗化金属膜（１１）、該下地金属膜（１０）及び前記
   高不純物濃度半導体膜（９）をパターニングすることに
   より、前記保護膜（８）の一側で前記画素電極（ＰＥ）
   に繋がるソース電極（Ｓ）と、他側に形成されるドレイ
   ン電極（Ｄ）と、該ドレイン電極（Ｄ）及び前記ドレイ
   ンバスライン端子（ＤＴ）に接続するドレインバスライ
   ン（ＤＢ）を同時に形成する工程とを有することを特徴
   とする液晶表示装置の製造方法。
3. 【請求項３】前記透明導電膜（５）は、ＩＴＯ膜、酸化
   錫膜のいずれかであり、前記下地金属膜（１０）は、T
   i、Ta、Cr、Mo、Ｗのいずれかであり、前記低抵抗化用
   金属膜（１１）はAl、Au、Cu、Agのいずれかであること
   を特徴とする請求項２記載の液晶表示装置の製造方法。