CN101963730B - 液晶显示面板、像素阵列基板及其像素结构 - Google Patents

Abstract

本发明提供一种像素结构，其包括多条数据线以及一共通线。共通线与各数据线之间分别重叠耦合构成一第一耦合电容、一第二耦合电容、一第三耦合电容、一第四耦合电容、一第五耦合电容以及一第六耦合电容。第三耦合电容小于第二耦合电容，且第五耦合电容小于第四耦合电容。本发明同时公开一种像素阵列基板以及液晶显示面板。

Description

液晶显示面板、像素阵列基板及其像素结构

技术领域

本发明涉及一种液晶显示面板、像素阵列结构以及其像素结构。

背景技术

一般而言，液晶显示面板具有重量轻、功率消耗少以及低辐射等等的优点，因此，液晶显示面板已广泛地应用于市面上多种可携式信息产品，例如笔记型电脑(notebook)以及个人数字助理(personal digital assistant，PDA)等商品。当进行液晶显示面板的驱动时，因其中的液晶分子固定在一角度太久，会造成液晶分子产生形变惯性，使液晶显示面板无法转换画面，因此为了避免降低液晶显示面板的显示品质，一般会使用极性反转的驱动方式。

一般极性反转的驱动方式可区分为帧反转(frame inversion)、列反转(rowinversion)、行反转(column inversion)以及点反转(dot inversion)等方式。请参考图1，图1为公知液晶显示面板利用点反转的驱动方式所显示的白色垂直条状图案的子像素极性排列示意图。如图1所示，公知液晶显示面板10包括多个呈矩阵方式排列的子像素12。各行的子像素12分别依序为显示红色、绿色与蓝色的子像素，且一红色子像素(12R)、一相邻的绿色子像素(12G)与一相邻的蓝色子像素(12B)构成一像素18。当液晶显示面板10利用点反转的驱动方式来驱动时，位于同一列的子像素12的极性排列为正极性14与负极性16交替依序排列，且位于同一行的子像素12的极性排列亦为正极性14与负极性16交替依序排列。

并且，当液晶显示面板进行白色垂直条状图案的测试时，位于同一列的像素呈现一亮一暗交替排列的画面，且位于同一行的像素呈同时亮或同时暗的画面。在此驱动方式中，位于第一列已开启的红色子像素与蓝色子像素皆具有正极性，且位于第一列已开启的绿色子像素则具有负极性。其中，子像素的极性由各子像素的像素电极的电压相较于共通电压来做判定，当子像素的极性为正极性时，像素电极的电压大于共通电压，且像素电极处于高电位。反之，像素电极的电压小于共通电压，且像素电极处于低电位。

请参考图2，图2为图1位于第一列的红色子像素/蓝色子像素的像素电极的电压与绿色子像素的像素电极的电压的时序示意图。如图1与图2所示，位于同一列中，当具有正极性14的子像素12数量较具有负极性16的子像素12的多时，即表示提供至红色子像素12与蓝色子像素12的数据信号Vd位于高电位，而提供至绿色子像素12的数据信号Vd位于低电位，共通电压Vcom的大小容易受到提供至红色子像素12与蓝色子像素12的数据信号Vd影响而往高电位的电压偏移，使驱动红色子像素12/蓝色子像素12的像素电压差变小，而使驱动绿色子像素12的像素电压差增加。进一步造成红色子像素12/蓝色子像素12所显示出的灰阶较低，而绿色子像素12所显示出的灰阶较高。因此，当液晶显示面板10利用点反转的驱动方式来进行白色垂直条状图案的测试时，液晶显示面板10会产生偏绿色的画面。有鉴于此，解决产生偏绿色画面的问题实为业界努力的目标。

发明内容

本发明的目的的在于提供一种液晶显示面板、像素阵列基板及其像素结构，以解决上述产生偏绿色画面的问题。

为实现上述的目的，本发明提供一种像素结构，设置于一基板上。基板上具有一第一子像素区、一第二子像素区以及一第三子像素区。像素结构包括多条数据线、一扫描线、一第一上侧子像素、一第二上侧子像素、一第三上侧子像素、一第一下侧子像素、一第二下侧子像素、一第三下侧子像素、一第一共通线以及一第二共通线。数据线包括一第一数据线、一第二数据线、一第三数据线、一第四数据线、一第五数据线以及一第六数据线。第一数据线位于第一子像素区的一侧，且第二数据线与第三数据线位于第一子像素区与第二子像素区之间。第四数据线与第五数据线位于第二子像素区与第三子像素区之间，且第六数据线位于第三子像素区的一侧。扫描线与数据线交错，且扫描线穿越第一子像素区、第二子像素区与第三子像素区。第一上侧子像素、第二上侧子像素以及第三上侧子像素分别位于第一子像素区、第二子像素区以及第三子像素区内的扫描线的一上侧，且电性连接至扫描线。第一上侧子像素与第一数据线电性连接，第二上侧子像素与第四数据线电性连接，且第三上侧子像素与第五数据线电性连接。第一下侧子像素、第二下侧子像素以及第三下侧子像素分别位于第一子像素区、第二子像素区以及第三子像素区内的扫描线的一下侧，且电性连接至扫描线。第一下侧子像素与第二数据线电性连接，第二下侧子像素与第三数据线电性连接，且第三下侧子像素与第六数据线电性连接。第一共通线穿越第一上侧子像素、第二上侧子像素以及第三上侧子像素，并与数据线部分重叠。第一共通线与第一数据线之间形成一第一上侧耦合电容，第一共通线与第二数据线之间形成一第二上侧耦合电容，第一共通线与第三数据线之间形成一第三上侧耦合电容，第一共通线与第四数据线之间形成一第四上侧耦合电容，第一共通线与第五数据线之间形成一第五上侧耦合电容，第一共通线与第六数据线之间形成一第六上侧耦合电容，其中第三上侧耦合电容小于第二上侧耦合电容，且第五上侧耦合电容小于第四上侧耦合电容。第二共通线穿越第一下侧子像素、第二下侧子像素以及第三下侧子像素，并与数据线部分重叠。

为实现上述的目的，本发明提供一种像素阵列基板。像素阵列基板包括一基板、多个第一像素结构以及多个第二像素结构。基板上定义有多个第一像素区与多个第二像素区。第一像素区与第二像素区以矩阵方式排列，且于同一列或同一行中，各第一像素区与各第二像素区依序交替排列。各第一像素区与各第二像素区内分别定义有一第一子像素区、一第二子像素区以及一第三子像素区。第一像素结构与第二像素结构设置于基板上。各第一像素结构分别设于各第一像素区内，且各第二像素结构分别设于各第二像素区内。各第一像素结构与各第二像素结构分别包括多条数据线、一扫描线、一第一上侧子像素、一第二上侧子像素、一第三上侧子像素、一第一下侧子像素、一第二下侧子像素、一第三下侧子像素、一第一共通线以及一第二共通线。数据线包括一第一数据线、一第二数据线、一第三数据线、一第四数据线、一第五数据线以及一第六数据线。第一数据线位于第一子像素区的一侧，且第二数据线与第三数据线位于第一子像素区与第二子像素区之间。第四数据线与第五数据线位于第二子像素区与第三子像素区之间，且第六数据线位于第三子像素区的一侧。扫描线与数据线交错，且扫描线穿越第一子像素区、第二子像素区与第三子像素区。第一上侧子像素、第二上侧子像素以及第三上侧子像素分别位于第一子像素区、第二子像素区以及第三子像素区内的扫描线的一上侧，且电性连接至扫描线。在各第一像素结构中，第一上侧子像素与第一数据线电性连接，第二上侧子像素与第四数据线电性连接，且第三上侧子像素与第五数据线电性连接。在各第二像素结构中，第一上侧子像素与第二数据线电性连接，第二上侧子像素与第三数据线电性连接，且第三上侧子像素与第六数据线电性连接。第一下侧子像素、第二下侧子像素以及第三下侧子像素分别位于第一子像素区、第二子像素区以及第三子像素区内的扫描线的一下侧，且电性连接至扫描线。在各第一像素结构中，第一下侧子像素与第二数据线电性连接，第二下侧子像素与第三数据线电性连接，且第三下侧子像素与第六数据线电性连接。在各第二像素结构中，第一下侧子像素与第一数据线电性连接，第二下侧子像素与第四数据线电性连接，且第三下侧子像素与第五数据线电性连接。第一共通线穿越第一上侧子像素、第二上侧子像素以及第三上侧子像素，并与数据线部分重叠。第一共通线与第一数据线之间形成一第一上侧耦合电容，第一共通线与第二数据线之间形成一第二上侧耦合电容，第一共通线与第三数据线之间形成一第三上侧耦合电容，第一共通线与第四数据线之间形成一第四上侧耦合电容，第一共通线与第五数据线之间形成一第五上侧耦合电容，第一共通线与第六数据线之间形成一第六上侧耦合电容，其中在各第一像素结构中，第三上侧耦合电容小于第二上侧耦合电容，且第五上侧耦合电容小于第四上侧耦合电容。第二共通线穿越第一下侧子像素、第二下侧子像素以及第三下侧子像素，并与数据线部分重叠。

为实现上述的目的，本发明提供一种液晶显示面板。液晶显示面板包括一第一基板、多个第一像素结构、多个第二像素结构、一第二基板以及一液晶层。第一基板上定义有多个第一像素区与多个第二像素区。第一像素区与第二像素区以矩阵方式排列，且于同一列或同一行中，各第一像素区与各第二像素区依序交替排列。各第一像素区与各第二像素区内分别定义有一第一子像素区、一第二子像素区以及一第三子像素区。第一像素结构与第二像素结构设置于第一基板上。各第一像素结构分别设于各第一像素区内，且各第二像素结构分别设于各第二像素区内。各第一像素结构与各第二像素结构分别包括多条数据线、一扫描线、一第一上侧子像素、一第二上侧子像素、一第三上侧子像素、一第一下侧子像素、一第二下侧子像素、一第三下侧子像素、一第一共通线以及一第二共通线。数据线包括一第一数据线、一第二数据线、一第三数据线、一第四数据线、一第五数据线以及一第六数据线。第一数据线位于第一子像素区的一侧，且第二数据线与第三数据线位于第一子像素区与第二子像素区之间。第四数据线与第五数据线位于第二子像素区与第三子像素区之间，且第六数据线位于第三子像素区的一侧。扫描线与数据线交错，且扫描线穿越第一子像素区、第二子像素区与第三子像素区。第一上侧子像素、第二上侧子像素以及第三上侧子像素分别位于第一子像素区、第二子像素区以及第三子像素区内的扫描线的一上侧，且电性连接至扫描线。在各第一像素结构中，第一上侧子像素与第一数据线电性连接，第二上侧子像素与第四数据线电性连接，且第三上侧子像素与第五数据线电性连接。在各第二像素结构中，第一上侧子像素与第二数据线电性连接，第二上侧子像素与第三数据线电性连接，且第三上侧子像素与第六数据线电性连接。第一下侧子像素、第二下侧子像素以及第三下侧子像素分别位于第一子像素区、第二子像素区以及第三子像素区内的扫描线的一下侧，且电性连接至扫描线。在各第一像素结构中，第一下侧子像素与第二数据线电性连接，第二下侧子像素与第三数据线电性连接，且第三下侧子像素与第六数据线电性连接。在各第二像素结构中，第一下侧子像素与第一数据线电性连接，第二下侧子像素第四数据线电性连接，且第三下侧子像素与第五数据线电性连接。第一共通线穿越第一上侧子像素、第二上侧子像素以及第三上侧子像素，并与数据线部分重叠。第一共通线与第一数据线之间形成一第一上侧耦合电容，第一共通线与第二数据线之间形成一第二上侧耦合电容，第一共通线与第三数据线之间形成一第三上侧耦合电容，第一共通线与第四数据线之间形成一第四上侧耦合电容，第一共通线与第五数据线之间形成一第五上侧耦合电容，第一共通线与第六数据线之间形成一第六上侧耦合电容，其中在各第一像素结构中，第三上侧耦合电容小于第二上侧耦合电容，且第五上侧耦合电容小于第四上侧耦合电容。第二共通线穿越第一下侧子像素、第二下侧子像素以及第三下侧子像素，并与数据线部分重叠。第二基板与第一基板相对设置，且液晶层设置于第一基板与第二基板之间。

为实现上述的目的，本发明另提供一种像素结构，设置于一基板上。基板上具有一第一子像素区、一第二子像素区以及一第三子像素区。像素结构包括多条奇数数据线、多条偶数数据线、一扫描线、一第一上侧子像素、一第二上侧子像素、一第三上侧子像素、一第一下侧子像素、一第二下侧子像素、一第三下侧子像素、一第一共通线以及一第二共通线。奇数数据线包括一第一数据线、一第三数据线以及一第五数据线，且分别位于第一子像素区、第二子像素区以及第三子像素区的一侧。偶数数据线包括一第二数据线、一第四数据线以及一第六数据线，且分别位于第一子像素区、第二子像素区以及第三子像素区的另一侧。扫描线设置于基板上，并与数据线交错，且扫描线穿越第一子像素区、第二子像素区与第三子像素区。第一上侧子像素、第二上侧子像素以及第三上侧子像素分别位于第一子像素区、第二子像素区以及第三子像素区内的扫描线的一上侧，其中第一上侧子像素与扫描线以及第一数据线电性连接，第二上侧子像素与扫描线以及第四数据线电性连接，且第三上侧子像素与扫描线以及第五数据线电性连接。第一下侧子像素、第二下侧子像素以及第三下侧子像素，分别位于第一子像素区、第二子像素区以及第三子像素区内的扫描线的一下侧，其中第一下侧子像素与扫描线以及第二数据线电性连接，第二下侧子像素与扫描线以及第三数据线电性连接，且第三下侧子像素与扫描线以及第六数据线电性连接。一第一共通线，穿越第一上侧子像素、第二上侧子像素以及第三上侧子像素，并与数据线部分重叠。第一共通线与各奇数数据线之间形成一第一上侧耦合电容，且第一共通线与各偶数数据线之间形成一第二上侧耦合电容，其中第一上侧耦合电容小于第二上侧耦合电容。第二共通线穿越第一下侧子像素、第二下侧子像素以及第三下侧子像素，并与数据线部分重叠。

本发明的像素结构提供电性连接至第一上侧子像素的第一上侧耦合电容与电性连接至第三上侧子像素的第五上侧耦合电容小于电性连接至第二上侧子像素的第四上侧耦合电容，使用于显示绿色的第二上侧子像素对共通电压的影响较用于显示红色的第一上侧子像素与用于显示蓝色的第三上侧子像素为大，因此当第一上侧子像素与第三上侧子像素的极性不同于第二上侧子像素的极性时，像素结构可通过调整第一上侧耦合电容、第四上侧耦合电容以及第五上侧耦合电容，而具有一致的像素电压，以解决像素结构的子像素偏绿化的问题。

附图说明

为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：

图1为公知液晶显示面板利用点反转的驱动方式所显示的白色垂直条状图案的子像素极性排列示意图；

图2为图1位于第一列的红色子像素/蓝色子像素的像素电极的电压与绿色子像素的像素电极的电压的时序示意图；

图3为本发明一子像素的等效电路示意图；

图4为本发明第一较佳实施例的液晶显示面板的剖面示意图；

图5为本发明第一较佳实施例的像素阵列基板的俯视示意图；

图6为本发明第一较佳实施例的第一像素结构的俯视示意图；

图7为本发明第一较佳实施例的第二像素结构的俯视示意图；

图8为图5中区域A的放大示意图；

图9为图5中区域B的放大示意图；

图10为图5中区域C的放大示意图；

图11为图5中区域D的放大示意图；

图12为图5中区域A的另一实施方案；

图13至图15分别为图5中区域B、区域C以及区域D的另一实施方案；

图16为本发明第一较佳实施例的数据线与扫描线的重叠部分的放大示意图；

图17为本发明第一较佳实施例的数据线与扫描线的重叠部分的另一实施方案；

图18为本发明第二较佳实施例的像素阵列基板的俯视示意图；

图19为本发明第二较佳实施例的第一数据线与第六数据线以及第一共通线的重叠结构示意图；

图20为本发明第三较佳实施例的像素阵列基板的示意图；

图21为本发明第三较佳实施例的第二数据线与第三数据线以及第二共通线的重叠结构示意图；

图22为本发明第四较佳实施例的像素阵列基板的示意图；

图23为本发明第五较佳实施例的像素阵列基板的示意图；

图24为图23中区域A的放大示意图；

图25为图23中区域B的放大示意图；

图26为图5的区域A中第二上侧耦合电容的另一实施方案的剖面示意图；

图27为图5的区域A中第三上侧耦合电容的另一实施方案的剖面示意图。

其中，附图标记

10     液晶显示面板          12      子像素

14     正极性                16      负极性

18     像素                  100     子像素

102    扫描线                104     数据线

106    晶体管                108     共通电极

110    共通线                112     储存电容

114    液晶电容              116     耦合电容

118    耦合电容              120     耦合电容

122    耦合电容              130     液晶显示面板

132    像素阵列基板          134     彩色滤光片基板

136    液晶层                138     基板

140    第一像素结构          142     第二像素结构

144    第一像素区            146     第二像素区

148    第一子像素区          150     第二子像素区

152    第三子像素区          154a    第一方向

154b   第二方向              156     数据线

156a   第一数据线            156b    第二数据线

156c   第三数据线            156d    第四数据线

156e   第五数据线            156f    第六数据线

158    扫描线                160     子像素

160a   第一上侧子像素        160b    第二上侧子像素

160c   第三上侧子像素        160d    第一下侧子像素

160e   第二下侧子像素        160f    第三下侧子像素

162    第一共通线            164     第二共通线

166    子像素电极            168     晶体管

170    凹口                  172     延伸部

174    凹口                  176     延伸部

178    延伸部                180     凹口

182     延伸部              184     凹口

186     凹口                188     延伸部

190     延伸部              192     凹口

194     延伸部              196     延伸部

198a    第一上侧耦合电容    198b    第二上侧耦合电容

198c    第三上侧耦合电容    198d    第四上侧耦合电容

198e    第五上侧耦合电容    198f    第六上侧耦合电容

199a    第一下侧耦合电容    199b    第二下侧耦合电容

199c    第三下侧耦合电容    199d    第四下侧耦合电容

199e    第五下侧耦合电容    199f    第六下侧耦合电容

200a    第一调整电容        200b    第二调整电容

200c    第三调整电容        200d    第四调整电容

200e    第五调整电容        200f    第六调整电容

210     像素阵列基板        250     像素阵列基板

300     像素阵列基板        350     像素阵列基板

352     第一像素群组        354     第二像素群组

356a    奇数数据线          356b    偶数数据线

358     延伸部              360     凹口

362     延伸部              364     凹口

366a    第一耦合电容        366b    第二耦合电容

366c    第三耦合电容        366d    第四耦合电容

368     绝缘层              370     电容调整层

d1      第一距离            d2      第二距离

具体实施方式

为使本领域技术人员能更进一步了解本发明，下文特列举本发明的数个较佳实施例，并配合所附附图，详细说明本发明的构成内容及所欲达成的功效。

请参考图3，图3为本发明一子像素的等效电路示意图。如图3所示，本发明的子像素100电性连接至一扫描线102以及一数据线104，并且子像素100包括一晶体管106以及一像素电极(未示于图3)。像素电极电性连接至晶体管106的漏极，且晶体管106的源极电性连接至数据线104，而晶体管106的栅极电性连接至扫描线102。并且，像素电极与共通电极108以及共通线110重叠耦合，使像素电极与共通线110之间耦合有一储存电容112，像素电极与共通电极108之间耦合有一液晶电容114。数据线104、扫描线102、共通线110以及晶体管106位于像素阵列基板上，且共通电极108位于彩色滤光片基板上。此外，晶体管106的漏极与扫描线102之间耦合有一栅极-漏极之间的耦合电容116，且数据线104与扫描线102之间耦合有一栅极-源极之间的耦合电容118。数据线104与阵列基板的共通线110之间耦合有一阵列基板侧的数据线104-共通线110之间的耦合电容120，且数据线104与彩色滤光片基板的共通电极108之间另耦合有一彩色滤光片基板侧的数据线104-共通电极108之间的耦合电容122。由此可知，当晶体管106接收到一扫描信号而开启时，数据信号亦会通过晶体管106而提供至像素电极。此时，由于数据线104与共通线110或共通电极108之间具有耦合电容，亦即阵列基板侧的数据线104-共通线110之间的耦合电容120、彩色滤光片基板侧的数据线104-共通电极108之间的耦合电容122、储存电容112以及液晶电容114，因此共通线110与共通电极108上的电压会受到数据信号的影响而产生偏移。

因此，为了改善因极性不平衡所产生偏绿色画面的问题，本发明在不改变彩色滤光片基板侧的数据线104-共通电极108之间的耦合电容122、储存电容112以及液晶电容114的情况下，通过分别调整阵列基板侧的数据线104-共通线110之间的各耦合电容120的大小，使单一像素区内红色子像素、绿色子像素与蓝色子像素电性连接至不同数据线104-共通线110之间的耦合电容120。借此，红色子像素、绿色子像素与蓝色子像素得以具有相同大小的像素电压，进而解决偏绿色画面的问题。

请参考图4，图4为本发明第一较佳实施例的液晶显示面板的剖面示意图。如图4所示，液晶显示面板130包括一第一基板、一第二基板与一液晶层，例如是一像素阵列基板132、一彩色滤光片基板134以及一液晶层136。像素阵列基板132与彩色滤光片基板134相对设置，且液晶层136设于像素阵列基板132与彩色滤光片基板134之间。

为了清楚说明本较佳实施例的像素阵列基板，请参考图5，图5为本发明第一较佳实施例的像素阵列基板的俯视示意图。如图5所示，像素阵列基板132包括一基板138、多个第一像素结构140以及多个第二像素结构142。基板138上定义有多个第一像素区144与多个第二像素区146，且第一像素区144与第二像素区146以矩阵方式排列。在同一列或同一行中，各第一像素区144与各第二像素区146依序交替排列，其中各第一像素区144与各第二像素区146内分别定义有一第一子像素区148、一第二子像素区150以及一第三子像素区152，且第一子像素区148、第二子像素区150与第三子像素区152沿着一第一方向154a依序排列。各第一像素结构140设于各第一像素区144内的基板138上，且各第二像素结构142设于各第二像素区150内的基板138上。第一像素结构140与第二像素结构142分别包括多条数据线156、一扫描线158、多个子像素160、一第一共通线162以及一第二共通线164。此外，在本较佳实施例中，第一子像素区148例如包括一红色子像素区，第二子像素区150例如包括一绿色子像素区，第三子像素区152例如包括一蓝色子像素区。但不以此为限，第一子像素区148、第二子像素区150或第三子像素区152亦可为红色子像素区、绿色子像素区与蓝色子像素区的任一个或为其他颜色的子像素区，使第一子像素区148、第二子像素区150以及第三子像素区152的组合可显示出白色。

请参考图6与图7，图6为本发明第一较佳实施例的第一像素结构的俯视示意图，图7为本发明第一较佳实施例的第二像素结构的俯视示意图。如图6与图7所示，在第一像素结构140与第二像素结构142中，子像素160包括一第一上侧子像素160a、一第二上侧子像素160b、一第三上侧子像素160c、一第一下侧子像素160d、一第二下侧子像素160e、一第三下侧子像素160f，且各子像素160包括一子像素电极166以及一晶体管168。第一上侧子像素160a与第一下侧子像素160d设于第一子像素区148内，用于显示出红色。第二上侧子像素160b与第二下侧子像素160e设于第二子像素区150内，用于显示出绿色。第三上侧子像素160c与第三下侧子像素160f设于第三子像素区152内，用于显示出蓝色。

扫描线158与数据线156交错，且沿着第一方向154a设置于基板138上。扫描线158穿越第一子像素区148、第二子像素区150与第三子像素区152，使第一上侧子像素160a、第二上侧子像素160b以及第三上侧子像素160c分别位于第一子像素区148、第二子像素区150以及第三子像素区152内的扫描线158的一上侧，且使第一下侧子像素160d、第二下侧子像素160e以及第三下侧子像素160f分别位于第一子像素区148、第二子像素区150以及第三子像素区152内的扫描线158的一下侧。并且，扫描线158电性连接至第一上侧子像素160a、第二上侧子像素160b、第三上侧子像素160c、第一下侧子像素160d、第二下侧子像素160e以及第三下侧子像素160f的晶体管168的栅极。

数据线156沿着一第二方向154b设置于基板138上，且数据线156包括一第一数据线156a、一第二数据线156b、一第三数据线156c、一第四数据线156d、一第五数据线156e以及一第六数据线156f。第一数据线156a位于第一子像素区148的一侧，且第二数据线156b与第三数据线156c位于第一子像素区148与第二子像素区150之间。第四数据线156d与第五数据线156e位于第二子像素区150与第三子像素区152之间，且第六数据线156f位于第三子像素区152的一侧。

此外，第一共通线162穿越第一上侧子像素160a、第二上侧子像素160b以及第三上侧子像素160c，并与各数据线156部分重叠，使第一共通线162与第一数据线156a之间形成一第一上侧耦合电容198a，第一共通线162与第二数据线156b之间形成一第二上侧耦合电容198b，第一共通线162与第三数据线156c之间形成一第三上侧耦合电容198c，第一共通线162与第四数据线156d之间形成一第四上侧耦合电容198d，第一共通线162与第五数据线156e之间形成一第五上侧耦合电容198e，第一共通线162与第六数据线156f之间形成一第六上侧耦合电容198f。第二共通线164穿越第一下侧子像素160d、第二下侧子像素160e以及第三下侧子像素160f，并与各数据线156部分重叠，使第二共通线164与第一数据线156a之间形成一第一下侧耦合电容199a，第二共通线164与第二数据线156b之间形成一第二下侧耦合电容199b，第二共通线164与第三数据线156c之间形成一第三下侧耦合电容199c，第二共通线164与第四数据线156d之间形成一第四下侧耦合电容199d，第二共通线164与第五数据线156e之间形成一第五下侧耦合电容199e，第二共通线164与第六数据线156f之间形成一第六下侧耦合电容199f。

在第一像素结构140中，第一上侧子像素160a的晶体管166的漏极电性连接至第一数据线156a，第二上侧子像素160b电性连接至第四数据线156d的晶体管166的漏极，且第三上侧子像素160c电性连接至第五数据线156e的晶体管166的漏极。第一下侧子像素160d电性连接至第二数据线156b的晶体管166的漏极，第二下侧子像素160e电性连接至第三数据线156c的晶体管166的漏极，且第三下侧子像素160f电性连接至第六数据线156f的晶体管166的漏极。

当液晶显示面板开始显示时，第一数据线156a、第三数据线156c以及第五数据线156e分别传送一具有一第三极性，例如：正极性，的显示信号至相对应的子像素160，且第二数据线156b、第四数据线156d以及第六数据线156f传送一具有一第四极性，例如：负极性，的显示信号至相对应的子像素160，其中第三极性相反于第四极性。因此，在第一像素结构140中，第一上侧子像素160a、第三上侧子像素160c以及第二下侧子像素160e分别具有一第一极性，例如：正极性，且第三极性相同于第一极性。第二上侧子像素160b、第一下侧子像素160d以及第三下侧子像素160f具有一第二极性，例如：负极性，且第四极性相同于第二极性，其中第一极性与第二极性相反。

在第二像素结构142中，第一上侧子像素160a与第二数据线156b电性连接，第二上侧子像素160b与第三数据线156c电性连接，且第三上侧子像素160c与第六数据线156f电性连接。第一下侧子像素160d与第一数据线156a电性连接，第二下侧子像素160e与第四数据线156d电性连接，且第三下侧子像素160f与第五数据线156e电性连接。当液晶显示面板开始显示时，第二像素结构142的第一上侧子像素160a、第三上侧子像素160c以及第二下侧子像素160e分别具有第二极性，且第二上侧子像素160b、第一下侧子像素160d以及第三下侧子像素160f具有第一极性。

值得注意的是，在本较佳实施例的第一像素结构140中，第三上侧耦合电容198c小于第二上侧耦合电容198b，且第五上侧耦合电容198e小于第四上侧耦合电容198d。第三上侧耦合电容198c相同于第五上侧耦合电容198e，且第二上侧耦合电容198b相同于第四上侧耦合电容198d。并且，第三下侧耦合电容199c大于第二下侧耦合电容199b，且第五下侧耦合电容199e大于第四下侧耦合电容199d。第三下侧耦合电容199c相同于第五下侧耦合电容199e，且第二下侧耦合电容199b相同于第四下侧耦合电容199d。第一下侧耦合电容199a大于第一上侧耦合电容198a，且第六上侧耦合电容198f大于第六下侧耦合电容198f。第一下侧耦合电容199a相同于第六上侧耦合电容198f，且第一上侧耦合电容198a相同于第六下侧耦合电容199f。

此外，在本较佳实施例的第二像素结构142中，第三上侧耦合电容198c大于第二上侧耦合电容198b，且第五上侧耦合电容198e大于第四上侧耦合电容198d。第三上侧耦合电容198c相同于第五上侧耦合电容198e以及第一像素结构140的第三下侧耦合电容199c与第五下侧耦合电容199e，且第二上侧耦合电容198b相同于第四上侧耦合电容198d以及第一像素结构140的第二下侧耦合电容199b与第四下侧耦合电容199d。第三下侧耦合电容199c小于第二下侧耦合电容199b，且第五下侧耦合电容199e小于第四下侧耦合电容199d。第三下侧耦合电容199c相同于第五下侧耦合电容199e以及第一像素结构140的第三上侧耦合电容198c与第五上侧耦合电容198e，且第二下侧耦合电容199b相同于第四下侧耦合电容199d以及第一像素结构140的第二上侧耦合电容198b与第四上侧耦合电容198d。第一上侧耦合电容198a大于第一下侧耦合电容199a，且第六下侧耦合电容199f大于第六上侧耦合电容198f。第一上侧耦合电容198a相同于第六下侧耦合电容199f，且第一下侧耦合电容199a相同于第六上侧耦合电容198f。

由此可知，本较佳实施例的第一像素结构提供电性连接至第一上侧子像素的第一上侧耦合电容与电性连接至第三上侧子像素的第五上侧耦合电容小于电性连接至第二上侧子像素的第四上侧耦合电容，使用于显示绿色的第二上侧子像素对共通电压的影响较用于显示红色的第一上侧子像素与用于显示蓝色的第三上侧子像素为大，因此当第一上侧子像素与第三上侧子像素的极性不同于第二上侧子像素的极性时，本较佳实施例可通过调整第一上侧耦合电容、第四上侧耦合电容以及第五上侧耦合电容，使各第一像素结构的上侧子像素的像素电压一致，以解决第一像素结构的上侧子像素偏绿化的问题。同理，通过调整第二下侧耦合电容、第三下侧耦合电容以及第六下侧耦合电容可解决第一像素结构的下侧子像素偏绿化的问题。并且，本较佳实施例的第二像素结构可通过调整第二上侧耦合电容、第三上侧耦合电容以及第六上侧耦合电容来解决上侧子像素偏绿化的问题，且通过调整第一下侧耦合电容、第四下侧耦合电容以及第五下侧耦合电容来解决下侧子像素偏绿化的问题。

另外，值得注意的是，本较佳实施例的第一像素结构通过提供第一下侧耦合电容大于第一上侧耦合电容，以补偿因降低第一上侧耦合电容所造成的第一数据线负载改变，进而避免第一上侧子像素显示异常。同理，第四上侧耦合电容可通过第四下侧耦合电容来补偿，且第五上侧耦合电容可通过第五下侧耦合电容来补偿，以避免第一上侧子像素、第二上侧子像素与第三上侧子像素显示异常。并且，第二下侧耦合电容、第三下侧耦合电容以及第六下侧耦合电容可分别通过第二上侧耦合电容、第三上侧耦合电容以及第六上侧耦合电容来补偿。第二像素结构的第一下侧耦合电容、第四下侧耦合电容、第五下侧耦合电容、第二上侧耦合电容、第三上侧耦合电容以及第六上侧耦合电容可分别通过第一上侧耦合电容、第四上侧耦合电容、第五上侧耦合电容、第二下侧耦合电容、第三下侧耦合电容以及第六下侧耦合电容来补偿。

为了清楚说明各耦合电容的结构，本较佳实施例将各上侧耦合电容以及各上侧耦合电容的结构归纳为四种结构，分别设于区域A、B、C、D中。请参考图8至图11，且一并参考图5。图8为图5中区域A的放大示意图，图9为图5中区域B的放大示意图，图10为图5中区域C的放大示意图，且图11为图5中区域D的放大示意图。如图5所示，各第一像素结构140的第二上侧耦合电容198b、第三上侧耦合电容198c、第四上侧耦合电容198d以及第五上侧耦合电容198e与各第二像素结构142的第二下侧耦合电容199b、第三下侧耦合电容199c、第四下侧耦合电容199d以及第五下侧耦合电容199e位于区域A中。各第一像素结构140的第二下侧耦合电容199b、第三下侧耦合电容199c、第四下侧耦合电容199d以及第五下侧耦合电容199e与各第二像素结构142的第二上侧耦合电容198b、第三上侧耦合电容198c、第四上侧耦合电容198d以及第五上侧耦合电容198e位于区域B中。各第一像素结构140的第一下侧耦合电容199a以及第六上侧耦合电容198f与各第二像素结构142的第一上侧耦合电容198a以及第六下侧耦合电容199f位于区域C中。各第一像素结构140的第一上侧耦合电容198a以及第六下侧耦合电容199f与各第二像素结构142的第一下侧耦合电容199a以及第六上侧耦合电容198f位于区域D中。

为了清楚描述耦合电容于区域A中的结构，以下说明以第一像素结构的第二上侧耦合电容与第三上侧耦合电容为例。如图5与图8所示，第一像素结构140位于区域A的第三上侧耦合电容198c具有一凹口170，且凹口170设置于第三数据线156c中，用于调整第一共通线162与第三数据线156c的一重叠面积，以控制第三上侧耦合电容198c的耦合电容值。位于区域A中的第二上侧耦合电容198b具有一延伸部172，且延伸部172设置于第二数据线156b中，用于调整第一共通线162与第二数据线156b的一重叠面积，以控制第二上侧耦合电容198b的耦合电容值。以此类推，第一像素结构140位于区域A中的第五上侧耦合电容198e与第二像素结构142位于区域A中的第三下侧耦合电容199c以及第五下侧耦合电容199e分别具有一凹口170，且凹口170分别设置于第一像素结构140的第五数据线156e与第二像素结构142的第三数据线156c与第五数据线156e中，以控制第一像素结构140的第五上侧耦合电容198e与第二像素结构142的第三下侧耦合电容199c以及第五下侧耦合电容199e的耦合电容值。

然而，本发明并不限于通过改变共通线与数据线的重叠面积来调整耦合电容，于其他实施例中，耦合电容亦可通过改变共通线与数据线间的距离来调整。以上述区域A中的第二上侧耦合电容与第三上侧耦合电容为例，并请参考图26与图27。图26为图5的区域A中第二上侧耦合电容198b的另一实施方案的剖面示意图。图27为图5的区域A中第三上侧耦合电容198c的另一实施方案的剖面示意图。如图26所示，第二上侧耦合电容198b由第一共通线162、一绝缘层368以及第二数据线156b所构成，并且第一共通线162与第二数据线156b之间具有一第一距离d1，亦即为绝缘层368的厚度。另外，如图27所示，相较于第二上侧耦合电容198b，第三上侧耦合电容198c另具有一电容调整层370，设于第一共通线162与第三数据线156c之间，以用于控制第三上侧耦合电容198c的耦合电容值。并且，第一共通线162与第三数据线156c之间具有一第二距离d2，相同于电容调整层370与绝缘层368的总厚度。于本实施方案中，位于第二上侧耦合电容198b与第三上侧耦合电容198c的绝缘层368具有相同厚度，使第一距离d1小于第二距离d2，因此第二上侧耦合电容198b大于第三上侧耦合电容198c。本实施方案的电容调整层370可由非晶硅材料所构成，且可于形成晶体管的半导体层时同时形成，所以不需另额外增加一道步骤。但本发明不以此为限。

并且，为了清楚描述耦合电容于区域B中的结构，以下说明以第一像素结构的第二下侧耦合电容199b与第三下侧耦合电容为例。如图9所示，第一像素结构140位于区域B中的第二下侧耦合电容199b具有一凹口174，且凹口174设置于第二数据线156b中，用于调整第二共通线164与第二数据线156b的一重叠面积，以控制第二下侧耦合电容199b的耦合电容值。位于区域B中的第三下侧耦合电容199c具有一延伸部176，且延伸部176设置于第三数据线156c中，用于调整第二共通线164与第三数据线156c的一重叠面积，以控制第三下侧耦合电容199c的耦合电容值。以此类推，第一像素结构140位于区域B中的第五上侧耦合电容198e与第二像素结构142位于区域B中的第三下侧耦合电容199c以及第五下侧耦合电容199e分别具有一凹口174，且凹口174分别设置于第一像素结构140的第五数据线156e与第二像素结构142单独第三数据线156c与第五数据线156e中，以控制第一像素结构140的第五上侧耦合电容198e与第二像素结构142的第三下侧耦合电容199c以及第五下侧耦合电容199e的耦合电容值。

接着，为了清楚描述耦合电容于区域C中的结构，以下说明以第一像素结构的第六上侧耦合电容与第二像素结构的第一上侧耦合电容为例。如图10所示，位于区域C中的第一像素结构140的第六上侧耦合电容198f与第二像素结构142的第一上侧耦合电容198a分别具有一延伸部178，且延伸部178分别设置于第一像素结构140的第六数据线156f以及第二像素结构142的第一数据线156a中，用于调整第一像素结构140的第一共通线162与第六数据线156f的一重叠面积以及第二像素结构142的第一共通线162与第一数据线156a的一重叠面积，以控制第一像素结构140的第六上侧耦合电容198f与第二像素结构142的第一上侧耦合电容198a的耦合电容值。以此类推，第一像素结构140位于区域C中的第一下侧耦合电容199a与第二像素结构142位于区域C中的第六下侧耦合电容199f分别具有一延伸部178，且延伸部178分别设置于第一像素结构140的第一数据线156a与第二像素结构142的第六数据线156f中，以控制第一像素结构140的第一下侧耦合电容199a与第二像素结构142的第六下侧耦合电容199f的耦合电容值。

为了清楚描述耦合电容于区域D中的结构，以下说明以第一像素结构的第六下侧耦合电容与第二像素结构的第一下侧耦合电容为例。如图11所示，位于区域D中的第一像素结构140的第六下侧耦合电容199f与第二像素结构142的第一下侧耦合电容199a分别具有一凹口180，且凹口180分别设置于第一像素结构140的第六数据线156f以及第二像素结构142的第一数据线156a中，用于调整第一像素结构140的第二共通线164与第六数据线156f的一重叠面积以及第二像素结构142的第二共通线164与第一数据线156a的一重叠面积，以控制第一像素结构140的第六下侧耦合电容199f与第二像素结构142的第一下侧耦合电容199a的耦合电容值。以此类推，第一像素结构140位于区域D中的第一上侧耦合电容198a与第二像素结构142位于区域D中的第六上侧耦合电容198f分别具有一延伸部180，且延伸部180分别设置于第一像素结构140的第一数据线156a与第二像素结构142的第六数据线156f中，以控制第一像素结构140的第一上侧耦合电容198a与第二像素结构142的第六上侧耦合电容198f的耦合电容值。

于本较佳实施例中，各数据线的凹口的面积大小与延伸部的面积大小相同，使各数据线所提供的负载相同，进而让各第一像素结构与各第二像素结构可正常运作。于其他实施例中，本发明于区域B、C、D中的耦合电容亦可通过改变共通线与数据线间的距离来调整。

此外，本发明并不限改变各数据线的结构来调整各数据线与共通线的耦合电容，亦可改变第一共通线与第二共通线的结构来调整各数据线与第一共通线以及第二共通线的重叠面积。并且，以下描述以区域A的第一像素结构的第二上侧耦合电容与第三上侧耦合电容为例来做说明。请参考图12，图12为图5中区域A的另一实施方案。如图12所示，位于区域A中的第二上侧耦合电容198b具有至少一延伸部182，且延伸部182设置于第一共通线162中，用于调整第一共通线162与第二数据线156b的一重叠面积，以控制第二上侧耦合电容198b的耦合电容值。并且，位于区域A的第三上侧耦合电容198c具有一凹口184，设于第一共通线162中，来调整第一共通线162与第三数据线156c的重叠面积。借此，第二上侧耦合电容198b即大于第三上侧耦合电容198c。但不以此为限，本发明的第三上侧耦合电容亦可未具有凹口或延伸部。同样地，第一像素结构140的第四上侧耦合电容198d的延伸部182与第五上侧耦合电容198e的凹口184亦可设于第一共通线162中，且第二像素结构140的第二下侧耦合电容199b与第四下侧耦合电容199d的延伸部182以及第三下侧耦合电容199c与第五下侧耦合电容199e的凹口184亦可设于第二共通线164中。并且，以此类推，请参考图13至图15，图13至图15分别为图5中区域B、区域C以及区域D的另一实施方案。如图13所示，第一像素结构140位于区域B中的第二下侧耦合电容199b与第四下侧耦合电容199d的凹口186以及第三下侧耦合电容199c与第五下侧耦合电容199e的延伸部188可设于第二共通线164中。同样地，第二像素结构142位于区域B中的第二上侧耦合电容198b与第四上侧耦合电容198d的凹口186以及第三上侧耦合电容198c与第五上侧耦合电容198e的延伸部188可设于第一共通线162中。如图14所示，第一像素结构140位于区域C中的第六上侧耦合电容198f的延伸部190可设于第一共通线162中。第二像素结构142位于区域C中的第一上侧耦合电容198a的延伸部190可设于第一共通线162中。同样地，第一像素结构140位于区域C中的第一下侧耦合电容199a的延伸部190可设于第二共通线164。第二像素结构142位于区域C中的第六下侧耦合电容199f的延伸部190可设于第一共通线162中。如图15所示，第一像素结构140位于区域D中的第六下侧耦合电容199f的凹口192可设于第二共通线164。第二像素结构142位于区域D中的第一下侧耦合电容199a的凹口192可设于第二共通线164中。同样地，第一像素结构140位于区域D中的第一上侧耦合电容198a的凹口192可设于第一共通线162中。第二像素结构142位于区域D中的第六上侧耦合电容198f的凹口192可设于第一共通线162中。

不过本发明亦可能因制程误差使凹口的面积与延伸部的面积并非完全相同，使各数据线的负载不同，而造成液晶显示面板显示异常。因此为了针对各数据线进行补偿，本发明通过调整各数据线与扫描线的重叠面积，来对各数据线的负载进行补偿。并且，为了更简洁地说明各数据线与扫描线的补偿情况，以下描述以第一像素结构的第二数据线与第三数据线为例来做说明。请参考图16，并请一并参考图5。图16为本发明第一较佳实施例的数据线与扫描线的重叠部分的放大示意图。如图5所示，于各第一像素结构140与各第二像素结构142中，第一数据线156a与扫描线158之间形成一第一调整电容200a，第四数据线156d与扫描线158之间形成一第二调整电容200b，且第五数据线156e与扫描线158之间形成一第三调整电容200c。第二数据线156b与扫描线158之间形成一第四调整电容200d，第三数据线156c与扫描线158之间形成一第五调整电容200e，且第六数据线156f与扫描线158之间形成一第六调整电容200f。如图16所示，于第一像素结构140中，第四调整电容200d与第六调整电容200f具有一延伸部194，且延伸部194设置于扫描线158中，以调整第二数据线156b以及第六数据线156f与扫描线158的重叠面积，进而控制第四调整电容200d与第六调整电容200f的耦合电容值。第五调整电容200e并未具有延伸部。因此，电性连接至第一下侧子像素160d的第四调整电容200d与电性连接至第三下侧子像素160f的第六调整电容200f大于电性连接至第二下侧子像素160e的第五调整电容200e，以补偿电性连接至第一下侧子像素160d的第二下侧耦合电容199b与电性连接至第三下侧子像素160f的第六下侧耦合电容199f小于电性连接至第二下侧子像素160e的第三下侧耦合电容199c的部分。

同样地，第一调整电容200a与第三调整电容200c分别具有一延伸部194，且延伸部194分别设置于扫描线158中，以调整第一数据线156a以及第五数据线156e与扫描线158的重叠面积，进而控制第一调整电容200a与第三调整电容200c的耦合电容值。并且，于本较佳实施例中，第二调整电容200b并未具有延伸部，使第二调整电容200b小于第一调整电容200a与第三调整电容200c。以此类推，本较佳实施例的第二像素结构142的第一调整电容200a、第三调整电容200c、第四调整电容200d以及第六调整电容200f亦分别具有一延伸部194，且延伸部194分别设置于扫描线158中。第二调整电容200b与第五调整电容200e并未具有延伸部。因此，第二调整电容200b小于第一调整电容200a与第三调整电容200c，且第五调整电容200e小于第四调整电容200d与第六调整电容200f。

本发明不限于利用扫描线的延伸部来调整各数据线与扫描线之间的调整电容，亦可利用各数据线的延伸部来调整各数据线与扫描线之间的调整电容。请参考图17，图17为本发明第一较佳实施例的数据线与扫描线的重叠部分的另一实施方案。如图17所示，本较佳实施例的各第一像素结构140与各第二像素结构142的第一调整电容200a、第三调整电容200b、第四调整电容200d以及第六调整电容200f亦分别具有一延伸部196，且延伸部196分别设置于第一数据线156a、第五数据线156e、第二数据线156b以及第六数据线156f中。第二调整电容200b与第五调整电容200e并未具有延伸部。因此，第二调整电容200b小于第一调整电容200a与第三调整电容200c，且第五调整电容200e小于第四调整电容200d与第六调整电容200f。

请参考图18与图19，图18为本发明第二较佳实施例的像素阵列基板的俯视示意图，图19为本发明第二较佳实施例的第一数据线与第六数据线以及第一共通线的重叠结构示意图。下述较佳实施例与第一较佳实施例相同的元件或部位仍沿用相同的符号来表示，且相同的结构不再赘述。如图18所示，相较于第一较佳实施例的像素阵列基板，第二较佳实施例的像素阵列基板200的第一上侧耦合电容198a、第一下侧耦合电容199a、第六上侧耦合电容198f以及第六下侧耦合电容199f并未具有凹口或延伸部。亦即，本较佳实施例的第一上侧耦合电容198a、第一下侧耦合电容199a、第六上侧耦合电容198f以及第六下侧耦合电容199f皆相同。并且，以第一数据线156a与第六数据线156f以及第一共通线162的重叠结构为例来进一步说明。如图19所示，本较佳实施例的像素阵列基板200的第一数据线156a与第六数据线156f并未具有凹口或延伸部，且第一共通线162重叠于第一数据线156a与第六数据线156f的部分亦未具有凹口或延伸部。同理，第二共通线164重叠于第一数据线156a与第六数据线156f的部分亦未具有凹口或延伸部。

请参考图20与图21，图20为本发明第三较佳实施例的像素阵列基板的示意图，图21为本发明第三较佳实施例的第二数据线与第三数据线以及第二共通线的重叠结构示意图。如图20所示，相较于第一较佳实施例的像素阵列基板，第三较佳实施例的像素阵列基板250的第二下侧耦合电容199b、第三下侧耦合电容199c、第四下侧耦合电容199d以及第五下侧耦合电容199e并未具有凹口或延伸部。亦即，本较佳实施例的像素阵列基板250的第二下侧耦合电容199b、第三下侧耦合电容199c、第四下侧耦合电容199d以及第五下侧耦合电容199e皆相同。并且，下述以第二数据线与第三数据线以及第二共通线的重叠结构为例来进一步说明。如图21所示，本较佳实施例的像素阵列基板250的第二数据线156b与第三数据线156c重叠于第二共通线164的部分并未具有凹口或延伸部，且第二共通线164重叠于第二数据线156b与第三数据线156c的部分亦未具有凹口或延伸部。同样地，第四数据线156d与第五数据线156e重叠于第二共通线164的部分并未具有凹口或延伸部，且第二共通线164重叠于第四数据线156d与第五数据线156e的部分亦未具有凹口或延伸部。

请参考图22，图22为本发明第四较佳实施例的像素阵列基板的示意图。如图22所示，相较于第三较佳实施例的像素阵列基板，第四较佳实施例的像素阵列基板300的第一上侧耦合电容198a、第一下侧耦合电容199a、第六上侧耦合电容198f以及第六下侧耦合电容199f并未具有凹口或延伸部。亦即，本较佳实施例除了第二下侧耦合电容199b、第三下侧耦合电容199c、第四下侧耦合电容199d以及第五下侧耦合电容199e皆相同之外，第一上侧耦合电容198a、第一下侧耦合电容199a、第六上侧耦合电容198f以及第六下侧耦合电容199f亦皆相同。

请参考图23，且一并参考图24与图25。图23为本发明第五较佳实施例的像素阵列基板的示意图，图24为图23中区域A的放大示意图，图25为图23中区域B的放大示意图。如图23所示，相较于第一较佳实施例的像素阵列基板，于第五较佳实施例的像素阵列基板350中，基板138上设置有多个第一像素群组352以及多个第二像素群组354，且各第一像素群组352与各第二像素群组354依序沿着第二方向154b交替排列。各第一像素群组352与各第二像素群组分别包括位于同一列的第一像素结构140与第二像素结构142，且数据线156包括多条奇数数据线356a与多条偶数数据线356b。奇数条数据线356a包括第一数据线156a、第三数据线156c以及第五数据线156e，且偶数条数据线356b包括第二数据线156b、第四数据线156d以及第六数据线156f。并且，第一共通线162与各奇数数据线356a之间形成一第一耦合电容366a，且第一共通线162与各偶数数据线356b之间形成一第二耦合电容366b。第二共通线164与各奇数数据线356b之间形成一第三耦合电容366c，且第二共通线164与各偶数数据线356b之间形成一第四耦合电容366d。如图24所示，于区域A的第一像素群组352中，位于区域A中的第二耦合电容366b具有至少一延伸部358，且延伸部358设置于第一共通线162中，用于调整第一共通线162与偶数数据线356b的一重叠面积，以控制第二耦合电容366b的耦合电容值。并且，第一耦合电容366a具有一凹口360，设于第一共通线162中，来调整第一共通线162与奇数数据线356a的重叠面积。因此，第一耦合电容366a小于第二耦合电容366b，且同理，位于区域A的第三耦合电容366c小于位于区域A的第四耦合电容366d。如图25所示，于区域B的第二像素群组354中，位于区域B中的第一耦合电容366a具有至少一延伸部362，且延伸部362设置于第一共通线162中，用于调整第一共通线162与奇数数据线356a的一重叠面积，以控制第一耦合电容366a的耦合电容值。并且，第二耦合电容366b具有一凹口364，设于第一共通线162中，来调整第一共通线162与偶数数据线356b的重叠面积。因此，第一耦合电容366a大于第二耦合电容366b，且同理，位于区域B的第三耦合电容366c大于位于区域B的第四耦合电容366d。

综上所述，本发明的像素结构提供电性连接至第一上侧子像素的第一上侧耦合电容与电性连接至第三上侧子像素的第五上侧耦合电容小于电性连接至第二上侧子像素的第四上侧耦合电容，使用于显示绿色的第二上侧子像素对共通电压的影响较用于显示红色的第一上侧子像素与用于显示蓝色的第三上侧子像素为大，因此当第一上侧子像素与第三上侧子像素的极性不同于第二上侧子像素的极性时，像素结构可通过调整第一上侧耦合电容、第四上侧耦合电容以及第五上侧耦合电容，而具有一致的像素电压，以解决像素结构单独子像素偏绿化的问题。并且，本发明通过提供下侧耦合电容大于上侧耦合电容，或上侧耦合电容大于下侧耦合电容，以补偿因降低上侧耦合电容或下侧耦合电容所造成的数据线负载改变，进而避免子像素显示异常。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (38)

1.一种像素结构，设置于一基板上，其特征在于，该基板上具有一第一子像素区、一第二子像素区以及一第三子像素区，该像素结构包括：

多条数据线，包括：一第一数据线，位于该第一子像素区的一侧；一第二数据线与一第三数据线，位于该第一子像素区与该第二子像素区之间；一第四数据线与一第五数据线，位于该第二子像素区与该第三子像素区之间；以及一第六数据线，位于该第三子像素区的一侧；

一扫描线，与这些数据线交错，且该扫描线穿越该第一子像素区、该第二子像素区与该第三子像素区；

一第一上侧子像素、一第二上侧子像素以及一第三上侧子像素，分别位于该第一子像素区、该第二子像素区以及该第三子像素区内的该扫描线的一上侧，且电性连接至该扫描线，其中该第一上侧子像素与该第一数据线电性连接，该第二上侧子像素与该第四数据线电性连接，且该第三上侧子像素与该第五数据线电性连接；

一第一下侧子像素、一第二下侧子像素以及一第三下侧子像素，分别位于该第一子像素区、该第二子像素区以及该第三子像素区内的该扫描线的一下侧，且电性连接至该扫描线，其中该第一下侧子像素与该第二数据线电性连接，该第二下侧子像素与该第三数据线电性连接，且该第三下侧子像素与该第六数据线电性连接；

一第一共通线，穿越该第一上侧子像素、该第二上侧子像素以及该第三上侧子像素，并与这些数据线部分重叠，其中，该第一共通线与该第一数据线之间形成一第一上侧耦合电容，该第一共通线与该第二数据线之间形成一第二上侧耦合电容，该第一共通线与该第三数据线之间形成一第三上侧耦合电容，该第一共通线与该第四数据线之间形成一第四上侧耦合电容，该第一共通线与该第五数据线之间形成一第五上侧耦合电容，该第一共通线与该第六数据线之间形成一第六上侧耦合电容，其中该第三上侧耦合电容小于该第二上侧耦合电容，且该第五上侧耦合电容小于该第四上侧耦合电容；以及

一第二共通线，穿越该第一下侧子像素、该第二下侧子像素以及该第三下侧子像素，并与这些数据线部分重叠，其中，该第二共通线与该第二数据线之间形成一第二下侧耦合电容，该第二共通线与该第三数据线之间形成一第三下侧耦合电容，该第二共通线与该第四数据线之间形成一第四下侧耦合电容，该第二共通线与该第五数据线之间形成一第五下侧耦合电容，该第二共通线与该第六数据线之间形成一第六下侧耦合电容。

2.根据权利要求1所述的像素结构，其特征在于，该第一上侧子像素、该第三上侧子像素以及该第二下侧子像素分别具有一第一极性，且该第二上侧子像素、该第一下侧子像素以及该第三下侧子像素具有一第二极性，而该第一极性与该第二极性相反。

3.根据权利要求2所述的像素结构，其特征在于，第一极性包括正极性，该第二极性包括负极性。

4.根据权利要求2所述的像素结构，其特征在于，该第一数据线、该第三数据线以及该第五数据线分别传送一具有一第三极性的显示信号，且该第二数据线、该第四数据线以及该第六数据线传送一具有一第四极性的显示信号，其中该第三极性相反于该第四极性，该第三极性相同于该第一极性，且该第四极性相同于该第二极性。

5.根据权利要求1所述的像素结构，其特征在于，该第一子像素区包括一红色子像素区，该第二子像素区包括一绿色子像素区，以及该第三子像素区包括一蓝色子像素区。

6.根据权利要求1所述的像素结构，其特征在于，该第三上侧耦合电容与该第五上侧耦合电容分别具有一凹口，且这些凹口分别设置于该第一共通线或该第三数据线以及该第五数据线中，用于调整该第一共通线与该第三数据线以及该第五数据线的一重叠面积，以控制该第三上侧耦合电容与该第五上侧耦合电容的耦合电容值。

7.根据权利要求1所述的像素结构，其特征在于，该第三上侧耦合电容与该第五上侧耦合电容分别具有一电容调整层，且各该电容调整层分别设置于该第一共通线与第三数据线之间以及设置于该第一共通线与第五数据线之间，以控制该第三上侧耦合电容与该第五上侧耦合电容的耦合电容值。

8.根据权利要求1所述的像素结构，其特征在于，该第二上侧耦合电容与该第四上侧耦合电容分别具有一延伸部，且这些延伸部分别设置于该第一共通线或该第二数据线以及该第四数据线中，用于调整该第一共通线与该第二数据线以及该第四数据线的一重叠面积，以控制该第二上侧耦合电容与该第四上侧耦合电容的耦合电容值。

9.根据权利要求1所述的像素结构，其特征在于，其中该第三下侧耦合电容大于该第二下侧耦合电容，且该第五下侧耦合电容大于该第四下侧耦合电容。

10.根据权利要求9所述的像素结构，其特征在于，该第二下侧耦合电容与该第四下侧耦合电容分别具有一凹口，且这些凹口分别设置于该第二共通线或该第二数据线以及该第四数据线中，用于调整该第二共通线与该第二数据线以及该第四数据线的一重叠面积，以控制该第二下侧耦合电容与该第四下侧耦合电容的耦合电容值。

11.根据权利要求9所述的像素结构，其特征在于，该第三下侧耦合电容与该第五下侧耦合电容分别具有一延伸部，且这些延伸部分别设置于该第二共通线或该第三数据线以及该第五数据线中，用于调整该第二共通线与该第三数据线以及该第五数据线的一重叠面积，以控制该第三下侧耦合电容与该第五下侧耦合电容的耦合电容值。

12.根据权利要求9所述的像素结构，其特征在于，该第一下侧耦合电容大于该第一上侧耦合电容，且该第六上侧耦合电容大于该第六下侧耦合电容。

13.根据权利要求1所述的像素结构，其特征在于，该第一数据线与该扫描线之间形成一第一调整电容，该第四数据线与该扫描线之间形成一第二调整电容，且该第五数据线与该扫描线之间形成一第三调整电容，而该第二调整电容小于该第一调整电容与该第三调整电容。

14.根据权利要求13所述的像素结构，其特征在于，该第二数据线与该扫描线之间形成一第四调整电容，该第三数据线与该扫描线之间形成一第五调整电容，该第六数据线与该扫描线之间形成一第六调整电容，而该第五调整电容小于该第四调整电容与该第六调整电容。

15.一种像素阵列基板，其特征在于，其包括：

一基板，该基板上定义有多个第一像素区与多个第二像素区，这些第一像素区与这些第二像素区以矩阵方式排列，且于同一列或同一行中，各该第一像素区与各该第二像素区依序交替排列，其中各该第一像素区与各该第二像素区内分别定义有一第一子像素区、一第二子像素区以及一第三子像素区；以及

多个第一像素结构与多个第二像素结构，设置于该基板上，各该第一像素结构分别设于各该第一像素区内，且各第二像素结构分别设于各该第二像素区内，各该第一像素结构与各该第二像素结构分别包括多条数据线、一扫描线、一第一上侧子像素、一第二上侧子像素、一第三上侧子像素、一第一下侧子像素、一第二下侧子像素、一第三下侧子像素、一第一共通线以及一第二共通线，其中：

所述多条数据线，包括：一第一数据线，位于该第一子像素区的一侧；一第二数据线与一第三数据线，位于该第一子像素区与该第二子像素区之间；一第四数据线与一第五数据线，位于该第二子像素区与该第三子像素区之间；以及一第六数据线，位于该第三子像素区的一侧；

该扫描线，与这些数据线交错，且该扫描线穿越该第一子像素区、该第二子像素区与该第三子像素区；

该第一上侧子像素、该第二上侧子像素以及该第三上侧子像素，分别位于该第一子像素区、该第二子像素区以及该第三子像素区内的该扫描线的一上侧，且电性连接至该扫描线，其中于各该第一像素结构中，该第一上侧子像素与该第一数据线电性连接，该第二上侧子像素与该第四数据线电性连接，且该第三上侧子像素与该第五数据线电性连接，并且其中于各该第二像素结构中，该第一上侧子像素与该第二数据线电性连接，该第二上侧子像素与该第三数据线电性连接，且该第三上侧子像素与该第六数据线电性连接；

该第一下侧子像素、该第二下侧子像素以及该第三下侧子像素，分别位于该第一子像素区、该第二子像素区以及该第三子像素区内的该扫描线的一下侧，且电性连接至该扫描线，其中于各该第一像素结构中，该第一下侧子像素与该第二数据线电性连接，该第二下侧子像素与该第三数据线电性连接，且该第三下侧子像素与该第六数据线电性连接，并且其中于各该第二像素结构中，该第一下侧子像素与该第一数据线电性连接，该第二下侧子像素与该第四数据线电性连接，且该第三下侧子像素与该第五数据线电性连接；

该第一共通线，穿越该第一上侧子像素、该第二上侧子像素以及该第三上侧子像素，并与这些数据线部分重叠，其中，该第一共通线与该第一数据线之间形成一第一上侧耦合电容，该第一共通线与该第二数据线之间形成一第二上侧耦合电容，该第一共通线与该第三数据线之间形成一第三上侧耦合电容，该第一共通线与该第四数据线之间形成一第四上侧耦合电容，该第一共通线与该第五数据线之间形成一第五上侧耦合电容，该第一共通线与该第六数据线之间形成一第六上侧耦合电容，其中于各该第一像素结构中，该第三上侧耦合电容小于该第二上侧耦合电容，且该第五上侧耦合电容小于该第四上侧耦合电容；以及

该第二共通线，穿越该第一下侧子像素、该第二下侧子像素以及该第三下侧子像素，并与这些数据线部分重叠，其中，各该第二共通线与各该第一数据线之间形成一第一下侧耦合电容，各该第二共通线与各该第二数据线之间形成一第二下侧耦合电容，各该第二共通线与各该第三数据线之间形成一第三下侧耦合电容，各该第二共通线与各该第四数据线之间形成一第四下侧耦合电容，各该第二共通线与各该第五数据线之间形成一第五下侧耦合电容，各该第二共通线与各该第六数据线之间形成一第六下侧耦合电容。

16.根据权利要求15所述的像素阵列基板，其特征在于，于各该第一像素结构中，各该第一上侧子像素、各该第三上侧子像素以及各该第二下侧子像素分别具有一第一极性，且各该第二上侧子像素、各该第一下侧子像素以及各该三下侧子像素具有一第二极性，而该第一极性与该第二极性相反。

17.根据权利要求16所述的像素阵列基板，其特征在于，于各该第二像素结构中，各该第一上侧子像素、各该第三上侧子像素以及各该第二下侧子像素分别具有该第二极性，且各该第二像素结构的各该第二上侧子像素、各该第一下侧子像素以及各该三下侧子像素具有该第一极性。

18.根据权利要求17所述的像素阵列基板，其特征在于，第一极性包括正极性，该第二极性包括负极性。

19.根据权利要求17所述的像素阵列基板，其特征在于，这些第一数据线、这些第三数据线以及这些第五数据线分别传送一具有一第三极性的显示信号，且这些第二数据线、这些第四数据线以及这些第六数据线传送一具有一第四极性的显示信号，其中该第三极性相反于该第四极性，该第三极性相同于该第一极性，且该第四极性相同于该第二极性。

20.根据权利要求15所述的像素阵列基板，其特征在于，各该第一子像素区包括一红色子像素区，各该第二子像素区包括一绿色子像素区，以及各该第三子像素区包括一蓝色子像素区。

21.根据权利要求15所述的像素阵列基板，其特征在于，于各该第一像素结构中，各该第三上侧耦合电容与各该第五上侧耦合电容分别具有一凹口，且这些凹口分别设置于各该第一共通线或各该第三数据线以及各该第五数据线中，用于调整各该第一共通线与各该第三数据线以及各该第五数据线的一重叠面积，以控制各该第三上侧耦合电容与各该第五上侧耦合电容的耦合电容值。

22.根据权利要求15所述的像素阵列基板，其特征在于，于各该第一像素结构中，各该第三上侧耦合电容与各该第五上侧耦合电容分别具有一电容调整层，且这些电容调整层分别设置于该第一共通线与第三数据线之间以及设置于该第一共通线与第五数据线之间，以控制该第三上侧耦合电容与该第五上侧耦合电容的耦合电容值。

23.根据权利要求15所述的像素阵列基板，其特征在于，于各该第一像素结构中，各该第二上侧耦合电容与各该第四上侧耦合电容分别具有一延伸部，且这些延伸部分别设置于各该第一共通线或各该第二数据线以及各该第四数据线中，用于调整各该第一共通线与各该第二数据线以及各该第四数据线的一重叠面积，以控制各该第二上侧耦合电容与各该第四上侧耦合电容的耦合电容值。

24.根据权利要求15所述的像素阵列基板，其特征在于，于各该第二像素结构中，各该第二上侧耦合电容小于各该第三上侧耦合电容，且各该第四上侧耦合电容小于各该第五上侧耦合电容。

25.根据权利要求15所述的像素阵列基板，其特征在于，于各该第一像素结构中，各该第一下侧耦合电容大于各该第一上侧耦合电容，且各该第六上侧耦合电容大于各该第六下侧耦合电容。

26.根据权利要求25所述的像素阵列基板，其特征在于，于各该第二像素结构中，各该第一下侧耦合电容小于各该第一上侧耦合电容，且各该第六上侧耦合电容小于各该第六下侧耦合电容。

27.根据权利要求15所述的像素阵列基板，其特征在于，于各该第一像素结构中，各该第三下侧耦合电容大于各该第二下侧耦合电容，且各该第五下侧耦合电容大于各该第四下侧耦合电容。

28.根据权利要求27所述的像素阵列基板，其特征在于，于各该第二像素结构中，各该第三下侧耦合电容小于各该第二下侧耦合电容，且各该第五下侧耦合电容小于各该第四下侧耦合电容。

29.根据权利要求28所述的像素阵列基板，其特征在于，于各该第一像素结构中，各该第一下侧耦合电容大于各该第一上侧耦合电容，且各该第六上侧耦合电容大于各该第六下侧耦合电容。

30.根据权利要求29所述的像素阵列基板，其特征在于，于各该第二像素结构中，各该第一下侧耦合电容小于各该第一上侧耦合电容，且各该第六上侧耦合电容小于各该第六下侧耦合电容。

31.根据权利要求27所述的像素阵列基板，其特征在于，于各该第一像素结构中，各该第二下侧耦合电容与各该第四下侧耦合电容分别具有一凹口，且这些凹口分别设置于各该第二共通线或各该第二数据线以及各该第四数据线中，用于调整各该第二共通线与各该第二数据线以及各该第四数据线的一重叠面积，以控制各该第二下侧耦合电容与各该第四下侧耦合电容的耦合电容值。

32.根据权利要求27所述的像素阵列基板，其特征在于，于各该第一像素结构中，各该第三下侧耦合电容与各该第五下侧耦合电容分别具有一延伸部，且这些延伸部分别设置于各该第二共通线或各该第三数据线以及各该第五数据线中，用于调整各该第二共通线与各该第三数据线以及各该第五数据线的一重叠面积，以控制各该第三下侧耦合电容与各该第五下侧耦合电容的耦合电容值。

33.根据权利要求15所述的像素阵列基板，其特征在于，于各该第一像素结构中，各该第二上侧耦合电容大于各该第二下侧耦合电容，各该第三下侧耦合电容大于各该第三上侧耦合电容，各该第四上侧耦合电容大于各该第四下侧耦合电容，且各该第五下侧耦合电容大于各该第五上侧耦合电容。

34.根据权利要求33所述的像素阵列基板，其特征在于，于各该第二像素结构中，各该第二上侧耦合电容小于各该第二下侧耦合电容，各该第三下侧耦合电容小于各该第三上侧耦合电容，各该第四上侧耦合电容小于各该第四下侧耦合电容，且各该第五下侧耦合电容小于各该第五上侧耦合电容。

35.根据权利要求15所述的像素阵列基板，其特征在于，各该第一数据线与各该扫描线之间形成一第一调整电容，各该第四数据线与各该扫描线之间形成一第二调整电容，且各该第五数据线与各该扫描线之间形成一第三调整电容，而各该第二调整电容小于各该第一调整电容与各该第三调整电容。

36.根据权利要求35述的像素阵列基板，其特征在于，各该第二数据线与各该扫描线之间形成一第四调整电容，各该第三数据线与各该扫描线之间形成一第五调整电容，各该第六数据线与各该扫描线之间形成一第六调整电容，而各该第五调整电容小于各该第四调整电容与各该第六调整电容。

37.一液晶显示面板，其特征在于，包括一第一基板、多个第一像素结构与多个第二像素结构、一第二基板以及一液晶层：

该第一基板，该第一基板上定义有多个第一像素区与多个第二像素区，这些第一像素区与这些第二像素区以矩阵方式排列，且于同一列或同一行中，各该第一像素区与各该第二像素区依序交替排列，其中各该第一像素区与各该第二像素区内分别定义有一第一子像素区、一第二子像素区以及一第三子像素区；

所述多个第一像素结构与多个第二像素结构，设置于该第一基板上，各该第一像素结构分别设于各该第一像素区内，且各第二像素结构分别设于各该第二像素区内，各该第一像素结构与各该第二像素结构分别包括多条数据线、一扫描线、一第一上侧子像素、一第二上侧子像素、一第三上侧子像素、一第一下侧子像素、一第二下侧子像素、一第三下侧子像素、一第一共通线以及一第二共通线，其中：

所述多条数据线，包括：一第一数据线，位于该第一子像素区的一侧；一第二数据线与一第三数据线，位于该第一子像素区与该第二子像素区之间；一第四数据线与一第五数据线，位于该第二子像素区与该第三子像素区之间；以及一第六数据线，位于该第三子像素区的一侧；

该扫描线，与这些数据线交错，且该扫描线穿越该第一子像素区、该第二子像素区与该第三子像素区；

该第一上侧子像素、该第二上侧子像素以及该第三上侧子像素，分别位于该第一子像素区、该第二子像素区以及该第三子像素区内的该扫描线的一上侧，且电性连接至该扫描线，其中于各该第一像素结构中，该第一上侧子像素与该第一数据线电性连接，该第二上侧子像素与该第四数据线电性连接，且该第三上侧子像素与该第五数据线电性连接，并且其中于各该第二像素结构中，该第一上侧子像素与该第二数据线电性连接，该第二上侧子像素与该第三数据线电性连接，且该第三上侧子像素与该第六数据线电性连接；

该第一下侧子像素、该第二下侧子像素以及该第三下侧子像素，分别位于该第一子像素区、该第二子像素区以及该第三子像素区内的该扫描线的一下侧，且电性连接至该扫描线，其中于各该第一像素结构中，该第一下侧子像素与该第二数据线电性连接，该第二下侧子像素与该第三数据线电性连接，且该第三下侧子像素与该第六数据线电性连接，并且其中于各该第二像素结构中，该第一下侧子像素与该第一数据线电性连接，该第二下侧子像素与该第四数据线电性连接，且该第三下侧子像素与该第五数据线电性连接；

该第一共通线，穿越该第一上侧子像素、该第二上侧子像素以及该第三上侧子像素，并与这些数据线部分重叠，其中，该第一共通线与该第一数据线之间形成一第一上侧耦合电容，该第一共通线与该第二数据线之间形成一第二上侧耦合电容，该第一共通线与该第三数据线之间形成一第三上侧耦合电容，该第一共通线与该第四数据线之间形成一第四上侧耦合电容，该第一共通线与该第五数据线之间形成一第五上侧耦合电容，该第一共通线与该第六数据线之间形成一第六上侧耦合电容，其中于各该第一像素结构中，该第三上侧耦合电容小于该第二上侧耦合电容，且该第五上侧耦合电容小于该第四上侧耦合电容；以及

该第二共通线，穿越该第一下侧子像素、该第二下侧子像素以及该第三下侧子像素，并与这些数据线部分重叠，其中，该第二共通线与该第一数据线之间形成一第一下侧耦合电容，该第二共通线与该第二数据线之间形成一第二下侧耦合电容，该第二共通线与该第三数据线之间形成一第三下侧耦合电容，该第二共通线与该第四数据线之间形成一第四下侧耦合电容，该第二共通线与该第五数据线之间形成一第五下侧耦合电容，该第二共通线与该第六数据线之间形成一第六下侧耦合电容；

该第二基板，与该第一基板相对设置；以及

该液晶层，设置于该第一基板与该第二基板之间。

38.一种像素结构，设置于一基板上，该基板上具有一第一子像素区、一第二子像素区以及一第三子像素区，该像素结构包括：

多条奇数数据线，包括一第一数据线、一第三数据线以及一第五数据线，且分别位于该第一子像素区、该第二子像素区以及该第三子像素区的一侧；

多条偶数数据线，包括一第二数据线、一第四数据线以及一第六数据线，且分别位于该第一子像素区、该第二子像素区以及该第三子像素区的另一侧；

一扫描线，设置于该基板上，该扫描线与这些数据线交错，且该扫描线穿越该第一子像素区、该第二子像素区与该第三子像素区；

一第一上侧子像素、一第二上侧子像素以及一第三上侧子像素，分别位于该第一子像素区、该第二子像素区以及该第三子像素区内的该扫描线的一上侧，其中该第一上侧子像素与该扫描线以及该第一数据线电性连接，该第二上侧子像素与该扫描线以及该第四数据线电性连接，且该第三上侧子像素与该扫描线以及该第五数据线电性连接；

一第一下侧子像素、一第二下侧子像素以及一第三下侧子像素，分别位于该第一子像素区、该第二子像素区以及该第三子像素区内的该扫描线的一下侧，其中该第一下侧子像素与该扫描线以及该第二数据线电性连接，该第二下侧子像素与该扫描线以及该第三数据线电性连接，且该第三下侧子像素与该扫描线以及该第六数据线电性连接；

一第一共通线，穿越该第一上侧子像素、该第二上侧子像素以及该第三上侧子像素，并与这些数据线部分重叠，其中，该第一共通线与各该奇数数据线之间形成一第一上侧耦合电容，该第一共通线与各该偶数数据线之间形成一第二上侧耦合电容，其中该第一上侧耦合电容小于该第二上侧耦合电容；以及

一第二共通线，穿越该第一下侧子像素、该第二下侧子像素以及该第三下侧子像素，并与这些数据线部分重叠，其中，该第二共通线与该第一数据线之间形成一第一下侧耦合电容，该第二共通线与该第二数据线之间形成一第二下侧耦合电容，该第二共通线与该第三数据线之间形成一第三下侧耦合电容，该第二共通线与该第四数据线之间形成一第四下侧耦合电容，该第二共通线与该第五数据线之间形成一第五下侧耦合电容，该第二共通线与该第六数据线之间形成一第六下侧耦合电容。

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