KR102043082B1 - 어레이 기판, 디스플레이 패널 및 이를 갖는 디스플레이 장치, 및 그 제조 방법 - Google Patents

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샤오린 왕
루이 왕
페이 상
하이쥔 추
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Abstract

본 출원은 어레이 기판, 디스플레이 패널 및 이를 갖는 디스플레이 장치, 및 그 제조 방법을 개시한다. 어레이 기판은 베이스 기판; 제1 전극 및 제2 전극- 상기 제1 전극 및 상기 제2 전극은 픽셀 전극 및 공통 전극으로부터 선택된 2개의 상이한 전극임 -; 및 활성 층, 상기 베이스 기판에 대해 원위인 상기 활성 층의 측부 상의 에칭 정지 층, 제1 노드 및 제2 노드를 포함하는 박막 트랜지스터를 포함한다.

Description

어레이 기판, 디스플레이 패널 및 이를 갖는 디스플레이 장치, 및 그 제조 방법
본 발명은 디스플레이 기술에 관한 것으로서, 보다 상세하게는 어레이 기판, 디스플레이 패널 및 이를 갖는 디스플레이 장치, 및 그 제조 방법에 관한 것이다.
종래의 비정질 실리콘 박막 트랜지스터들과 비교할 때, 금속 산화물 또는 금속 산질화물 박막 트랜지스터들은 더 높은 캐리어 밀도 및 더 높은 이동도 레이트와 같은 많은 고유의 이점들을 갖는다. 그에 따라, 금속 산화물 또는 금속 산질화물 박막 트랜지스터들이 보다 작게 만들어질 수 있고, 이러한 박막 트랜지스터들로 이루어진 디스플레이 패널은 보다 높은 해상도 및 보다 나은 디스플레이 효과를 달성할 수 있다. 금속 산화물 또는 금속 산질화물 박막 트랜지스터들은 디스플레이 분야에서 광범위한 적용분야들이 있다. 그러나, 금속 산화물 또는 금속 산질화물 박막 트랜지스터들은 전형적으로 활성 층 상에 에칭 정지 층을 필요로 하고, 그렇지 않으면 열화된 트랜지스터 신뢰성이 발생할 것이다. 에칭 정지 층의 제조는 추가적인 마스크 플레이트를 사용하여 추가적인 패터닝 프로세스를 필요로 하여, 제조 비용이 증가한다. 예를 들어, 하프 톤 마스크 플레이트를 사용하여 패터닝 프로세스들의 수를 줄이려는 시도는 종종 쉽게 제어할 수 없는 추가의 복잡성을 초래하여 제품 품질에 영향을 미친다.
일 양태에서, 본 발명은 베이스 기판; 제1 전극 및 제2 전극- 제1 전극 및 제2 전극은 픽셀 전극 및 공통 전극으로부터 선택된 2개의 상이한 전극임 -; 활성 층, 베이스 기판에 대해 원위인(distal to) 활성 층의 측부 상의 에칭 정지 층, 제1 노드, 및 제2 노드를 포함하는 박막 트랜지스터를 포함하는 어레이 기판을 제공하고, 활성 층은 채널 영역, 제1 노드 콘택 영역 및 제2 노드 콘택 영역을 포함하고; 베이스 기판 상의 채널 영역의 돌출부는 에칭 정지 층의 돌출부와 실질적으로 중첩되고; 베이스 기판 상의 제1 노드 콘택 영역 및 제2 노드 콘택 영역의 돌출부는 에칭 정지 층의 돌출부 외측에 있고; 제1 노드는 베이스 기판에 대해 원위인 제1 노드 콘택 영역의 측부 상에 있고; 제2 노드는 베이스 기판에 대해 원위인 제2 노드 콘택 영역의 측부 상에 있으며; 그리고 활성 층과 제1 전극은 동일한 층에 있고, M1OaNb를 포함하는 반도체 재료로 이루어지는- M1은 단일 금속이거나 또는 금속들의 조합물이고, a>0이고 b≥0이다.
선택적으로, 어레이 기판은 베이스 기판에 대해 원위인 제1 전극의 측부 상에 보조 에칭 정지 층을 추가로 포함하고; 보조 에칭 정지 층 및 에칭 정지 층은 동일한 층에 있고 동일한 재료로 이루어진다.
선택적으로, 어레이 기판은 데이터 라인을 추가로 포함하고; 데이터 라인은 제1 서브 층 및 제2 서브 층을 포함하고; 제1 서브 층은 베이스 기판에 대해 근위인(proximal to) 제2 서브 층의 측부 상에 있고; 제1 서브 층은 활성 층 및 제1 전극과 동일한 층에 있고, 활성 층 및 제1 전극의 재료와 동일한 재료로 이루어지고; 그리고 제2 서브 층은 제1 노드 및 제2 노드와 동일한 층에 있고, 제1 노드 및 제2 노드의 재료와 동일한 재료로 이루어진다.
선택적으로, 제2 전극은 베이스 기판에 대해 원위인 제1 전극의 측부 상에 있다.
선택적으로, 제2 전극은 베이스 기판에 대해 근위인 제1 전극의 측부 상에 있다.
선택적으로, 제1 전극은 픽셀 전극이고 제2 전극은 공통 전극이다.
선택적으로, 어레이 기판은 베이스 기판 상의 게이트 전극; 게이트 전극과 동일한 층에 있고 동일한 재료로 이루어지는 공통 전극 신호 라인; 베이스 기판에 대해 원위인 게이트 전극 및 공통 전극 신호 라인의 측부 상의 게이트 절연 층; 공통 전극 신호 라인에 대해 원위인 게이트 절연 층의 측부 상의 패시베이션 층; 및 게이트 절연 층 및 패시베이션 층을 관통하여 연장되는 비아를 추가로 포함하고; 공통 전극은 게이트 절연 층에 대해 원위인 패시베이션 층의 측부 상에 있고, 비아를 통해 공통 전극 신호 라인에 전기적으로 접속된다.
선택적으로, 어레이 기판은 베이스 기판 상의 게이트 전극; 게이트 전극과 동일한 층에 있는 공통 전극 신호 라인; 및 게이트 전극과 활성 층 사이의 게이트 절연 층을 추가로 포함하고; 공통 전극은 베이스 기판에 대해 근위인 게이트 절연 층의 측부 상에 있고, 공통 전극 신호 라인에 전기적으로 접속된다.
선택적으로, 제1 전극은 공통 전극이고 제2 전극은 픽셀 전극이다.
선택적으로, 어레이 기판은 베이스 기판 상의 게이트 전극; 게이트 전극과 활성 층 사이의 게이트 절연 층; 및 게이트 절연 층을 관통하여 연장되는 비아를 추가로 포함하고; 픽셀 전극은 베이스 기판에 대해 근위인 게이트 절연 층의 측부 상에 있고, 비아를 통해 제2 노드에 전기적으로 접속된다.
선택적으로, M1OaNb는 인듐 갈륨 아연 산화물, 인듐 아연 하프늄, 인듐 아연 지르코늄 산화물, 인듐 아연 주석 산화물, 인듐 아연 산화물, 알루미늄 인듐 아연 산화물, 아연 산화물, 및 알루미늄 인듐 아연 산화물 중 하나이다.
다른 양태에서, 본 발명은 베이스 기판 상에 제1 전극 및 제2 전극을 형성하는 단계- 제1 전극 및 제2 전극은 픽셀 전극 및 공통 전극으로부터 선택된 2개의 상이한 전극임-; 및 활성 층, 베이스 기판에 대해 원위인 활성 층의 측부 상의 에칭 정지 층, 제1 노드, 및 제2 노드를 포함하는 박막 트랜지스터를 형성하는 단계를 포함하는 어레이 기판을 제조하는 방법을 제공하고; 활성 층은 채널 영역, 제1 노드 콘택 영역, 및 제2 노드 콘택 영역을 갖도록 형성되고; 베이스 기판 상의 채널 영역의 돌출부는 에칭 정지 층의 돌출부와 실질적으로 중첩되고; 베이스 기판 상의 제1 노드 콘택 영역 및 제2 노드 콘택 영역의 돌출부는 에칭 정지 층의 돌출부 외측에 있고; 제1 노드는 베이스 기판에 대해 원위인 제1 노드 콘택 영역의 측부 상에 형성되고; 제2 노드는 베이스 기판에 대해 원위인 제2 노드 콘택 영역의 측부 상에 형성되고; 그리고 활성 층 및 제1 전극은 동일한 층에 형성되고, M1OaNb를 포함하는 반도체 재료를 사용하여 형성되고, M1은 단일 금속이거나 또는 금속들의 조합물이고, a>0이고 b≥0이다.
선택적으로, 이 방법은 베이스 기판에 대해 원위인 제1 전극의 측부 상에 보조 에칭 정지 층을 형성하는 단계를 추가로 포함하고; 보조 에칭 정지 층과 에칭 정지 층은 동일한 층에 형성되고 동일한 재료로 이루어진다.
선택적으로, 이 방법은 데이터 라인을 형성하는 단계를 추가로 포함하고; 데이터 라인을 형성하는 단계는 제1 서브 층을 형성하는 단계 및 제2 서브 층을 형성하는 단계를 포함하고; 제1 서브 층은 베이스 기판에 대해 근위인 제2 서브 층의 측부 상에 형성되고; 제1 서브 층은 활성 층 및 제1 전극과 동일한 층에 형성되고, 활성 층 및 제1 전극의 재료와 동일한 재료를 사용하여 형성되고; 그리고 제2 서브 층은 제1 노드 및 제2 노드와 동일한 층에 형성되고, 제1 노드 및 제2 노드의 재료와 동일한 재료를 사용하여 형성된다.
선택적으로, 제2 전극은 베이스 기판에 대해 원위인 제1 전극의 측부 상에 형성된다.
선택적으로, 제2 전극은 베이스 기판에 대해 근위인 제1 전극의 측부 상에 형성된다.
선택적으로, 제1 전극은 픽셀 전극이고, 제2 전극은 공통 전극이고, 이 방법은, 베이스 기판 상에 게이트 전극 및 공통 전극 신호 라인을 형성하는 단계; 베이스 기판에 대해 원위인 게이트 전극 및 공통 전극 신호 라인의 측부 상에 게이트 절연 층을 형성하는 단계; 게이트 전극 및 공통 전극 신호 라인에 대해 원위인 게이트 절연 층의 측부 상에 반도체 재료 층을 형성하는 단계; - 반도체 재료는 M1OaNb를 포함하고, M1은 단일 금속 또는 금속들의 조합물이고, a>0이고 b≥0임 -; 게이트 절연 층에 대해 원위인 반도체 재료 층의 측부 상에 에칭 정지 재료 층을 형성하는 단계; 마스크 플레이트를 사용하여 에칭 정지 재료 층을 패터닝함으로써 에칭 정지 층 및 보조 에칭 정지 층을 형성하는 단계; 반도체 재료 층에 대해 원위인 에칭 정지 층 및 보조 에칭 정지 층의 측부 상에 전극 재료 층을 형성하는 단계; 단일 마스크 플레이트를 사용하여 전극 재료 층 및 반도체 재료 층을 패터닝함으로써, 제1 노드, 제2 노드, 활성 층, 제1 전극, 및 제1 서브 층과 제2 서브 층을 포함하는 데이터 라인을 형성하는 단계; 게이트 절연 층에 대해 원위인 제1 노드, 제2 노드, 및 데이터 라인의 측부 상에 패시베이션 층을 형성하는 단계; 패시베이션 층 및 게이트 절연 층을 관통하여 연장되는 비아를 형성하는 단계; 및 게이트 절연 층에 대해 원위인 패시베이션 층의 측부 상에 제2 전극을 형성하는 단계를 포함하고; 제2 전극은 비아를 통해 공통 전극 신호 라인에 전기적으로 접속되도록 형성되고; 전극 재료 층 및 반도체 재료 층을 패터닝하는 단계는 동일한 에천트를 사용하여 전극 재료 층 및 반도체 재료 층을 에칭하는 단계를 포함한다.
선택적으로, 제1 전극은 픽셀 전극이고, 제2 전극은 공통 전극이고, 이 방법은, 베이스 기판 상에 게이트 전극, 공통 전극 신호 라인, 및 제2 전극을 형성하는 단계; - 제2 전극은 공통 전극 신호 라인에 전기적으로 접속되도록 형성됨 -; 베이스 기판에 대해 원위인 게이트 전극, 공통 전극 신호 라인, 및 제2 전극의 측부 상에 게이트 절연 층을 형성하는 단계; 게이트 전극, 공통 전극 신호 라인, 및 제2 전극에 대해 원위인 게이트 절연 층의 측부 상에 반도체 재료 층을 형성하는 단계; - 반도체 재료는 M1OaNb를 포함하고, M1은 단일 금속 또는 금속들의 조합물이고, a>0이고 b≥0임 -; 게이트 절연 층에 대해 원위인 반도체 재료 층의 측부 상에 에칭 정지 재료 층을 형성하는 단계; 마스크 플레이트를 사용하여 에칭 정지 재료 층을 패터닝함으로써 에칭 정지 층 및 보조 에칭 정지 층을 형성하는 단계; 반도체 재료 층에 대해 원위인 에칭 정지 층 및 보조 에칭 정지 층의 측부 상에 전극 재료 층을 형성하는 단계; 단일 마스크 플레이트를 사용하여 전극 재료 층 및 반도체 재료 층을 패터닝함으로써, 제1 노드, 제2 노드, 활성 층, 제1 전극, 및 제1 서브 층과 제2 서브 층을 포함하는 데이터 라인을 형성하는 단계; 및 게이트 절연 층에 대해 원위인 제1 노드, 제2 노드, 및 데이터 라인의 측부 상에 패시베이션 층을 형성하는 단계를 포함하고; 전극 재료 층 및 반도체 재료 층을 패터닝하는 단계는 동일한 에천트를 사용하여 전극 재료 층 및 반도체 재료 층을 에칭하는 단계를 포함한다.
선택적으로, 제1 전극은 공통 전극이고, 제2 전극은 픽셀 전극이고, 이 방법은, 베이스 기판 상에 게이트 전극, 공통 전극 신호 라인, 및 제2 전극을 형성하는 단계; 베이스 기판에 대해 원위인 게이트 전극, 공통 전극 신호 라인, 및 제2 전극의 측부 상에 게이트 절연 층을 형성하는 단계; 게이트 절연 층을 관통하여 연장되는 제1 비아 및 제2 비아를 형성하는 단계; 게이트 전극, 공통 전극 신호 라인, 및 제2 전극에 대해 원위인 게이트 절연 층의 측부 상에 반도체 재료 층을 형성하는 단계; 게이트 절연 층에 대해 원위인 반도체 재료 층의 측부 상에 에칭 정지 재료 층을 형성하는 단계; 마스크 플레이트를 사용하여 에칭 정지 재료 층을 패터닝함으로써 에칭 정지 층 및 보조 에칭 정지 층을 형성하는 단계; 반도체 재료 층에 대해 원위인 에칭 정지 층 및 보조 에칭 정지 층의 측부 상에 전극 재료 층을 형성하는 단계; 단일 마스크 플레이트를 사용하여 전극 재료 층 및 반도체 재료 층을 패터닝함으로써, 제1 노드, 제2 노드, 활성 층, 제1 전극, 및 제1 서브 층과 제2 서브 층을 포함하는 데이터 라인을 형성하는 단계; - 제1 전극은 제1 비아를 통해 공통 전극 신호 라인에 전기적으로 접속되며, 제2 전극은 제2 비아를 통해 제2 전극에 전기적으로 접속됨 -; 및 게이트 절연 층에 대해 원위인 제1 노드, 제2 노드, 및 데이터 라인의 측부 상에 패시베이션 층을 형성하는 단계를 포함하고; 전극 재료 층 및 반도체 재료 층을 패터닝하는 단계는 동일한 에천트를 사용하여 전극 재료 층 및 반도체 재료 층을 에칭하는 단계를 포함한다.
다른 양태에서, 본 발명은 본 명세서에서 설명되는 어레이 기판을 포함하거나 또는 본 명세서에서 설명되는 방법에 의해 제조되는 디스플레이 패널을 제공한다.
다른 양태에서, 본 발명은 본 명세서에서 설명된 디스플레이 패널을 포함하는 디스플레이 장치를 제공한다.
다음의 도면들은 단지 다양한 개시된 실시예들에 따른 예시적인 목적들을 위한 예들이며 본 발명의 범위를 제한하려는 의도가 아니다.
도 1은 본 개시내용의 일부 실시예에 따른 어레이 기판의 구조를 도시한 도면이다.
도 2는 본 개시내용의 일부 실시예에 따른 어레이 기판의 구조를 도시하는 도면이다.
도 3은 본 개시내용의 일부 실시예에 따른 어레이 기판의 구조를 도시한 도면이다.
도 4a는 본 개시내용의 일부 실시예에 따른 어레이 기판의 구조를 도시한 도면이다.
도 4b는 도 4a의 어레이 기판의 A-A' 방향을 따른 단면도이다.
도 4c는 도 4a의 어레이 기판의 B-B' 방향을 따른 단면도이다.
도 4d는 도 4a의 어레이 기판의 C-C' 방향을 따른 단면도이다.
도 5a 내지 도 5e는 본 개시내용에 따른 일부 실시예에서 어레이 기판을 제조하는 프로세스를 도시한다.
도 6a 내지 도 6e는 본 개시내용에 따른 일부 실시예에서 어레이 기판을 제조하는 프로세스를 도시한다.
본 개시내용은 이제 다음의 실시예들을 참조하여 더 구체적으로 설명될 것이다. 일부 실시예의 다음의 설명들은 예시 및 설명의 목적만을 위해 본 명세서에 제시되는 것을 주목해야 한다. 그것은 완전한 것으로도 또는 개시된 정확한 형태로 제한하는 것으로도 의도되지 않는다.
금속 산화물 또는 금속 산질화물 박막 트랜지스터를 갖는 종래의 어레이 기판들은 전형적으로 소스 전극 및 드레인 전극을 패터닝하기 위한 에천트로부터 활성 층의 채널 영역을 보호하기 위한 에칭 정지 층을 포함한다. 특히, "사이드 윙 콘택(side wing contact)"형 박막 트랜지스터를 갖는 어레이 기판의 경우, 다수의 마스크 플레이트 및 다수의 금속 산화물 또는 금속 산질화물 에칭의 사용을 포함하는 복잡한 제조 프로세스가 요구되어, 비교적 높은 제조 비용을 초래한다.
이에 따라, 본 발명은, 그 중에서도, 관련 기술분야의 한계들 및 단점들로 인한 문제들 중 하나 이상을 실질적으로 제거한 어레이 기판, 디스플레이 패널 및 이를 갖는 디스플레이 장치, 및 그 제조 방법을 제공한다. 일 양태에서, 본 개시내용은 베이스 기판; 제1 전극 및 제2 전극- 제1 전극 및 제2 전극은 픽셀 전극 및 공통 전극으로부터 선택된 2개의 상이한 전극임 -; 및 활성 층, 베이스 기판에 대해 원위인 활성 층의 측부 상의 에칭 정지 층, 제1 노드 및 제2 노드를 포함하는 박막 트랜지스터를 포함하는 어레이 기판을 제공한다. 본 어레이 기판의 활성 층은 채널 영역, 제1 노드 콘택 영역, 및 제2 노드 콘택 영역을 포함한다. 베이스 기판 상의 채널 영역의 돌출부는 에칭 정지 층의 돌출부와 실질적으로 중첩된다. 베이스 기판 상의 제1 노드 콘택 영역 및 제2 노드 콘택 영역의 돌출부는 에칭 정지 층의 돌출부 외측에 있다. 제1 노드는 베이스 기판에 대해 원위인 제1 노드 콘택 영역의 측부 상에 있으며; 제2 노드는 베이스 기판에 대해 원위인 제2 노드 콘택 영역의 측부 상에 있다. 활성 층과 제1 전극은 동일한 층에 있고, M1OaNb를 포함하는 반도체 재료로 이루어지고, 여기서 M1은 단일 금속 또는 금속들의 조합물이고, a>0이고 b≥0이다.
본 명세서에 사용된 바와 같이, "동일한 층"이라는 용어는 동일한 단계에서 동시에 형성된 층들 사이의 관계를 지칭한다. 일 예에서, 활성 층 및 제1 전극은 그것들이 동일한 재료 층에서 수행되는 동일한 패터닝 프로세스의 하나 이상의 단계의 결과로서 형성될 때 동일한 층에 있다. 다른 예에서, 활성 층 및 제1 전극은 활성 층을 형성하는 단계와 제1 전극을 형성하는 단계를 동시에 수행하는 것에 의해 동일한 층에 형성될 수 있다. "동일 층"이라는 용어는 항상 단면도에서 층 두께 또는 층 높이가 동일하다는 것을 의미하는 것은 아니다.
일부 실시예들에서, 반도체 재료는 금속 산화물이다. 일부 실시예들에서, 반도체 재료는 금속 산질화물이다. 활성 층 및 제1 전극을 제조하기 위한 적절한 금속 산화물 재료들의 예들은 인듐 갈륨 아연 산화물, 아연 산화물, 갈륨 산화물, 인듐 산화물, HfInZnO(HIZO), 비정질 InGaZnO(비정질 IGZO), InZnO, 비정질 InZnO, ZnO:F, In2O3:Sn, In2O3:Mo, Cd2SnO4, ZnO:Al, TiO2:Nb, 및 Cd-Sn-O를 포함하지만 이에 제한되지는 않는다. 활성 층 및 제1 전극을 제조하기 위한 적절한 금속 산질화물 재료들의 예들은 아연 산질화물, 인듐 산질화물, 갈륨 산질화물, 주석 산질화물, 카드뮴 산질화물, 알루미늄 산질화물, 게르마늄 산질화물, 티타늄 산질화물, 실리콘 산질화물, 또는 이들의 조합물을 포함하지만, 이에 제한되지는 않는다. 선택적으로, 반도체 재료는 하나 이상의 금속 원소로 도핑된 M1OaNb를 포함한다. 선택적으로, 반도체 재료는 하나 이상의 비금속 원소로 도핑된 M1OaNb를 포함한다. 선택적으로, 반도체 재료는 하나 이상의 금속 원소 및 하나 이상의 비금속 원소로 도핑된 M1OaNb를 포함한다.
일부 실시예들에서, 반도체 재료는 감광성 반도체 재료이다. 선택적으로, 감광성 반도체 재료는 금속 산화물이다. 선택적으로, 감광성 반도체 재료는 금속 산질화물이다. 감광성 반도체 재료의 예들은 인듐 갈륨 아연 산화물, 인듐 아연 하프늄, 인듐 아연 지르코늄 산화물, 인듐 아연 주석 산화물, 인듐 아연 산화물, 알루미늄 인듐 아연 산화물, 아연 산화물 및 알루미늄 인듐 아연 산화물을 포함하지만, 이에 제한되지는 않는다. 선택적으로, 감광성 반도체 재료는 인듐, 칼슘, 알루미늄, 아연, 카드뮴, 갈륨, 몰리브덴, 주석, 하프늄, 구리, 티타늄, 바륨 및 지르코늄으로부터 선택된 적어도 하나의 금속을 포함한다. 선택적으로, 감광성 반도체 재료는 인듐 갈륨 아연 산화물을 포함한다.
제1 전극(예를 들어, 픽셀 전극)을 제조하기 위해 감광성 반도체 재료를 사용하는 것에 의해, 본 어레이 기판에서의 제1 전극의 이동도 레이트가 광 조사(예를 들어, 백 라이트로부터의 광)에 의해 상당히 향상될 수 있다. 한편, 활성 층의 채널 영역은 게이트 전극에 의한 광 조사로부터 차폐된다. 따라서, 채널 영역의 이동도 레이트는 광 조사에 의해 크게 영향을 받지 않고, 광 조사에 의해 박막 트랜지스터에서 큰 누설 전류가 생성되지 않는다. 픽셀 전극이 백 라이트 조사에 노광되는 설계를 갖는 것에 의해, 본 어레이 기판에서의 픽셀 전극에서 높은 도전성 전류가 달성될 수 있다. 따라서, 짧은 시간 기간에 픽셀 전극이 충전될 수 있다.
일부 실시예들에서, 제2 전극은 베이스 기판에 대해 원위인 제1 전극의 측부 상에 있다. 선택적으로, 제1 전극은 픽셀 전극이고 제2 전극은 공통 전극이다. 선택적으로, 제1 전극은 공통 전극이고 제2 전극은 픽셀 전극이다.
일부 실시예들에서, 제2 전극은 베이스 기판에 대해 근위인 제1 전극의 측부 상에 있다. 선택적으로, 제1 전극은 픽셀 전극이고 제2 전극은 공통 전극이다. 선택적으로, 제1 전극은 공통 전극이고 제2 전극은 픽셀 전극이다.
선택적으로, 제1 노드(예를 들어, 소스 전극 또는 드레인 전극)는 베이스 기판에 대해 원위인 제1 노드 콘택 영역의 측부 상에 있고 이와 접촉해 있다. 선택적으로, 제2 노드(예를 들어, 드레인 전극 또는 소스 전극)는 베이스 기판에 대해 원위인 제2 노드 콘택 영역의 측부 상에 있고 이와 접촉해 있다. 선택적으로, 제1 노드(예를 들어, 소스 전극 또는 드레인 전극)는 베이스 기판에 대해 원위인 제1 노드 콘택 영역의 측부 상에 있고, 박막 트랜지스터는 제1 노드와 제1 노드 콘택 영역 사이의 오믹 콘택 층(ohmic contact layer)을 추가로 포함한다. 선택적으로, 제2 노드(예를 들어, 드레인 전극 또는 소스 전극)는 베이스 기판에 대해 원위인 제2 노드 콘택 영역의 측부 상에 있고, 박막 트랜지스터는 제2 노드와 제2 노드 콘택 영역 사이의 오믹 콘택 층을 추가로 포함한다.
일부 실시예들에서, 어레이 기판은 베이스 기판에 대해 원위인 제1 전극의 측부 상에 보조 에칭 정지 층을 추가로 포함하고; 보조 에칭 정지 층 및 에칭 정지 층은 동일한 층에 있고 동일한 재료, 예를 들어 실리콘-함유 화합물로 이루어진다. 에칭 정지 층 또는 보조 에칭 정지 층을 제조하기 위한 실리콘-함유 화합물들의 예들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 산탄화물, 실리콘, 및 실리콘 게르마늄을 포함하지만, 이에 제한되지는 않는다.
일부 실시예들에서, 어레이 기판은 제1 서브 층 및 제2 서브 층을 갖는 데이터 라인을 추가로 포함하고, 제1 서브 층은 베이스 기판에 대해 근위인 제2 서브 층의 측부 상에 있다. 선택적으로, 제1 서브 층은 활성 층 및 제1 전극과 동일한 층에 있고, 활성 층 및 제1 전극의 재료와 동일한 재료, 예를 들어, M1OaNb를 포함하는 반도체 재료로 이루어지고, M1은 단일 금속 또는 금속들의 조합물이고, a>0이고 b≥0이다. 선택적으로, 제2 서브 층은 제1 노드 및 제2 노드와 동일한 층에 있고, 제1 노드 및 제2 노드의 재료와 동일한 재료, 예를 들어 전극 재료로 이루어진다.
도 1은 본 개시내용에 따른 일부 실시예들에서 어레이 기판의 구조를 도시한는 도면이다. 도 1을 참조하면, 어레이 기판은 베이스 기판(BS), 베이스 기판(BS) 상의 게이트 전극(G) 및 공통 전극 신호 라인(CESL), 베이스 기판(BS)에 대해 원위인 게이트 전극(G) 및 공통 전극 신호 라인(CESL)의 측부 상의 게이트 절연 층(GI), 베이스 기판(BS)에 대해 원위인 게이트 절연 층(GI)의 측부 상의 활성 층(AL) 및 제1 전극(E1)(예를 들어, 픽셀 전극), 게이트 절연 층(GI)에 대해 원위인 활성 층(AL)의 측부 상의 에칭 정지 층(ESL), 게이트 절연 층(GI)에 대해 원위인 활성 층(AL)의 측부 상의 제1 노드(N1)(예를 들어, 소스 전극) 및 제2 노드(N2)(예를 들어, 드레인 전극)를 포함한다.
도 1에 도시된 바와 같이, 활성 층(AL)은 채널 영역(CR), 제1 노드 콘택 영역(NCR1) 및 제2 노드 콘택 영역(NCR2)을 포함한다. 베이스 기판(BS) 상의 채널 영역(CR)의 돌출부는 에칭 정지 층(ESL)의 돌출부와 실질적으로 중첩된다. 베이스 기판(BS) 상의 제1 노드 콘택 영역(NCR1) 및 제2 노드 콘택 영역(NCR2)의 돌출부는 에칭 정지 층(ESL)의 돌출부 외측에 있다. 제1 노드(N1)는 베이스 기판(BS)에 대해 원위인 제1 노드 콘택 영역(NCR1)의 측부 상에 있고, 제2 노드(N2)는 베이스 기판(BS)에 대해 원위인 제2 노드 콘택 영역(NCR2)의 측부 상에 있다.
일부 실시예들에서, 활성 층(AL) 및 제1 전극(E1)은 동일한 층에 있고, M1OaNb를 포함하는 반도체 재료로 이루어지고, M1은 단일 금속 또는 금속들의 조합물이고, a>0이고 b≥0이다. 선택적으로, 제1 전극(E1)이 픽셀 전극인 경우, 제1 전극(E1)과 활성 층(AL)이 전기적으로 접속되며, 예를 들어, 활성 층(AL)과 제1 전극(E1)은 연속적인 층이다. 선택적으로, 제1 전극(E1)이 공통 전극인 경우, 제1 전극(E1)과 활성 층(AL)은 서로 절연된다.
도 1을 참조하면, 본 실시예의 어레이 기판은 베이스 기판(BS)에 대해 원위인 제1 전극(E1)의 측부 상에 보조 에칭 정지 층(AESL)을 더 포함한다. 보조 에칭 정지 층(AESL)과 에칭 정지 층(ESL)은 동일한 층에 있고 동일한 재료로 이루어진다. 본 명세서에서 사용된 바와 같이, "에칭 정지 층"이라는 용어는 하부 활성 층(underlying active layer)의 에칭을 방지하는 층을 지칭한다. 본 명세서에 사용된 바와 같이, "보조 에칭 정지 층"이라는 용어는 하부 제1 전극의 에칭을 방지하는 층을 지칭한다. 선택적으로, 에칭 정지 층 또는 보조 에칭 정지 층은 제1 노드 및 제2 노드(예를 들어, 소스 전극 및 드레인 전극)를 에칭하기 위한 에천트에 대해 실질적으로 저항성이 있다. 선택적으로, 에칭 정지 층 또는 보조 에칭 정지 층은 제1 노드 및 제2 노드를 에칭하기 위한 습식 에천트에 실질적으로 저항성이 있다. 선택적으로, 에칭 정지 층 또는 보조 에칭 정지 층은 실리콘-함유 화합물로 이루어진다. 에칭 정지 층 또는 보조 에칭 정지 층을 제조하기 위한 실리콘-함유 화합물들의 예들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 산탄화물, 실리콘, 및 실리콘 게르마늄을 포함하지만, 이에 제한되지는 않는다.
도 1을 참조하면, 본 실시예의 어레이 기판은 데이터 라인(DL)을 더 포함한다. 데이터 라인(DL)은 제1 서브 층(DL1) 및 제2 서브 층(DL2)을 포함하고, 제1 서브 층(DL1)은 게이트 절연 층(GI)에 대해 근위인 제2 서브 층(DL2)의 측부 상에 있다. 본 어레이 기판에서, 제1 서브 층(DL1)은 활성 층(AL) 및 제1 전극(E1)(예를 들어, 픽셀 전극)과 동일한 층에 있고, 활성 층(AL) 및 제1 전극(E1)의 재료와 동일한 재료로 이루어진다. 선택적으로, 제1 서브 층(DL1), 활성 층(AL) 및 제1 전극(E1)은 동일한 패터닝 프로세스로 형성된다. 본 어레이 기판에서, 제2 서브 층(DL2)은 제1 노드(N1) 및 제2 노드(N2)와 동일한 층에 있고, 제1 노드(N1) 및 제2 노드(N2)의 재료와 동일한 재료로 이루어진다. 선택적으로, 제2 서브 층(DL2), 제1 노드(N1) 및 제2 노드(N2)는 동일한 패터닝 프로세스로 형성된다. 예를 들어, 일부 실시예들에서, 반도체 재료 층이 먼저 베이스 기판(BS) 상에 형성된다. 후속하여, 베이스 기판(BS)에 대해 원위인 반도체 재료 층의 측부 상에 에칭 정지 재료 층(예를 들어, 실리콘-함유 화합물 층)이 형성되고, 에칭 정지 재료 층이 패터닝되어 베이스 기판(BS)에 대해 원위인 반도체 재료 층의 측부 상에 에칭 정지 층(ESL) 및 보조 에칭 정지 층(AESL)을 형성한다. 후속하여, 반도체 재료 층에 대해 원위인 에칭 정지 층(ESL) 및 보조 에칭 정지 층(AESL)의 측부 상에 전극 재료 층이 형성된다. 활성 층(AL), 제1 전극(E1), 제1 서브 층(DL1), 제2 서브 층(DL2), 제1 노드(N1) 및 제2 노드(N2)는 단일 마스크 플레이트를 이용하여, 예를 들어 도전성 전극 재료 층을 에천트를 이용하여 에칭하는 것에 의해 패터닝됨으로써, 제1 노드(N1), 제2 노드(N2) 및 제2 서브 층(DL2)을 형성하며, 반도체 재료 층이 에천트에 대해 노출되는 곳에서 반도체 재료 층은 에천트에 의해 오버-에칭되고, 반도체 재료 층이 그 상부 상에 에칭 정지 층(ESL), 보조 에칭 정지 층(AESL), 제1 노드(N1), 제2 노드(N2) 및 제2 서브 층(DL2)을 갖는 곳에서 반도체 재료 층이 보호된다. 이와 같이, 활성 층(AL), 제1 전극(E1), 및 제1 서브 층(DL1)과 제2 서브 층(DL2)을 갖는 데이터 라인(DL)이 형성된다.
도 1을 참조하면, 본 실시예에서의 어레이 기판은 베이스 기판(BS)에 대해 원위인 제1 노드(N1) 및 제2 노드(N2)의 측부 상에 패시베이션 층(PVX)을 더 포함한다. 도 1에서, 어레이 기판은 베이스 기판(BS)에 대해 원위인 패시베이션 층(PVX)의 측부 상에 제2 전극(E2)(예를 들어, 공통 전극)을 더 포함한다. 제2 전극(E2)이 공통 전극인 경우, 어레이 기판은 패시베이션 층(PVX)과 게이트 절연 층(GI)을 관통하여 연장되는 비아(V)를 더 포함하고, 제2 전극(E2)은 비아(V)를 통해 공통 전극 신호 라인(CESL)에 전기적으로 접속된다. 선택적으로, 제2 전극(E2)은 인듐 주석 산화물로 이루어진다.
도 2는 본 개시내용의 일부 실시예에 따른 어레이 기판의 구조를 도시하는 도면이다. 도 2를 참조하면, 어레이 기판은 베이스 기판(BS); 베이스 기판(BS) 상의 게이트 전극(G), 제2 전극(E2)(예를 들어, 공통 전극) 및 공통 전극 신호 라인(CESL); 베이스 전극(BS)에 대해 원위인 게이트 전극(G), 제2 전극(E2) 및 공통 전극 신호선(CESL)의 측부 상의 게이트 절연 층(GI); 베이스 기판(BS)에 대해 원위인 게이트 절연 층(GI)의 측부 상의 활성 층(AL) 및 제1 전극(E1)(예를 들면, 픽셀 전극); 게이트 절연 층(GI)에 대해 원위인 활성 층(AL)의 측부 상의 에칭 정지 층(ESL); 게이트 절연 층(GI)에 대해 원위인 활성 층(AL)의 측부 상의 제1 노드(N1)(예를 들어, 소스 전극) 및 제2 노드(N2)(예를 들어, 드레인 전극)을 포함한다.
도 2에 도시된 바와 같이, 활성 층(AL)은 채널 영역(CR), 제1 노드 콘택 영역(NCR1) 및 제2 노드 콘택 영역(NCR2)을 포함한다. 베이스 기판(BS) 상의 채널 영역(CR)의 돌출부는 에칭 정지 층(ESL)의 돌출부와 실질적으로 중첩된다. 베이스 기판(BS) 상의 제1 노드 콘택 영역(NCR1) 및 제2 노드 콘택 영역(NCR2)의 돌출부는 에칭 정지 층(ESL)의 돌출부 외측에 있다. 제1 노드(N1)는 베이스 기판(BS)에 대해 원위인 제1 노드 콘택 영역(NCR1)의 측부 상에 있고, 제2 노드(N2)는 베이스 기판(BS)에 대해 원위인 제2 노드 콘택 영역(NCR2)의 측부 상에 있다.
일부 실시예들에서, 활성 층(AL) 및 제1 전극(E1)은 동일한 층에 있고, M1OaNb를 포함하는 반도체 재료로 이루어지고, M1은 단일 금속 또는 금속들의 조합물이고, a>0이고 b≥0이다. 선택적으로, 제1 전극(E1)이 픽셀 전극인 경우, 제1 전극(E1)과 활성 층(AL)이 전기적으로 접속되며, 예를 들어, 활성 층(AL)과 제1 전극(E1)은 연속적인 층이다. 선택적으로, 제1 전극(E1)이 공통 전극인 경우, 제1 전극(E1)과 활성 층(AL)은 서로 절연된다.
도 2를 참조하면, 본 실시예의 어레이 기판은 베이스 기판(BS)에 대해 원위인 제1 전극(E1)의 측부 상에 보조 에칭 정지 층(AESL)을 더 포함한다. 보조 에칭 정지 층(AESL)과 에칭 정지 층(ESL)은 동일한 층에 있고 동일한 재료로 이루어진다.
도 2를 참조하면, 본 실시예의 어레이 기판은 데이터 라인(DL)을 더 포함한다. 데이터 라인(DL)은 제1 서브 층(DL1) 및 제2 서브 층(DL2)을 포함하고, 제1 서브 층(DL1)은 게이트 절연 층(GI)에 대해 근위인 제2 서브 층(DL2)의 측부 상에 있다. 본 어레이 기판에서, 제1 서브 층(DL1)은 활성 층(AL) 및 제1 전극(E1)(예를 들어, 픽셀 전극)과 동일한 층에 있고, 활성 층(AL) 및 제1 전극(E1)의 재료와 동일한 재료로 이루어진다. 일부 실시예들에서, 제2 서브 층(DL2)은 제1 노드(N1) 및 제2 노드(N2)와 동일한 층에 있고, 제1 노드(N1) 및 제2 노드(N2)의 재료와 동일한 재료로 이루어진다. 선택적으로, 활성 층(AL), 제1 전극(E1), 제1 서브 층(DL1), 제2 서브 층(DL2), 제1 노드(N1) 및 제2 노드(N2)는 단일 프로세스로 패터닝될 수 있다. 예를 들어, 일부 실시예들에서, 반도체 재료 층이 먼저 베이스 기판(BS) 상에 형성된다. 후속하여, 베이스 기판(BS)에 대해 원위인 반도체 재료 층의 측부 상에 에칭 정지 재료 층(예를 들어, 실리콘-함유 화합물 층)이 형성되고, 에칭 정지 재료 층이 패터닝되어 베이스 기판(BS)에 대해 원위인 반도체 재료 층의 측부 상에 에칭 정지 층(ESL) 및 보조 에칭 정지 층(AESL)을 형성한다. 후속하여, 반도체 재료 층에 대해 원위인 에칭 정지 층(ESL) 및 보조 에칭 정지 층(AESL)의 측부 상에 전극 재료 층이 형성된다. 활성 층(AL), 제1 전극(E1), 제1 서브 층(DL1), 제2 서브 층(DL2), 제1 노드(N1) 및 제2 노드(N2)는 단일 마스크 플레이트를 이용하여, 예를 들어 도전성 전극 재료 층을 에천트를 이용하여 에칭하는 것에 의해 패터닝됨으로써, 제1 노드(N1), 제2 노드(N2) 및 제2 서브 층(DL2)을 형성하며, 반도체 재료 층이 에천트에 대해 노출되는 곳에서 반도체 재료 층은 에천트에 의해 오버-에칭되고, 반도체 재료 층이 그 상부 상에 에칭 정지 층(ESL), 보조 에칭 정지 층(AESL), 제1 노드(N1), 제2 노드(N2) 및 제2 서브 층(DL2)을 갖는 곳에서 반도체 재료 층이 보호된다. 이와 같이, 활성 층(AL), 제1 전극(E1), 및 제1 서브 층(DL1)과 제2 서브 층(DL2)을 갖는 데이터 라인(DL)이 형성된다.
도 2를 참조하면, 본 실시예에서의 어레이 기판은 베이스 기판(BS)에 대해 원위인 제1 노드(N1) 및 제2 노드(N2)의 측부 상에 패시베이션 층(PVX)을 더 포함한다.
도 2를 참조하면, 본 실시예에서의 제2 전극(E2)은 공통 전극이다. 도 2에서, 제2 전극(E2)은 공통 전극 신호 라인(CESL)에 전기적으로 접속된다. 제2 전극(E2)은 베이스 기판(BS)에 대해 근위인 게이트 절연 층(GI)의 측부 상에 있다. 선택적으로, 제2 전극(E2)은 인듐 주석 산화물로 이루어진다.
일부 실시예들에서, 제2 전극(E2)은 픽셀 전극이고 제1 전극(E1)은 공통 전극이다. 도 3은 본 개시내용의 일부 실시예에 따른 어레이 기판의 구조를 도시한 도면이다. 도 3을 참조하면, 어레이 기판은 다수의 차이점들을 제외하면 도 2에서의 어레이 기판과 유사한 구조를 갖는다. 도 3의 제1 전극(E1)은 공통 전극이고, 제2 전극(E2)은 픽셀 전극이다. 제2 전극(E2)은 베이스 기판(BS)에 대해 근위인 제1 전극(E1)의 측부 상에 있다. 도 3에 도시된 바와 같이, 활성 층(AL)은 제1 전극(E1)으로부터 절연되고, 제2 전극(E2)(픽셀 전극)은 공통 전극 신호 라인(CESL)에 전기적으로 접속되지 않는다(즉, 공통 전극 신호 라인(CESL)으로부터 절연된다). 도 3의 어레이 기판은 게이트 절연 층(GI)을 관통하여 연장되는 제1 비아(V)를 더 포함한다. 제1 전극(E1)(즉, 공통 전극)은 제1 비아(V)를 통해 공통 전극 신호 라인(CESL)에 전기적으로 접속된다. 어레이 기판은 게이트 절연 층(GI)을 관통하여 연장되는 제2 비아(도 3에서는 명확히 도시되지 않음)를 더 포함하고, 제2 노드(N2)(즉, 드레인 전극)는 제2 비아를 통해 제2 전극(E2)에 전기적으로 접속된다. 선택적으로, 공통 전극 신호 라인(CESL) 상의 제1 비아(V)의 돌출부는 공통 전극 신호 라인(CESL)과 부분적으로만 중첩되어 제1 비아(V)가 공통 전극 신호 라인(CESL)에 의해 완전히 차폐되지 않는다. 제1 비아(V) 내의 반도체 재료의 도전성은 광 조사에 의해 향상될 수 있다. 선택적으로, 공통 전극 신호 라인(CESL) 상의 제1 비아(V)의 돌출부는 공통 전극 신호 라인(CESL)과 단지 최소로 중첩된다. 선택적으로, 베이스 기판(BS) 상의 제1 비아(V)의 돌출부는 공통 전극 신호 라인(CESL)의 돌출부 외측에 있고, 어레이 기판은 제1 비아(V) 내의 반도체 재료 및 공통 전극 신호 라인(CESL)을 전기적으로 접속시키는 투명 전극 브릿지를 더 포함한다. 선택적으로, 투명 전극 브릿지는 제2 전극(E1)과 동일한 층에 있고, 투명 전극 재료(예를 들어, 인듐 주석 산화물)로 이루어질 수 있다.
도 4a는 본 개시내용의 일부 실시예에 따른 어레이 기판의 구조체를 도시하는 도면이다. 도 4b는 도 4a에서의 어레이 기판의 A-A' 방향을 따른 단면도이다. 도 4c는 도 4a에서의 어레이 기판의 B-B' 방향을 따른 단면도이다. 도 4d는 도 4a에서의 어레이 기판의 C-C' 방향을 따른 단면도이다. 도 4a 내지 도 4d의 어레이 기판에서, 제1 전극(E1)은 베이스 기판(BS)에 대해 근위인 제2 전극(E2) 측부 상에 있다. 이러한 예에서의 제1 전극(E1)은 픽셀 전극이고, 제2 전극(E2)은 공통 전극이다. 위에 논의된 바와 같이, 이러한 어레이 기판을 제조함에 있어서, 단일 마스크 플레이트를 사용하여 활성 층(AL), 제1 전극(E1), 및 데이터 라인(DL)이 패터닝될 수 있다. 따라서, 어레이 기판은 종래의 어레이 기판에 비해 하나의 마스크 플레이트를 사용하여 제조될 수 있으며, 그 결과 제조 프로세스가 단순화되고 제조 비용이 저렴해진다. 또한, 본 어레이 기판에서의 개구율이 향상되고, 박막 트랜지스터의 이동도가 향상된다. 도 4a 내지 도 4d에 도시되는 예시적인 어레이 기판에서는, 74%의 개구율이 달성된다. 유사한 종래의 어레이 기판은 약 72%의 개구율을 통상적으로 갖는다. 따라서, 본 어레이 기판에서는 개구율에 있어서 2.8%의 증가가 획득된다.
다른 양상에서, 본 개시내용은 어레이 기판을 제조하는 방법을 제공한다. 일부 실시예들에서, 이러한 방법은 베이스 기판 상에 제1 전극 및 제2 전극을 형성하는 단계- 제1 전극 및 제2 전극은 픽셀 전극 및 공통 전극으로부터 선택되는 2개의 상이한 전극들임 -; 및 활성 층, 베이스 기판에 대해 원위인 활성 층의 측부 상의 에칭 정지 층, 제1 노드, 및 제2 노드를 갖는 박막 트랜지스터를 형성하는 단계를 포함한다. 본 방법에 따른 활성 층은 채널 영역, 제1 노드 콘택 영역, 및 제2 노드 콘택 영역을 갖도록 형성된다. 베이스 기판 상의 채널 영역의 돌출부는 에칭 정지 층의 돌출부와 실질적으로 중첩된다. 베이스 기판 상의 제1 노드 콘택 영역 및 제2 노드 콘택 영역의 돌출부는 에칭 정지 층의 돌출부 외측에 있다. 제1 노드는 베이스 기판에 대해 원위인 제1 노드 콘택 영역의 측부 상에 형성되고, 제2 노드는 베이스 기판에 대해 원위인 제2 노드 콘택 영역의 측부 상에 형성된다. 활성 층 및 제1 전극은 동일한 층에 형성되며, M1OaNb를 포함하는 반도체 재료를 사용하여 형성된다- M1은 단일 금속이거나 또는 금속들의 조합물이고, a>0이고 b≥0임 -. 선택적으로, 반도체 재료는 감광성 반도체 재료이다.
제1 전극(예를 들어, 픽셀 전극)을 제조하기 위해 감광성 반도체 재료를 사용하는 것에 의해, 본 어레이 기판에서의 제1 전극의 이동도 레이트가 광 조사(예를 들어, 백 라이트로부터의 광)에 의해 현저히 향상될 수 있다. 활성 층의 채널 영역은, 다른 한편, 게이트 전극에 의한 광 조사로부터 차폐된다. 따라서, 채널 영역의 이동도 레이트는 광 조사에 의해 현저히 영향을 받지 않고, 광 조사에 의해 박막 트랜지스터에서 현저한 누설 전류가 생성되는 것은 아니다. 픽셀 전극이 백 라이트 조사에 노출되는 설계를 갖는 것에 의해, 본 어레이 기판에서의 픽셀 전극에서는 높은 전도성 전류가 달성될 수 있다. 따라서, 짧은 시간 기간에 픽셀 전극이 충전될 수 있다.
일부 실시예들에서, 이러한 방법은 베이스 기판에 대해 원위인 제1 전극의 측부 상에 보조 에칭 정지 층을 형성하는 단계를 추가로 포함하고; 보조 에칭 정지 층 및 에칭 정지 층은 동일한 층에 있고 동일한 재료, 예를 들어 실리콘-함유 화합물로 이루어진다. 에칭 정지 층 또는 보조 에칭 정지 층을 제조하기 위한 실리콘-함유 화합물들의 예들은, 이에 제한되는 것은 아니지만, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 산탄화물, 실리콘, 및 실리콘 게르마늄을 포함한다.
일부 실시예들에서, 이러한 방법은 제1 서브 층과 제2 서브 층을 갖는 데이터 라인을 형성하는 단계- 제1 서브 층은 베이스 기판에 대해 근위인 제2 서브 층의 측부 상에 형성됨 -를 추가로 포함한다. 선택적으로, 제1 서브 층은 활성 층 및 픽셀 전극과 동일한 층에 형성되며, 활성 층 및 픽셀 전극과 동일한 재료, 예를 들어, M1OaNb를 포함하는 반도체 재료를 사용하여 형성된다- M1은 단일 금속이거나 또는 금속들의 조합물이고, a>0이고 b≥0임 -. 선택적으로, 제2 서브 층은 제1 노드 및 제2 노드와 동일한 층에 있고, 제1 노드 및 제2 노드의 재료와 동일한 재료, 예를 들어 전극 재료를 사용하여 형성된다.
일부 실시예들에서, 제2 전극은 베이스 기판에 대해 원위인 제1 전극의 측부 상에 형성된다. 선택적으로, 제1 전극은 픽셀 전극이고 제2 전극은 공통 전극이다. 선택적으로, 제1 전극은 공통 전극이고 제2 전극은 픽셀 전극이다.
일부 실시예들에서, 제2 전극은 베이스 기판에 대해 근위인 제1 전극의 측부 상에 형성된다. 선택적으로, 제1 전극은 픽셀 전극이고 제2 전극은 공통 전극이다. 선택적으로, 제1 전극은 공통 전극이고 제2 전극은 픽셀 전극이다.
선택적으로, 제1 노드(예를 들어, 소스 전극 또는 드레인 전극)는 베이스 기판에 대해 원위인 제1 노드 콘택 영역의 측부 상에 이와 접촉하도록 형성된다. 선택적으로, 제2 전극(예를 들어, 드레인 전극 또는 소스 전극)은 베이스 기판에 대해 원위인 제2 노드 콘택 영역의 측부 상에 이와 접촉하도록 형성된다. 선택적으로, 제1 전극(예를 들어, 소스 전극 또는 드레인 전극)은 베이스 기판에 대해 원위인 제1 노드 콘택 영역의 측부 상에 있고, 이러한 방법은 제1 노드와 제1 노드 콘택 영역 사이에 오믹 콘택 층(ohmic contact layer)을 형성하는 단계를 추가로 포함한다. 선택적으로, 제2 전극(예를 들어, 드레인 전극 또는 소스 전극)은 베이스 기판에 대해 원위인 제2 노드 콘택 영역의 측부 상에 있고, 이러한 방법은 제2 노드와 제2 노드 콘택 영역 사이에 오믹 콘택 층을 형성하는 단계를 추가로 포함한다.
일 예에서, 제1 전극은 픽셀 전극이고 제2 전극은 공통 전극이다. 이러한 방법은 베이스 기판 상에 게이트 전극 및 공통 전극 신호 라인을 형성하는 단계; 베이스 기판에 대해 원위인 게이트 전극 및 공통 전극 신호 라인의 측부 상에 게이트 절연 층을 형성하는 단계; 게이트 전극 및 공통 전극 신호 라인에 대해 원위인 게이트 절연 층의 측부 상에 반도체 재료 층을 형성하는 단계- 반도체 재료는 M1OaNb를 포함하고, M1은 단일 금속 또는 금속들의 조합물이고, a>0이고 b≥0임 -; 게이트 절연 층에 대해 원위인 반도체 재료 층의 측부 상에 에칭 정지 재료 층을 형성하는 단계; 마스크 플레이트를 사용하여 에칭 정지 재료 층을 패터닝함으로써 에칭 정지 층 및 보조 에칭 정지 층을 형성하는 단계; 반도체 재료 층에 대해 원위인 에칭 정지 층 및 보조 에칭 정지 층의 측부 상에 전극 재료 층을 형성하는 단계; 단일 마스크 플레이트를 사용하여 전극 재료 층 및 반도체 재료 층을 패터닝함으로써, 제1 노드, 제2 노드, 활성 층, 제1 전극, 및 제1 서브 층과 제2 서브 층을 갖는 데이터 라인을 형성하는 단계; 게이트 절연 층에 대해 원위인 제1 노드, 제2 노드, 및 데이터 라인의 측부 상에 패시베이션 층을 형성하는 단계를 포함하고; 패시베이션 층 및 게이트 절연 층을 관통하여 연장되는 비아를 형성하는 단계; 게이트 절연 층에 대해 원위인 패시베이션 층의 측부 상에 제2 전극을 형성하는 단계를 포함한다. 선택적으로, 제2 전극은 비아를 통해 공통 전극 신호 라인에 전기적으로 접속되도록 형성된다. 선택적으로, 전극 재료 층 및 반도체 재료 층을 패터닝하는 단계는 동일한 에천트를 사용하여 전극 재료 층 및 반도체 재료 층을 에칭하는 단계를 포함한다.
다른 예에서, 제1 전극은 픽셀 전극이고 제2 전극은 공통 전극이다. 이러한 방법은 베이스 기판 상에 게이트 전극, 공통 전극 신호 라인, 및 제2 전극을 형성하는 단계- 제2 전극은 공통 전극 신호 라인에 전기적으로 접속됨 -; 베이스 기판에 대해 원위인 게이트 전극, 공통 전극 신호 라인, 및 제2 전극의 측부 상에 게이트 절연 층을 형성하는 단계; 게이트 전극, 공통 전극 신호 라인, 및 제2 전극에 대해 원위인 게이트 절연 층의 측부 상에 반도체 재료 층을 형성하는 단계- 반도체 재료는 M1OaNb를 포함함 - M1은 단일 금속 또는 금속들의 조합물이고, a>0이고 b≥0임 -; 게이트 절연 층에 대해 원위인 반도체 재료 층의 측부 상에 에칭 정지 재료 층을 형성하는 단계; 마스크 플레이트를 사용하여 에칭 정지 재료 층을 패터닝함으로써 에칭 정지 층 및 보조 에칭 정지 층을 형성하는 단계; 반도체 재료 층에 대해 원위인 에칭 정지 층 및 보조 에칭 정지 층의 측부 상에 전극 재료 층을 형성하는 단계; 단일 마스크 플레이트를 사용하여 전극 재료 층 및 반도체 재료 층을 패터닝함으로써, 제1 노드, 제2 노드, 활성 층, 제1 전극, 및 제1 서브 층과 제2 서브 층을 갖는 데이터 라인을 형성하는 단계; 및 게이트 절연 층에 대해 원위인 제1 노드, 제2 노드, 및 데이터 라인의 측부 상에 패시베이션 층을 형성하는 단계를 포함한다. 선택적으로, 전극 재료 층 및 반도체 재료 층을 패터닝하는 단계는 동일한 에천트를 사용하여 전극 재료 층 및 반도체 재료 층을 에칭하는 단계를 포함한다.
또 다른 예에서, 제1 전극은 공통 전극이고 제2 전극은 픽셀 전극이다. 이러한 방법은 베이스 기판 상에 게이트 전극, 공통 전극 신호 라인, 및 제2 전극을 형성하는 단계; 베이스 기판에 대해 원위인 게이트 전극, 공통 전극 신호 라인, 및 제2 전극의 측부 상에 게이트 절연 층을 형성하는 단계; 게이트 절연 층을 관통하여 연장되는 비아를 형성하는 단계; 게이트 전극, 공통 전극 신호 라인, 및 제2 전극에 대해 원위인 게이트 절연 층의 측부 상에 반도체 재료 층을 형성하는 단계- 게이트 절연 층에 대해 원위인 반도체 재료 층의 측부 상에 에칭 정지 재료 층을 형성하는 단계; 마스크 플레이트를 사용하여 에칭 정지 재료 층을 패터닝함으로써 에칭 정지 층 및 보조 에칭 정지 층을 형성하는 단계; 반도체 재료 층에 대해 원위인 에칭 정지 층 및 보조 에칭 정지 층의 측부 상에 전극 재료 층을 형성하는 단계; 단일 마스크 플레이트를 사용하여 전극 재료 층 및 반도체 재료 층을 형성함으로써, 제1 노드, 제2 노드, 활성 층, 제1 전극, 및 제1 서브 층과 제2 서브 층을 갖는 데이터 라인을 형성하는 단계- 제2 노드는 비아를 통해 제2 전극에 전기적으로 접속됨 -; 및 게이트 절연 층에 대해 원위인 제1 노드, 제2 노드, 및 데이터 라인의 측부 상에 패시베이션 층을 형성하는 단계를 포함한다. 선택적으로, 전극 재료 층 및 반도체 재료 층을 패터닝하는 단계는 동일한 에천트를 사용하여 전극 재료 층 및 반도체 재료 층을 에칭하는 단계를 포함한다.
도 5a 내지 도 5e는 본 개시내용에 따른 일부 실시예에서의 어레이 기판을 제조하는 프로세스를 도시한다. 도 5a를 참조하면, 이러한 방법은 베이스 기판(BS) 상에 게이트 전극(G) 및 공통 전극 신호 라인(CESL)을 형성하는 단계를 먼저 포함한다. 도 5b는 베이스 기판(BS)에 대해 원위인 게이트 전극(G) 및 공통 전극 신호 라인(CESL) 측부 상에 게이트 절연 층(GI)을 형성하는 단계, 게이트 전극(G) 및 공통 전극 신호 라인(CESL)에 대해 원위인 게이트 절연 층(GI) 측부 상에 반도체 재료 층(SCML)을 형성하는 단계, 및 게이트 절연 층(GI)에 대해 원위인 반도체 재료 층(SCML) 측부 상에 에칭 정지 층(ESL) 및 보조 에칭 정지 층(AESL)을 형성하는 단계를 포함한다. 반도체 재료는 M1OaNb를 포함한다- M1은 단일 금속이거나 또는 금속들의 조합물이고, a>0이고 b≥0임 -. 선택적으로, 에칭 정지 층(ESL) 및 보조 에칭 정지 층(AESL)은 게이트 절연 층(GI)에 대해 원위인 반도체 재료 층(SCML) 측부 상에 에칭 정지 재료 층을 퇴적하는 단계, 및 마스크 플레이트를 사용하여 에칭 정지 재료 층을 패터닝하는 단계에 의해 형성된다.
선택적으로, 반도체 재료 층은, 예를 들어, 코팅, 마그네트론 스퍼터링, 및 PEVCD(plasma enhanced chemical vapor deposition)와 같은 증착(vapor deposition)에 의해 형성될 수 있다.
선택적으로, 에칭 정지 재료 층은, 예를 들어, 코팅, 마그네트론 스퍼터링, 및 PEVCD(plasma enhanced chemical vapor deposition)와 같은 증착에 의해 형성될 수 있다.
선택적으로, 에칭 정지 재료 층은 에칭 프로세스, 예를 들어, 건식 에칭 프로세스에 의해 제거될 수 있다.
도 5c를 참조하면, 이러한 방법은 베이스 기판(BS)에 대해 원위인 게이트 절연 층(GI) 측부 상에 제1 노드(N1), 제2 노드(N2), 활성 층(AL), 제1 전극(E1), 및 데이터 라인(DL)을 형성하는 단계를 추가로 포함한다. 종래의 방법들에 비해, 본 방법은 마스크 플레이트를 하나 적게 사용한다, 즉, 제1 노드(N1), 제2 노드(N2), 활성 층(AL), 제1 전극(E1), 및 데이터 라인(DL)이 단일 마스크 플레이트를 사용하여 단일 패터닝 단계에서 형성될 수 있다. 구체적으로, 이러한 방법은 반도체 재료 층(SCML)에 대해 원위인 에칭 정지 층(ESL) 및 보조 에칭 정지 층(AESL) 측부 상에 전극 재료 층을 퇴적하는 단계; 및 제1 노드(N1), 제2 노드(N2) 및 데이터 라인(DL)에 대응하는 패턴을 갖는 단일 마스크 플레이트를 사용하여, 예를 들어, 전극 재료 층 및 반도체 재료 층(SCML) 양자 모두를 에칭할 수 있는 에천트를 사용하여, 전극 재료 층 및 반도체 재료 층(SCML)을 패터닝하는 단계를 포함할 수 있다. 전극 재료 층이 제1 노드(N1), 제2 노드(N2), 및 데이터 라인(DL)에 대응하는 영역 이외의 영역들에서 제거됨으로써, 제1 노드(N1), 제2 노드(N2), 및 데이터 라인(DL)을 형성한다. 반도체 재료 층(SCML)은 에천트에 의해 오버-에칭되어 반도체 재료 층(SCML)이 에천트에 노출되는 영역들에서 제거된다. 반도체 재료 층(SCML)은 에칭 정지 층(ESL) 또는 보조 에칭 정지 층(AESL)에 의해 보호되는 영역들에; 또는 데이터 라인(DL), 제1 노드(N1), 및 제2 노드(N2)에 대응하는 영역들에 남는다. 오버-에칭이 완료될 때, 활성 층(AL), 제1 노드(N1), 제2 노드(N2), 및 제1 서브 층(DL1)과 제2 서브 층(DL2)을 갖는 데이터 라인(DL)이 형성된다.
다양한 적절한 전극 재료들 및 다양한 적절한 제조 방법들이 전극 재료 층을 제조하는데 사용될 수 있다. 예를 들어, 전극 재료는 (예를 들어, 스퍼터링, 퇴적, 용액 코팅, 또는 스핀 코팅에 의해) 기판 상에 퇴적될 수 있고; 제1 노드, 제2 노드 및 데이터 라인의 제2 서브 층을 형성하도록 (예를 들어, 습식 에칭 프로세스와 같은 리소그래피에 의해) 패터닝된다. 전극 재료 층을 제조하기에 적절한 반도체 재료들의 예들은, 이에 제한되는 것은 아니지만, 나노 실버, 몰리브덴, 알루미늄, 은, 크롬, 텅스텐, 티타늄, 탄탈륨, 구리 및 이들을 함유하는 합금들 또는 적층물들과 같은 다양한 금속 재료들; 및 인듐 주석 산화물과 같은 다양한 전도성 금속 산화물들을 포함한다.
도 5d를 참조하면, 이러한 방법은 게이트 절연 층(GI)에 대해 원위인 제1 노드(N1), 제2 노드(N2), 및 데이터 라인(DL) 측부 상에 패시베이션 층(PVX)을 형성하는 단계, 및 패시베이션 층(PVX) 및 게이트 절연 층(GI)을 관통하여 연장되는 비아(V)를 형성하는 단계를 추가로 포함한다.
도 5e를 참조하면, 이러한 방법은 게이트 절연 층(GI)에 대해 원위인 패시베이션 층(PVX) 측부 상에 제2 전극(E2)을 형성하는 단계를 추가로 포함하고, 제2 전극(E2)은 비아(V)를 통해 공통 전극 신호 라인(CESL)에 접속된다. 추가적으로, 도 도 5a 내지 도 5e의 방법에 의해 제조되는 어레이 기판에서의 제1 전극(E1)은 픽셀 전극이고, 제2 전극(E2)은 공통 전극이다.
도 6a 내지 도 6e는 본 개시내용에 따른 일부 실시예에서의 어레이 기판을 제조하는 프로세스를 도시한다. 도 6a를 참조하면, 이러한 방법은 베이스 기판(BS) 상에 게이트 전극(G), 공통 전극 신호 라인(CESL), 및 제2 전극(E2)을 형성하는 단계를 먼저 포함한다. 제2 전극(E2)은 공통 전극 신호 라인(CESL)에 전기적으로 접속되도록 형성된다. 도 6b를 참조하면, 이러한 방법은 베이스 기판(BS)에 대해 원위인 게이트 전극(G), 공통 전극 신호 라인(CESL), 및 제2 전극(E2) 측부 상에 게이트 절연 층(GI)을 형성하는 단계를 추가로 포함한다. 도 6c를 참조하면, 이러한 방법은 게이트 전극(G), 공통 전극 신호 라인(CESL) 및 제2 전극(E2)에 대해 원위인 게이트 절연 층(GI) 측부 상에 반도체 재료 층(SCML)을 형성하는 단계, 게이트 절연 층(GI)에 대해 원위인 반도체 재료 층(SCML) 측부 상에 에칭 정지 층(ESL) 및 보조 에칭 정지 층(AESL)을 형성하는 단계를 추가로 포함한다. 반도체 재료는 M1OaNb를 포함한다- M1은 단일 금속이거나 또는 금속들의 조합물이고, a>0이고 b≥0임 -. 선택적으로, 에칭 정지 층(ESL) 및 보조 에칭 정지 층(AESL)은 게이트 절연 층(GI)에 대해 원위인 반도체 재료 층(SCML) 측부 상에 에칭 정지 재료 층을 퇴적하는 단계, 및 마스크 플레이트를 사용하여 에칭 정지 재료 층을 패터닝하는 단계에 의해 형성된다.
도 6d를 참조하면, 이러한 방법은 베이스 기판(BS)에 대해 원위인 게이트 절연 층(GI) 측부 상에 제1 노드(N1), 제2 노드(N2), 활성 층(AL), 제1 전극(E1), 및 데이터 라인(DL)을 형성하는 단계를 추가로 포함한다. 종래의 방법들에 비해, 본 방법은 마스크 플레이트를 하나 적게 사용한다, 즉, 제1 노드(N1), 제2 노드(N2), 활성 층(AL), 제1 전극(E1), 및 데이터 라인(DL)이 단일 마스크 플레이트를 사용하여 단일 패터닝 단계에서 형성될 수 있다. 구체적으로, 이러한 방법은 반도체 재료 층(SCML)에 대해 원위인 에칭 정지 층(ESL) 및 보조 에칭 정지 층(AESL) 측부 상에 전극 재료 층을 퇴적하는 단계; 및 제1 노드(N1), 제2 노드(N2) 및 데이터 라인(DL)에 대응하는 패턴을 갖는 단일 마스크 플레이트를 사용하여, 예를 들어, 전극 재료 층 및 반도체 재료 층(SCML) 양자 모두를 에칭할 수 있는 에천트를 사용하여, 전극 재료 층 및 반도체 재료 층(SCML)을 패터닝하는 단계를 포함할 수 있다. 전극 재료 층이 제1 노드(N1), 제2 노드(N2), 및 데이터 라인(DL)에 대응하는 영역 이외의 영역들에서 제거됨으로써, 제1 노드(N1), 제2 노드(N2), 및 데이터 라인(DL)을 형성한다. 반도체 재료 층(SCML)은 에천트에 의해 오버-에칭되어 반도체 재료 층(SCML)이 에천트에 노출되는 영역들에서 제거된다. 반도체 재료 층(SCML)은 에칭 정지 층(ESL) 또는 보조 에칭 정지 층(AESL)에 의해 보호되는 영역들에; 또는 데이터 라인(DL), 제1 노드(N1), 및 제2 노드(N2)에 대응하는 영역들에 남는다. 오버-에칭이 완료될 때, 활성 층(AL), 제1 노드(N1), 제2 노드(N2), 및 제1 서브 층(DL1)과 제2 서브 층(DL2)을 갖는 데이터 라인(DL)이 형성된다.
도 6e를 참조하면, 이러한 방법은 게이트 절연 층(GI)에 대해 원위인 제1 노드(N1), 제2 노드(N2), 및 데이터 라인(DL)의 측부 상에 패시베이션 층(PVX)을 형성하는 단계를 추가로 포함한다. 선택적으로, 도 6a 내지 도 6e의 방법에 의해 제조되는 어레이 기판에서의 제1 전극(E1)은 픽셀 전극이고, 제2 전극(E2)은 공통 전극이다.
본 방법에서는, 활성 층과 제1 전극층(예를 들어, 픽셀 전극)이 동일한 마스크 플레이트를 사용하여 동일한 패터닝 프로세스에서 형성되므로, 하나는 활성 층을 패터닝하기 위한 것이며 하나는 픽셀 전극을 패터닝하기 위한 것인, 2개의 별도의 마스크 플레이트들을 사용할 필요성을 배제한다. 전극 재료 층을 에칭하여 제1 노드 및 제2 노드를 형성하는 프로세스 동안, 전극 재료 층 아래의 반도체 재료 층이 (동일하거나 상이한 에천트를 사용하여) 또한 에칭되어 제1 노드와 제2 노드, 에칭 정지 층, 및 보조 에칭 정지 층을 보호 마스크로서 형성하기 위한 마스크 플레이트를 사용하여 활성 층 및 픽셀 전극 층을 형성할 수 있으므로, 2개의 별도의 에칭 단계들의 필요성을 배제한다. 그 결과, 제조 프로세스가 훨씬 단순화된다. 본 방법에 의해 제조되는 박막 트랜지스터는 활성 층 상에 에칭 정지 층을 포함하기 때문에, 트랜지스터 신뢰성이 보존된다.
다른 양상에서, 본 개시내용은 본 명세서에 설명되거나 본 명세서에 설명되는 방법에 의해 제조되는 어레이 기판을 갖는 디스플레이 패널을 제공한다.
다른 양상에서, 본 개시내용은 본 명세서에서 설명되는 디스플레이 패널을 갖는 디스플레이 장치를 제공한다. 적절한 디스플레이 장치들의 예들은, 이에 제한되는 것은 아니지만, 액정 디스플레이 패널, 전자 종이, 유기 발광 디스플레이 패널, 휴대 전화, 태블릿 컴퓨터, 텔레비전, 모니터, 노트북 컴퓨터, 디지털 앨범, GPS 등을 포함한다.
본 발명의 실시예들의 전술한 설명은 예시 및 설명의 목적들로 제시되었다. 이것은 배타적인 것으로 또는 본 발명을 개시되는 예시적인 실시예들에 또는 그 정확한 형태로 제한하고자 의도되는 것은 아니다. 따라서, 전술한 설명은 제한적인 것보다는 예시적인 것으로서 고려되어야 한다. 분명히, 많은 수정들 및 변형들이 본 기술분야에서의 숙련된 기술자들에게 명백할 것이다. 실시예들은 본 발명의 원리들 및 그것의 최상의 모드의 현실적인 적용을 설명하기 위해 선택되고 설명되며, 그렇게 함으로써 본 기술분야에서의 숙련된 자들이 본 발명을 다양한 실시예들에 대해 그리고 다양한 수정들과 함께 고려되는 특정한 사용 또는 구현에 적합한 것으로서 이해할 수 있게 한다. 본 발명의 범위는 모든 용어들이 달리 표시되지 않는 한 그들의 가장 넓은 합리적인 의미로 해석되는 본 명세서에 첨부되는 청구항들 및 그들의 등가물들에 의해 정의되는 것으로 의도된다. 따라서, "발명(the invention)", "본 발명(the present invention)" 등이라는 용어가 반드시 청구항 범위를 구체적인 실시예로 제한하지는 것은 아니며, 본 발명의 예시적인 실시예들에 대한 참조가 본 발명에 대한 제한을 암시하는 것은 아니며, 어떠한 이러한 제한도 추론되어서는 안 된다. 본 발명은 첨부된 청구항들의 사상 및 범위에 의해서만 제한된다. 더욱이, 이러한 청구항들은 명사 또는 구성요소 이전에 "제1(first)", "제2(second)" 등을 사용하여 지칭할 수 있다. 이러한 용어들은 명명법으로서 이해되어야 하고 구체적인 수가 주어져 있지 않는 한 이러한 명명법에 의해 수정되는 구성요소들의 수에 대한 제한을 부여하는 것으로 해석되어서는 안 된다. 설명된 임의의 이점들 및 장점들이 본 발명의 모든 실시예들에 적용되지 않을 수 있다. 다음의 청구항들에 의해 정의되는 바와 같은 본 발명의 범위로부터 벗어나지 않고도 본 기술분야에서의 숙련된 자들에 의하면 설명된 실시예들에서 변형들이 이루어질 수 있다는 점이 이해되어야 한다. 더욱이, 본 개시내용에서의 어떠한 구성요소 및 컴포넌트도 그 구성요소 또는 컴포넌트가 다음의 청구항들에서 명시적으로 인용되는지와 상관없이 공개 전용인 것으로 의도되는 것은 아니다.

Claims (20)

  1. 어레이 기판으로서,
    베이스 기판;
    제1 전극 및 제2 전극- 상기 제1 전극 및 상기 제2 전극은 픽셀 전극 및 공통 전극으로부터 선택되는 2개의 상이한 전극임 -; 및
    활성 층, 상기 베이스 기판에 대해 원위인(distal to) 상기 활성 층의 측부 상의 에칭 정지 층, 제1 노드, 및 제2 노드를 포함하는 박막 트랜지스터
    를 포함하고,
    상기 활성 층은 채널 영역, 제1 노드 콘택 영역 및 제2 노드 콘택 영역을 포함하고; 상기 베이스 기판 상의 상기 채널 영역의 돌출부는 상기 에칭 정지 층의 돌출부와 실질적으로 중첩되고; 상기 베이스 기판 상의 상기 제1 노드 콘택 영역 및 상기 제2 노드 콘택 영역의 돌출부는 상기 에칭 정지 층의 돌출부 외측에 있고; 상기 제1 노드는 상기 베이스 기판에 대해 원위인 상기 제1 노드 콘택 영역의 측부 상에 있고; 상기 제2 노드는 상기 베이스 기판에 대해 원위인 상기 제2 노드 콘택 영역의 측부 상에 있으며; 그리고
    상기 활성 층과 상기 제1 전극은 동일한 층에 있고, M1OaNb를 포함하는 반도체 재료로 이루어지고 - M1은 단일 금속이거나 또는 금속들의 조합물이고, a>0이고 b≥0임 -,
    상기 베이스 기판에 대해 원위인 상기 제1 전극의 측부 상에 보조 에칭 정지 층을 추가로 포함하고; 상기 보조 에칭 정지 층 및 상기 에칭 정지 층은 동일한 층에 있고 동일한 재료로 이루어지는, 어레이 기판.
  2. 삭제
  3. 제1항에 있어서,
    데이터 라인을 추가로 포함하고;
    상기 데이터 라인은 제1 서브 층 및 제2 서브 층을 포함하고; 상기 제1 서브 층은 상기 베이스 기판에 대해 근위인(proximal to) 상기 제2 서브 층의 측부 상에 있고;
    상기 제1 서브 층은 상기 활성 층 및 상기 제1 전극과 동일한 층에 있고, 상기 활성 층 및 상기 제1 전극의 재료와 동일한 재료로 이루어지고; 그리고
    상기 제2 서브 층은 상기 제1 노드 및 상기 제2 노드와 동일한 층에 있고, 상기 제1 노드 및 상기 제2 노드의 재료와 동일한 재료로 이루어지는, 어레이 기판.
  4. 제1항에 있어서,
    상기 제2 전극은 상기 베이스 기판에 대해 원위인 상기 제1 전극의 측부 상에 있는, 어레이 기판.
  5. 제1항에 있어서,
    상기 제2 전극은 상기 베이스 기판에 대해 근위인 상기 제1 전극의 측부 상에 있는, 어레이 기판.
  6. 제1항에 있어서,
    상기 제1 전극은 상기 픽셀 전극이고 상기 제2 전극은 상기 공통 전극인, 어레이 기판.
  7. 제6항에 있어서,
    상기 베이스 기판 상의 게이트 전극;
    상기 게이트 전극과 동일한 층에 있고 동일한 재료로 이루어지는 공통 전극 신호 라인;
    상기 베이스 기판에 대해 원위인 상기 게이트 전극 및 상기 공통 전극 신호 라인의 측부 상의 게이트 절연 층;
    상기 공통 전극 신호 라인에 대해 원위인 상기 게이트 절연 층의 측부 상의 패시베이션 층; 및
    상기 게이트 절연 층 및 상기 패시베이션 층을 관통하여 연장되는 비아
    를 추가로 포함하고;
    상기 공통 전극은 상기 게이트 절연 층에 대해 원위인 상기 패시베이션 층의 측부 상에 있고, 상기 비아를 통해 상기 공통 전극 신호 라인에 전기적으로 접속되는, 어레이 기판.
  8. 제6항에 있어서,
    상기 베이스 기판 상의 게이트 전극;
    상기 게이트 전극과 동일한 층에 있는 공통 전극 신호 라인; 및
    상기 게이트 전극과 상기 활성 층 사이의 게이트 절연 층을 추가로 포함하고;
    상기 공통 전극은 상기 베이스 기판에 대해 근위인 상기 게이트 절연 층의 측부 상에 있고, 상기 공통 전극 신호 라인에 전기적으로 접속되는, 어레이 기판.
  9. 제1항에 있어서,
    상기 제1 전극은 상기 공통 전극이고 상기 제2 전극은 상기 픽셀 전극인, 어레이 기판.
  10. 제9항에 있어서,
    상기 베이스 기판 상의 게이트 전극;
    상기 게이트 전극과 상기 활성 층 사이의 게이트 절연 층; 및
    상기 게이트 절연 층을 관통하여 연장되는 비아
    를 추가로 포함하고;
    상기 픽셀 전극은 상기 베이스 기판에 대해 근위인 상기 게이트 절연 층의 측부 상에 있고, 상기 비아를 통해 상기 제2 노드에 전기적으로 접속되는, 어레이 기판.
  11. 제1항에 있어서,
    상기 M1OaNb는 인듐 갈륨 아연 산화물, 인듐 아연 하프늄, 인듐 아연 지르코늄 산화물, 인듐 아연 주석 산화물, 인듐 아연 산화물, 알루미늄 인듐 아연 산화물, 아연 산화물, 및 알루미늄 인듐 아연 산화물 중 하나인, 어레이 기판.
  12. 디스플레이 장치로서,
    제1항, 제3항 내지 제11항 중 어느 한 항의 어레이 기판을 포함하는, 디스플레이 장치.
  13. 어레이 기판을 제조하는 방법으로서,
    베이스 기판 상에 제1 전극 및 제2 전극을 형성하는 단계- 상기 제1 전극 및 상기 제2 전극은 픽셀 전극 및 공통 전극으로부터 선택된 2개의 상이한 전극임-; 및
    활성 층, 상기 베이스 기판에 대해 원위인 상기 활성 층의 측부 상의 에칭 정지 층, 제1 노드, 및 제2 노드를 포함하는 박막 트랜지스터를 형성하는 단계
    를 포함하고;
    상기 활성 층은 채널 영역, 제1 노드 콘택 영역, 및 제2 노드 콘택 영역을 갖도록 형성되고; 상기 베이스 기판 상의 상기 채널 영역의 돌출부는 상기 에칭 정지 층의 돌출부와 실질적으로 중첩되고; 상기 베이스 기판 상의 상기 제1 노드 콘택 영역 및 상기 제2 노드 콘택 영역의 돌출부는 상기 에칭 정지 층의 돌출부 외측에 있고; 상기 제1 노드는 상기 베이스 기판에 대해 원위인 상기 제1 노드 콘택 영역의 측부 상에 형성되고; 상기 제2 노드는 상기 베이스 기판에 대해 원위인 상기 제2 노드 콘택 영역의 측부 상에 형성되고; 그리고
    상기 활성 층 및 상기 제1 전극은 동일한 층에 형성되고, M1OaNb를 포함하는 반도체 재료를 사용하여 형성되고 - M1은 단일 금속이거나 또는 금속들의 조합물이고, a>0이고 b≥0임 -,
    상기 베이스 기판에 대해 원위인 상기 제1 전극의 측부 상에 보조 에칭 정지 층을 형성하는 단계를 추가로 포함하고; 상기 보조 에칭 정지 층과 상기 에칭 정지 층은 동일한 층에 형성되고 동일한 재료로 이루어지는, 방법.
  14. 삭제
  15. 제13항에 있어서,
    데이터 라인을 형성하는 단계를 추가로 포함하고;
    상기 데이터 라인을 형성하는 단계는 제1 서브 층을 형성하는 단계 및 제2 서브 층을 형성하는 단계를 포함하고; 상기 제1 서브 층은 상기 베이스 기판에 대해 근위인 상기 제2 서브 층의 측부 상에 형성되고;
    상기 제1 서브 층은 상기 활성 층 및 상기 제1 전극과 동일한 층에 형성되고, 상기 활성 층 및 상기 제1 전극의 재료와 동일한 재료를 사용하여 형성되고; 그리고
    상기 제2 서브 층은 상기 제1 노드 및 상기 제2 노드와 동일한 층에 형성되고, 상기 제1 노드 및 상기 제2 노드의 재료와 동일한 재료를 사용하여 형성되는, 방법.
  16. 제13항에 있어서,
    상기 제2 전극은 상기 베이스 기판에 대해 원위인 상기 제1 전극의 측부 상에 형성되는, 방법.
  17. 제13항에 있어서,
    상기 제2 전극은 상기 베이스 기판에 대해 근위인 상기 제1 전극의 측부 상에 형성되는, 방법.
  18. 제13항에 있어서,
    상기 제1 전극은 상기 픽셀 전극이고, 상기 제2 전극은 상기 공통 전극이고, 상기 방법은,
    상기 베이스 기판 상에 게이트 전극 및 공통 전극 신호 라인을 형성하는 단계;
    상기 베이스 기판에 대해 원위인 상기 게이트 전극 및 상기 공통 전극 신호 라인의 측부 상에 게이트 절연 층을 형성하는 단계;
    상기 게이트 전극 및 상기 공통 전극 신호 라인에 대해 원위인 상기 게이트 절연 층의 측부 상에 반도체 재료 층을 형성하는 단계- 상기 반도체 재료는 M1OaNb를 포함하고, M1은 단일 금속 또는 금속들의 조합물이고, a>0이고 b≥0임 -;
    상기 게이트 절연 층에 대해 원위인 상기 반도체 재료 층의 측부 상에 에칭 정지 재료 층을 형성하는 단계;
    마스크 플레이트를 사용하여 상기 에칭 정지 재료 층을 패터닝함으로써 상기 에칭 정지 층 및 보조 에칭 정지 층을 형성하는 단계;
    상기 반도체 재료 층에 대해 원위인 상기 에칭 정지 층 및 상기 보조 에칭 정지 층의 측부 상에 전극 재료 층을 형성하는 단계;
    단일 마스크 플레이트를 사용하여 상기 전극 재료 층 및 상기 반도체 재료 층을 패터닝함으로써, 상기 제1 노드, 상기 제2 노드, 상기 활성 층, 상기 제1 전극, 및 제1 서브 층과 제2 서브 층을 포함하는 데이터 라인을 형성하는 단계;
    상기 게이트 절연 층에 대해 원위인 상기 제1 노드, 상기 제2 노드, 및 상기 데이터 라인의 측부 상에 패시베이션 층을 형성하는 단계;
    상기 패시베이션 층 및 상기 게이트 절연 층을 관통하여 연장되는 비아를 형성하는 단계; 및
    상기 게이트 절연 층에 대해 원위인 상기 패시베이션 층의 측부 상에 제2 전극을 형성하는 단계
    를 포함하고;
    상기 제2 전극은 상기 비아를 통해 상기 공통 전극 신호 라인에 전기적으로 접속되도록 형성되고; 상기 전극 재료 층 및 상기 반도체 재료 층을 패터닝하는 단계는 동일한 에천트를 사용하여 상기 전극 재료 층 및 상기 반도체 재료 층을 에칭하는 단계를 포함하는, 방법.
  19. 제13항에 있어서,
    상기 제1 전극은 상기 픽셀 전극이고, 상기 제2 전극은 상기 공통 전극이고, 상기 방법은,
    상기 베이스 기판 상에 게이트 전극, 공통 전극 신호 라인, 및 상기 제2 전극을 형성하는 단계- 상기 제2 전극은 상기 공통 전극 신호 라인에 전기적으로 접속되도록 형성됨 -;
    상기 베이스 기판에 대해 원위인 상기 게이트 전극, 상기 공통 전극 신호 라인, 및 상기 제2 전극의 측부 상에 게이트 절연 층을 형성하는 단계;
    상기 게이트 전극, 상기 공통 전극 신호 라인, 및 상기 제2 전극에 대해 원위인 상기 게이트 절연 층의 측부 상에 반도체 재료 층을 형성하는 단계- 상기 반도체 재료는 M1OaNb를 포함하고, M1은 단일 금속 또는 금속들의 조합물이고, a>0이고 b≥0임 -;
    상기 게이트 절연 층에 대해 원위인 상기 반도체 재료 층의 측부 상에 에칭 정지 재료 층을 형성하는 단계;
    마스크 플레이트를 사용하여 상기 에칭 정지 재료 층을 패터닝함으로써 상기 에칭 정지 층 및 보조 에칭 정지 층을 형성하는 단계;
    상기 반도체 재료 층에 대해 원위인 상기 에칭 정지 층 및 상기 보조 에칭 정지 층의 측부 상에 전극 재료 층을 형성하는 단계;
    단일 마스크 플레이트를 사용하여 상기 전극 재료 층 및 상기 반도체 재료 층을 패터닝함으로써, 상기 제1 노드, 상기 제2 노드, 상기 활성 층, 상기 제1 전극, 및 제1 서브 층과 제2 서브 층을 포함하는 데이터 라인을 형성하는 단계; 및
    상기 게이트 절연 층에 대해 원위인 상기 제1 노드, 상기 제2 노드, 및 상기 데이터 라인의 측부 상에 패시베이션 층을 형성하는 단계
    를 포함하고;
    상기 전극 재료 층 및 상기 반도체 재료 층을 패터닝하는 단계는 동일한 에천트를 사용하여 상기 전극 재료 층 및 상기 반도체 재료 층을 에칭하는 단계를 포함하는, 방법.
  20. 제13항에 있어서,
    상기 제1 전극은 상기 공통 전극이고, 상기 제2 전극은 상기 픽셀 전극이고, 상기 방법은,
    상기 베이스 기판 상에 게이트 전극, 공통 전극 신호 라인, 및 상기 제2 전극을 형성하는 단계;
    상기 베이스 기판에 대해 원위인 상기 게이트 전극, 상기 공통 전극 신호 라인, 및 상기 제2 전극의 측부 상에 게이트 절연 층을 형성하는 단계;
    상기 게이트 절연 층을 관통하여 연장되는 제1 비아 및 제2 비아를 형성하는 단계;
    상기 게이트 전극, 상기 공통 전극 신호 라인, 및 상기 제2 전극에 대해 원위인 상기 게이트 절연 층의 측부 상에 반도체 재료 층을 형성하는 단계;
    상기 게이트 절연 층에 대해 원위인 상기 반도체 재료 층의 측부 상에 에칭 정지 재료 층을 형성하는 단계;
    마스크 플레이트를 사용하여 상기 에칭 정지 재료 층을 패터닝함으로써 상기 에칭 정지 층 및 보조 에칭 정지 층을 형성하는 단계;
    상기 반도체 재료 층에 대해 원위인 상기 에칭 정지 층 및 상기 보조 에칭 정지 층의 측부 상에 전극 재료 층을 형성하는 단계;
    단일 마스크 플레이트를 사용하여 상기 전극 재료 층 및 상기 반도체 재료 층을 패터닝함으로써, 상기 제1 노드, 상기 제2 노드, 상기 활성 층, 상기 제1 전극, 및 제1 서브 층과 제2 서브 층을 포함하는 데이터 라인을 형성하는 단계- 상기 제1 전극은 상기 제1 비아를 통해 상기 공통 전극 신호 라인에 전기적으로 접속되며, 상기 제2 전극은 상기 제2 비아를 통해 제2 전극에 전기적으로 접속됨 -; 및
    상기 게이트 절연 층에 대해 원위인 상기 제1 노드, 상기 제2 노드, 및 상기 데이터 라인의 측부 상에 패시베이션 층을 형성하는 단계
    를 포함하고;
    상기 전극 재료 층 및 상기 반도체 재료 층을 패터닝하는 단계는 동일한 에천트를 사용하여 상기 전극 재료 층 및 상기 반도체 재료 층을 에칭하는 단계를 포함하는, 방법.
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