JP2020503661A - アレイ基板、表示パネル、アレイ基板を備える表示装置及びアレイ基板の製造方法 - Google Patents

アレイ基板、表示パネル、アレイ基板を備える表示装置及びアレイ基板の製造方法 Download PDF

Info

Publication number
JP2020503661A
JP2020503661A JP2017564910A JP2017564910A JP2020503661A JP 2020503661 A JP2020503661 A JP 2020503661A JP 2017564910 A JP2017564910 A JP 2017564910A JP 2017564910 A JP2017564910 A JP 2017564910A JP 2020503661 A JP2020503661 A JP 2020503661A
Authority
JP
Japan
Prior art keywords
electrode
layer
node
base substrate
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017564910A
Other languages
English (en)
Other versions
JP7042621B2 (ja
Inventor
ジュオ・シュ
ヤジェ・バイ
シャオリン・ワン
ルイ・ワン
フェイ・シャン
ハイジュン・チウ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Chongqing BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Chongqing BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Chongqing BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Publication of JP2020503661A publication Critical patent/JP2020503661A/ja
Application granted granted Critical
Publication of JP7042621B2 publication Critical patent/JP7042621B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/702—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof of thick-or thin-film circuits or parts thereof
    • H01L21/707—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof of thick-or thin-film circuits or parts thereof of thin-film circuits or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

アレイ基板、表示パネル、アレイ基板を備える表示装置及びアレイ基板の製造方法を提供する。アレイ基板は、ベース基板と、画素電極と共通電極から選ばれる２つの異なる電極である第１電極と第２電極と、活性層、前記活性層の前記ベース基板から離れる側に位置するエッチング停止層、第１ノードと第２ノードを含む薄膜トランジスタとを含む。

Description

本発明は、表示技術に関し、特に、アレイ基板、表示パネル、アレイ基板を備える表示装置及びアレイ基板の製造方法に関するものである。
従来の非晶質シリコン薄膜トランジスタと比較して、金属酸化物または金属酸窒化物の薄膜トランジスタは、より高いキャリア密度やより高い移動速度のような多くのユニークな利点を有している。従って、金属酸化物または金属酸窒化物の薄膜トランジスタをより小さくすることができ、このような薄膜トランジスタから作られた表示パネルは、より高い解像度とより良好な表示効果を得ることができる。金属酸化物または金属酸窒化物の薄膜トランジスタは表示分野で広く応用されている。しかし、一般的に、金属酸化物または金属酸窒化物の薄膜トランジスタに対し、活性層にエッチング停止層を配置しないと、トランジスタの信頼性が低下するおそれがある。エッチング停止層を製造するには別のパターニングプロセスの追加を必要とし、製造コストを増加させる。パターニングプロセスの数を減らす試み、例えばハーフトーンマスクプレートを使用することは、結果として往々さらに複雑になって、制御しにくく、製品の品質に影響する。
本発明の一側面のアレイ基板は、ベース基板と、画素電極と共通電極から選ばれる２つの異なる電極である第１電極と第２電極と、活性層、前記活性層の前記ベース基板から離れる側に位置するエッチング停止層、第１ノードと第２ノードを含む薄膜トランジスタと、を含み、前記活性層はチャネル領域、第１ノードコンタクト領域と第２ノードコンタクト領域を含み、前記チャネル領域の前記ベース基板への投影は、前記エッチング停止層の前記ベース基板への投影に実質的に重なり、前記第１ノードコンタクト領域と前記第２ノードコンタクト領域の前記ベース基板への投影は前記エッチング停止層の外側に位置し、前記第１ノードは前記第１ノードコンタクト領域の前記ベース基板から離れる側に位置し、前記第２ノードは前記第２ノードコンタクト領域の前記ベース基板から離れる側に位置し、前記活性層と前記第１電極とは同一の層に位置し、Ｍ１ＯａＮｂを含む半導体材料で製作され、ただし、Ｍ１は単一の金属または金属の組み合わせであり、かつａ＞０、ｂ≧０である圧アレイ基板となる。
本発明のアレイ基板では、前記第１電極の前記ベース基板から離れる側に位置する補助エッチング停止層をさらに含み、前記補助エッチング停止層と前記エッチング停止層とは同一の層に位置し、同じ材料で製作されてもよい。
本発明のアレイ基板では、データラインをさらに含み、前記データラインは第１サブ層および第２サブ層を含み、前記第１サブ層は、第２サブ層の前記ベース基板に近い側に位置し、前記第１サブ層は、前記活性層と前記第１電極と同様に同一の層に位置し、同じ材料で製作されてもよい。
本発明のアレイ基板では、前記第２電極は、前記第１電極の前記ベース基板から離れる側に位置してもよい。
本発明のアレイ基板では、前記第２電極は、前記第１電極の前記ベース基板に近い側に位置してもよい。
本発明のアレイ基板では、前記第１電極は前記画素電極であり、前記第２電極は前記共通電極であってもよい。
本発明のアレイ基板では、前記ベース基板に設けられたゲート電極と、前記ゲート電極と同様に同一の層に位置し、同じ材料で製作された共通電極信号線と、前記ゲート電極と前記共通電極信号線の前記ベース基板から離れる側に位置するゲート絶縁層と、前記ゲート絶縁層の前記共通電極信号線から離れる側に位置する不活性化層と、前記ゲート絶縁層および前記不活性化層を通過し延びている貫通孔と、をさらに含み、前記共通電極は前記不活性化層の前記ゲート絶縁層から離れる側に位置し、前記貫通孔を介して前記共通電極信号線に電気的に接続されてもよい。
本発明のアレイ基板では、前記ベース基板に設けられたゲート電極と、前記ゲート電極と同様に同一の層に位置する共通電極信号線と、前記ゲート電極と前記活性層との間に位置するゲート絶縁層と、をさらに含み、前記共通電極は前記ゲート絶縁層の前記ベース基板に近い側に位置し、前記共通電極信号線に電気的に接続されてもよい。
本発明のアレイ基板では、前記第１電極は前記共通電極であり、前記第２電極は前記画素電極であってもよい。
本発明のアレイ基板では、前記ベース基板に設けられたゲート電極と、前記ゲート電極と前記活性層との間に位置するゲート絶縁層と、前記ゲート絶縁層を通過し延びている貫通孔と、をさらに含み、前記画素電極は前記ゲート絶縁層の前記ベース基板に近い側に位置し、前記貫通孔を介して前記第２ノードに電気に接続されてもよい。
本発明のアレイ基板では、前記Ｍ１ＯａＮｂはインジウムガリウム亜鉛酸化物、インジウム亜鉛ハフニウム、インジウム亜鉛ジルコニウム酸化物、インジウム亜鉛錫酸化物、インジウム亜鉛酸化物、亜鉛インジウムアルミニウム酸化物、酸化亜鉛、亜鉛インジウムアルミニウム酸化物のいずれかであってもよい。
本発明の別の側面のアレイ基板の製造方法は、ベース基板に画素電極と共通電極から選ばれる２つの異なる電極である第１電極と第２電極を形成するステップと、活性層、前記活性層の前記ベース基板から離れる側に位置するエッチング停止層、第１ノードと第２ノードを含む薄膜トランジスタを形成するステップと、を含み、前記活性層はチャネル領域、第１ノードコンタクト領域、第２ノードコンタクト領域を含み、前記チャネル領域の前記ベース基板への投影は、前記エッチング停止層の前記ベース基板への投影に実質的に重なり、前記第１ノードコンタクト領域と前記第２ノードコンタクト領域の前記ベース基板への投影は前記エッチング停止層の外側に位置し、前記第１ノードは前記第１ノードコンタクト領域の前記ベース基板から離れる側に形成され、前記第２ノードは前記第２ノードコンタクト領域の前記ベース基板から離れる側に形成され、前記活性層と前記第１電極とは同一の層に形成され、Ｍ１ＯａＮｂを含む半導体材料で形成され、ただし、Ｍ１は単一の金属または金属の組み合わせであり、かつａ＞０、ｂ≧０である。
本発明のアレイ基板の製造方法では、前記第１電極の前記ベース基板から離れる側に補助エッチング停止層を形成するステップをさらに含み、前記補助エッチング停止層と前記エッチング停止層とは同一の層に形成され、同じ材料で製作されてもよい。
本発明のアレイ基板の製造方法では、データラインを形成するステップをさらに含み、前記データラインを形成するステップは第１サブ層および第２サブ層を形成することを含み、前記第１サブ層は、前記第２サブ層の前記ベース基板に近い側に形成され、第１サブ層は、前記活性層と前記第１電極と同一の層に形成され、前記活性層と前記第１電極と同じ材料で形成され、第２サブ層は、第１ノードと第２ノードと同一の層に形成され、前記第１ノードと前記第２ノードと同じ材料で形成されてもよい。
本発明のアレイ基板の製造方法では、前記第２電極は、前記第１電極の前記ベース基板から離れる側に形成されてもよい。
本発明のアレイ基板の製造方法では、前記第２電極は、前記第１電極の前記ベース基板に近い側に形成されてもよい。
本発明のアレイ基板の製造方法では、前記第１電極は画素電極であり、前記第２電極は共通電極であるアレイ基板の製造方法であって、前記ベース基板にゲート電極と共通電極信号線を形成するステップと、前記ゲート電極と前記共通電極信号線の前記ベース基板から離れる側にゲート絶縁層を形成するステップと、前記ゲート絶縁層の前記ゲート電極と前記共通電極信号線から離れる側に半導体材料層を形成し、ただし、半導体材料はＭ１ＯａＮｂを含み、Ｍ１は単一の金属または金属の組み合わせであり、かつａ＞０、ｂ≧０であるステップと、前記半導体材料層の前記ゲート絶縁層から離れる側にエッチング停止材料層を形成するステップと、マスクプレートを用いて前記エッチング停止材料層をパターニングすることで、前記エッチング停止層と補助エッチング停止層を形成するステップと、前記エッチング停止層と前記補助エッチング停止層の前記半導体材料層から離れる側に電極材料層を形成するステップと、単一のマスクプレートを用いて前記電極材料層と前記半導体材料層をパターニングすることで、前記第１ノード、前記第２ノード、前記活性層、前記第１電極、第１サブ層と第２サブ層を含むデータラインを形成するステップと、前記第１ノード、前記第２ノードと前記データラインの前記ゲート絶縁層から離れる側に不活性化層を形成するステップと、前記不活性化層および前記ゲート絶縁層を通過し延びている貫通孔を形成するステップと、前記不活性化層の前記ゲート絶縁層から離れる側に前記第２電極を形成するステップと、を含み、前記第２電極は前記貫通孔を介して前記共通電極信号線に電気的に接続されているように形成され、前記電極材料層と前記半導体材料層をパターニングするステップは同じエッチング液を用いて前記電極材料層と前記半導体材料層をエッチングしてもよい。
本発明のアレイ基板の製造方法では、前記第１電極は前記画素電極であり、前記第２電極は前記共通電極であるアレイ基板の製造方法であって、前記ベース基板にゲート電極、共通電極信号線と前記共通電極信号線に電気的に接続されているように形成された前記第２電極を形成するステップと、前記ゲート電極、前記共通電極信号線と前記第２電極の前記ベース基板から離れる側にゲート絶縁層を形成するステップと、前記ゲート絶縁層の前記ゲート電極、前記共通電極信号線と前記第２電極から離れる側に半導体材料層を形成し、ただし、前記半導体材料はＭ１ＯａＮｂを含み、Ｍ１は単一の金属または金属の組み合わせであり、かつａ＞０、ｂ≧０であるステップと、前記半導体材料層の前記ゲート絶縁層から離れる側にエッチング停止材料層を形成するステップと、マスクプレートを用いて前記エッチング停止材料層をパターニングすることで、前記エッチング停止層と補助エッチング停止層を形成するステップと、前記エッチング停止層と前記補助エッチング停止層の前記半導体材料層から離れる側に電極材料層を形成するステップと、単一のマスクプレートを用いて前記電極材料層と前記半導体材料層をパターニングすることで、前記第１ノード、前記第２ノード、前記活性層、前記第１電極、第１サブ層と第２サブ層を含むデータラインを形成するステップと、前記第１ノード、前記第２ノードと前記データラインの前記ゲート絶縁層から離れる側に不活性化層を形成するステップと、を含み、前記電極材料層と前記半導体材料層をパターニングするステップは同じエッチング液を用いて前記電極材料層と前記半導体材料層をエッチングしてもよい。
本発明のアレイ基板の製造方法では、前記第１電極は前記共通電極であり、前記第２電極は前記画素電極であるアレイ基板の製造方法であって、前記ベース基板にゲート電極、共通電極信号線と前記第２電極を形成するステップと、前記ゲート電極、前記共通電極信号線と前記第２電極の前記ベース基板から離れる側にゲート絶縁層を形成するステップと、前記ゲート絶縁層を通過し延びている第１貫通孔と第２貫通孔を形成するステップと、前記ゲート絶縁層の前記ゲート電極、前記共通電極信号線と前記第２電極から離れる側に半導体材料層を形成するステップと、前記半導体材料層の前記ゲート絶縁層から離れる側にエッチング停止材料層を形成するステップと、マスクプレートを用いて前記エッチング停止材料層をパターニングすることで、前記エッチング停止層と補助エッチング停止層を形成するステップと、前記エッチング停止層と前記補助エッチング停止層の前記半導体材料層から離れる側に電極材料層を形成するステップと、単一のマスクプレートを用いて前記電極材料層と前記半導体材料層をパターニングすることで、前記第１ノード、前記第２ノード、前記活性層、前記第１電極、第１サブ層と第２サブ層を含むデータラインを形成し、前記第１電極は前記第１貫通孔を介して前記共通電極信号線に電気的に接続され、前記第２ノードは前記第２貫通孔を介して前記第２電極に電気的に接続されているステップと、前記第１ノード、前記第２ノードと前記データラインの前記ゲート絶縁層から離れる側に不活性化層を形成するステップと、を含み、前記電極材料層と前記半導体材料層をパターニングするステップは同じエッチング液を用いて前記電極材料層と前記半導体材料層をエッチングしてもよい。
本発明の別の側面の表示パネルは、本明細書に記載のアレイ基板または本明細書に記載の製造方法によって製造されたアレイ基板を含む。
本発明の別の側面の表示装置は、本明細書に記載の表示パネルを含む。
本発明の実施形態に係るアレイ基板を示す構造図である。 本発明の実施形態に係るアレイ基板を示す構造図である。 本発明の実施形態に係るアレイ基板を示す構造図である。 本発明の実施形態に係るアレイ基板を示す構造図である。 図４Ａのアレイ基板のＡ−Ａ’に沿う断面図である。 図４Ａのアレイ基板のＢ−Ｂ’に沿う断面図である。 図４Ａのアレイ基板のＣ−Ｃ’に沿う断面図である。 本発明の実施形態に係るアレイ基板の製造プロセスを示す図である。 本発明の実施形態に係るアレイ基板の製造プロセスを示す図である。 本発明の実施形態に係るアレイ基板の製造プロセスを示す図である。 本発明の実施形態に係るアレイ基板の製造プロセスを示す図である。 本発明の実施形態に係るアレイ基板の製造プロセスを示す図である。 本発明の実施形態に係るアレイ基板の製造プロセスを示す図である。 本発明の実施形態に係るアレイ基板の製造プロセスを示す図である。 本発明の実施形態に係るアレイ基板の製造プロセスを示す図である。 本発明の実施形態に係るアレイ基板の製造プロセスを示す図である。 本発明の実施形態に係るアレイ基板の製造プロセスを示す図である。
本発明の実施形態および添付図面は本発明を説明するためのものであり、本発明の範囲を限定するものではない。
以下の実施例を参照して本発明を詳しく説明する。ここで、実施例についての記述は本発明を説明するためのものであり、本発明の範囲を限定するものではない。
ソース電極とドレイン電極をパターニングするためのエッチング液から活性層のチャンネル領域を保護するために、従来の金属酸化物または金属酸窒化物の薄膜トランジスタを有するアレイ基板は一般的にエッチング停止層を含む。特に、「サイドウイング接触」型の薄膜トランジスタを有するアレイ基板に対し、複数のマスクプレートと複数種類の金属酸化物または金属酸窒化物エッチングを利用する複雑な製造プロセスが必要とするので、結果として製造コストを増加させる。
本発明は、従来技術の制限と欠点による課題の一つまたは少なくとも一部を実質的に解決するために、特に、アレイ基板、表示パネル、アレイ基板を備える表示装置及びアレイ基板の製造方法を提供する。本発明のアレイ基板は、ベース基板と、画素電極と共通電極から選ばれる２つの異なる電極である第１電極と第２電極と、活性層、活性層のベース基板から離れる側に位置するエッチング停止層、第１ノードと第２ノードを含む薄膜トランジスタと、を含む。当該アレイ基板の活性層は、チャネル領域、第１ノードコンタクト領域と第２ノードコンタクト領域を含む。チャネル領域のベース基板への投影は、エッチング停止層のベース基板への投影に実質的に重なっている。第１ノードコンタクト領域と第２ノードコンタクト領域のベース基板への投影はエッチング停止層の外側に位置する。第１ノードは第１ノードコンタクト領域のベース基板から離れる側に位置し、第２ノードは第２ノードコンタクト領域のベース基板から離れる側に位置する。活性層と第１電極とは同一の層に位置し、Ｍ１ＯａＮｂを含む半導体材料で製作され、ただし、Ｍ１は単一の金属または金属の組み合わせであり、かつａ＞０、ｂ≧０である。
ここで、「同一の層」とは、同一ステップで同時に形成された層の間の関係をいう。一つの例において、同じ材料層において同じパターニングプロセスの一つまたは複数のステップを行うことにより活性層と第１電極が形成された時に、活性層と第１電極とは同一の層に位置する。別の例において、活性層を形成するステップと第１電極を形成するステップを同時に実行することにより、活性層と第１電極とは同一の層に形成されることができる。「同一の層」とは常に断面図における層の厚さまたは層の高さが同じであることを意味しない。
幾つかの実施形態では、半導体材料は金属酸化物である。幾つかの実施形態では、半導体材料は金属酸窒化物である。活性層と第１電極を製造するための適当な金属酸化物材料として、インジウムガリウム亜鉛酸化物、酸化亜鉛、酸化ガリウム、酸化インジウム、ＨｆＩｎＺｎＯ（ＨＩＺＯ）、非晶質ＩｎＧａＺｎＯ（非晶質ＩＧＺＯ）、ＩｎＺｎＯ、非晶質ＩｎＺｎＯ、ＺｎＯ：Ｆ、Ｉｎ２Ｏ３：Ｓｎ、Ｉｎ２Ｏ３：Ｍｏ、Ｃｄ２ＳｎＯ４、ＺｎＯ：Ａｌ、ＴｉＯ２：ＮｂとＣｄ−Ｓｎ−Ｏが挙げられるが、これらに限定されるものではない。活性層と第１電極を製造するための適当な金属酸窒化物材料として、窒素酸化亜鉛、窒素酸化インジウム、窒素酸化ガリウム、窒素酸化錫、酸素化カドミウム、窒素酸化アルミ、窒素酸化ゲルマニウム、窒素酸化チタン、酸素窒化シリコンまたはその組み合わせが挙げられるが、これらに限定されるものではない。なお、半導体材料は、一つまたは複数の金属元素をドープしたＭ１ＯａＮｂを含んでもよい。なお、半導体材料は、一つまたは複数の非金属元素をドープしたＭ１ＯａＮｂを含んでもよい。なお、半導体材料は、一つまたは複数の金属元素と一つまたは複数の非金属元素をドープしたＭ１ＯａＮｂを含んでもよい。
幾つかの実施形態では、半導体材料は感光性の半導体材料である。なお、感光性の半導体材料は、金属酸化物でもよい。なお、感光性の半導体材料は、金属酸窒化物でもよい。感光性の半導体材料として、インジウムガリウム亜鉛酸化物、インジウム亜鉛ハフニウム、インジウム亜鉛ジルコニウム酸化物、インジウム亜鉛錫酸化物、インジウム亜鉛酸化物、亜鉛インジウムアルミニウム酸化物、酸化亜鉛、亜鉛インジウムアルミニウム酸化物が挙げられるが、これらに限定されるものではない。なお、感光性の半導体材料は、インジウム、カルシウム、アルミニウム、亜鉛、カドミウム、ガリウム、モリブデン、錫、ハフニウム、銅、チタン、バリウムとジルコニウムから選ばれた少なくとも一つの金属を含んでもよい。なお、感光性の半導体材料は、インジウムガリウム亜鉛酸化物を含んでもよい。
感光性の半導体材料を用いることにより、第１電極（例えば、画素電極）を製造し、光照射（例えばバックライトからの光）により、当該アレイ基板の第１電極の移動速度はより大幅に改善できる。一方、活性層のチャンネル領域は、ゲート電極による光照射からシールドされている。従って、チャネル領域の移動速度は光照射から著しい影響を受けず、薄膜トランジスタには光照射により著しい漏れ電流を生じることがない。画素電極をバックライトの照射に曝露させたデザインを持つことによって、当該アレイ基板の画素電極にはより高い導通電流が達成されることができる。従って、画素電極を短時間で充電できる。
幾つかの実施形態では、第２電極は第１電極のベース基板から離れる側に位置する。なお、第１電極は画素電極であり、第２電極は共通電極であってもよい。逆に、第１電極は共通電極であり、第２電極は画素電極であってもよい。
幾つかの実施形態では、第２電極は第１電極のベース基板に近い側に位置する。なお、第１電極は画素電極であり、第２電極は共通電極であってもよい。逆に、第１電極は共通電極であり、第２電極は画素電極であってもよい。
第１ノード（例えば、ソース電極またはドレイン電極）は第１ノードコンタクト領域のベース基板から離れる側に位置し接触してもよい。また、第２ノード（例えば、ドレイン電極またはソース電極）は第２ノードコンタクト領域のベース基板から離れる側に位置し接触してもよい。また、第１ノード（例えば、ソース電極またはドレイン電極）は第１ノードコンタクト領域のベース基板から離れる側に位置し、薄膜トランジスタは第１ノードと第１ノードコンタクト領域との間のオーミックコンタクト層を更に含んでもよい。また、第２ノード（例えば、ドレイン電極またはソース電極）は第２ノードコンタクト領域のベース基板から離れる側に位置し、薄膜トランジスタは第２ノードと第２ノードコンタクト領域との間のオーミックコンタクト層を更に含んでもよい。
幾つかの実施形態では、アレイ基板は第１電極のベース基板から離れる側に位置する補助エッチング停止層をさらに含み、補助エッチング停止層とエッチング停止層とは同一の層に位置し、同じ材料、例えばシリコンを含む化合物で製作されている。エッチング停止層や補助エッチング停止層を製造するためのシリコンを含む化合物として、酸化シリコン、窒化シリコン、炭化ケイ素、炭素酸化ケイ素、シリコンとシリコンゲルマニウムが挙げられるが、これらに限定されるものではない。
幾つかの実施形態では、アレイ基板は第１サブ層および第２サブ層を含むデータラインをさらに含み、第１サブ層は、第２サブ層のベース基板に近い側に位置する。第１サブ層は、活性層と第１電極と同様に同一の層に位置し、同じ材料で製作され、例えば、Ｍ１ＯａＮｂを含む半導体材料で製作され、ただし、Ｍ１は単一の金属または金属の組み合わせであり、かつａ＞０、ｂ≧０である。なお、第２サブ層は、第１ノードと第２ノードと同様に同一の層に位置し、同じ材料で製作され、例えば、電極材料で製作されている。
図１は、本発明の実施形態に係るアレイ基板を示す構造図である。図１に示すように、アレイ基板は、ベース基板ＢＳと、ベース基板ＢＳに設けられたゲート電極Ｇ及び共通電極信号線ＣＥＳＬと、ゲート電極Ｇと共通電極信号線ＣＥＳＬのベース基板ＢＳから離れる側に位置するゲート絶縁層ＧＩと、ゲート絶縁層ＧＩのベース基板ＢＳから離れる側に位置する活性層ＡＬ及び第１電極Ｅ１（例えば、画素電極）と、活性層ＡＬのゲート絶縁層ＧＩから離れる側に位置する第１ノードＮ１（例えば、ソース電極）及び第２ノードＮ２（例えば、ドレイン電極）とを含む。
図１に示すように、活性層ＡＬは、チャネル領域ＣＲ、第１ノードコンタクト領域ＮＣＲ１と第２ノードコンタクト領域ＮＣＲ２を含む。チャネル領域ＣＲのベース基板ＢＳへの投影は、エッチング停止層ＥＳＬのベース基板ＢＳへの投影に実質的に重なっている。第１ノードコンタクト領域ＮＣＲ１と第２ノードコンタクト領域ＮＣＲ２の前記ベース基板ＢＳへの投影はエッチング停止層ＥＳＬの外側に位置する。第１ノードＮ１は第１ノードコンタクト領域ＮＣＲ１のベース基板ＢＳから離れる側に位置し、第２ノードＮ２は第２ノードコンタクト領域ＮＣＲ２のベース基板ＢＳから離れる側に位置する。
幾つかの実施形態では、活性層ＡＬと第１電極Ｅ１とは同一の層に位置し、Ｍ１ＯａＮｂを含む半導体材料で製作され、ただし、Ｍ１は単一の金属または金属の組み合わせであり、かつａ＞０、ｂ≧０である。第１電極Ｅ１が画素電極であるときに、第１電極Ｅ１は活性層ＡＬに電気的に接続され、例えば、活性層ＡＬと第１電極Ｅ１とは連続層である。なお、第１電極Ｅ１が共通電極であるときに、第１電極Ｅ１と活性層ＡＬとは互いに絶縁されている。
図１に示すように、本実施形態のアレイ基板は、第１電極Ｅ１のベース基板ＢＳから離れる側に位置する補助エッチング停止層ＡＥＳＬをさらに含む。補助エッチング停止層ＡＥＳＬとエッチング停止層ＥＳＬとは同一の層に位置し、同じ材料で製作されている。本説明における「エッチング停止層」とは、下面にある活性層に対するエッチングを防止する層を指す。本説明における「補助エッチング停止層」とは、下面にある第１電極に対するエッチングを防止する層を指す。また、エッチング停止層や補助エッチング停止層とは、第１ノードと第２ノード（例えば、ソース電極とドレイン電極）をエッチングするためのエッチング液に実質的に抵抗する。なお、エッチング停止層や補助エッチング停止層とは、第１ノードと第２ノード（例えば、ソース電極とドレイン電極）をエッチングするための湿式エッチング液に実質的に抵抗してもよい。エッチング停止層や補助エッチング停止層はシリコンを含む化合物で製作されている。エッチング停止層や補助エッチング停止層を製造するためのシリコンを含む化合物として、酸化シリコン、窒化シリコン、窒素酸化ケイ素、炭化ケイ素、炭素酸化ケイ素、シリコンとシリコンゲルマニウムが挙げられるが、これらに限定されるものではない。
図１に示すように、本実施形態のアレイ基板は、データラインＤＬをさらに含む。データラインＤＬは第１サブ層ＤＬ１および第２サブ層ＤＬ２を含み、第１サブ層ＤＬ１は、第２サブ層ＤＬ２のゲート絶縁層ＧＩに近い側に位置する。本アレイ基板において、第１サブ層ＤＬ１は、活性層ＡＬと第１電極Ｅ１と同様に同一の層に位置し、同じ材料で製作されている。なお、第１サブ層ＤＬ１、活性層ＡＬと第１電極Ｅ１とは同じパターニングプロセスで形成されている。本アレイ基板において、第２サブ層ＤＬ２は、第１ノードＮ１と第２ノードＮ２と同様に同一の層に位置し、同じ材料で製作されている。なお、第２サブ層ＤＬ２、第１ノードＮ１と第２ノードＮ２とは同じパターニングプロセスで形成されている。例えば、幾つかの実施形態では、まず、ベース基板ＢＳに半導体材料層を形成する。次に、半導体材料層のベース基板ＢＳから離れる側にエッチング停止材料層（シリコンを含む化合物）を形成し、エッチング停止材料層がパターニングされることにより、半導体材料層のベース基板ＢＳから離れる側にエッチング停止層ＥＳＬと補助エッチング停止層ＡＥＳＬを形成する。続いて、エッチング停止層ＥＳＬと補助エッチング停止層ＡＥＳＬの半導体材料層から離れる側に電極材料層を形成する。単一のマスクプレートを用いて活性層ＡＬ、第１電極Ｅ１、第１サブ層ＤＬ１、第２サブ層ＤＬ２、第１ノードＮ１と第２ノードＮ２をパターニングし、例えば、エッチング液で導電性の電極材料層をエッチングすることで、第１ノードＮ１、第２ノードＮ２と第２サブ層ＤＬ２が形成され、半導体材料層をエッチング液に晒す場合に、エッチング液は半導体材料層をエッチングし、エッチング停止層ＥＳＬ、補助エッチング停止層ＡＥＳＬ、第１ノードＮ１、第２ノードＮ２と第２サブ層ＤＬ２を有する半導体材料層はその上面において保護されている。このように、活性層ＡＬ、第１電極Ｅ１、第１サブ層ＤＬ１と第２サブ層ＤＬ２を含むデータラインＤＬが形成されている。
図１に示すように、本実施形態のアレイ基板は、第１ノードＮ１と第２ノードＮ２のベース基板ＢＳから離れる側に位置する不活性化層ＰＶＸを更に含む。図１において、アレイ基板は、不活性化層ＰＶＸのベース基板ＢＳから離れる側に位置する第２電極Ｅ２（例えば共通電極）を更に含む。第２電極Ｅ２は共通電極である場合に、アレイ基板は、不活性化層ＰＶＸおよびゲート絶縁層ＧＩを通過し延びている貫通孔Ｖを更に含み、第２電極Ｅ２は貫通孔Ｖを介して共通電極信号線ＣＥＳＬに電気的に接続されている。第２電極Ｅ２はインジウム亜鉛錫酸化物で製造されてもよい。
図２は本発明の実施形態に係るアレイ基板を示す構造図である。図２に示すように、アレイ基板は、ベース基板ＢＳと、ベース基板ＢＳに設けられたゲート電極Ｇ、第２電極Ｅ２（例えば共通電極）及び共通電極信号線ＣＥＳＬと、ゲート電極Ｇ側に位置するゲート絶縁層ＧＩと、第２電極Ｅ２と、ベース基板ＢＳから離れる共通電極信号線ＣＥＳＬと、ゲート絶縁層ＧＩのベース基板ＢＳから離れる側に位置する活性層ＡＬ及び第１電極Ｅ１（例えば画素電極）と、活性層ＡＬのゲート絶縁層ＧＩから離れる側に位置するエッチング停止層ＥＳＬと、活性層ＡＬのゲート絶縁層ＧＩから離れる側に位置する第１ノードＮ１（例えばソース電極）と第２ノードＮ１（例えばドレイン電極）を含む。
図２に示すように、活性層ＡＬは、チャネル領域ＣＲ、第１ノードコンタクト領域ＮＣＲ１と第２ノードコンタクト領域ＮＣＲ２を含む。チャネル領域ＣＲのベース基板ＢＳへの投影は、エッチング停止層ＥＳＬのベース基板ＢＳへの投影に実質的に重なっている。第１ノードコンタクト領域ＮＣＲ１と第２ノードコンタクト領域ＮＣＲ２のベース基板ＢＳへの投影はエッチング停止層ＥＳＬの外側に位置する。第１ノードＮ１は第１ノードコンタクト領域ＮＣＲ１のベース基板ＢＳから離れる側に位置し、第２ノードＮ２は第２ノードコンタクト領域ＮＣＲ２のベース基板ＢＳから離れる側に位置する。
幾つかの実施形態では、活性層ＡＬと第１電極Ｅ１とは同一の層に位置し、Ｍ１ＯａＮｂを含む半導体材料で製作され、ただし、Ｍ１は単一の金属または金属の組み合わせであり、かつａ＞０、ｂ≧０である。第１電極Ｅ１が画素電極であるときに、第１電極Ｅ１は活性層ＡＬに電気的に接続され、例えば、活性層ＡＬと第１電極Ｅ１とは連続層である。なお、第１電極Ｅ１が共通電極であるときに、第１電極Ｅ１と活性層ＡＬとは互いに絶縁されている。
図２に示すように、実施形態に係るアレイ基板は、第１電極Ｅ１の基板ＢＳから離れる側に位置する補助エッチング停止層ＡＥＳＬを更に含む。補助エッチング停止層ＡＥＳＬとエッチング停止層ＥＳＬとは同一の層に位置し、同じ材料で製作されている。
図２に示すように、本実施形態のアレイ基板は、データラインＤＬをさらに含む。データラインＤＬは第１サブ層ＤＬ１および第２サブ層ＤＬ２を含み、第１サブ層ＤＬ１は、第２サブ層ＤＬ２のゲート絶縁層ＧＩに近い側に位置する。本アレイ基板において、第１サブ層ＤＬ１は、活性層ＡＬと第１電極Ｅ１（例えば、画素電極）と同様に同一の層に位置し、同じ材料で製作されている。幾つかの実施形態では、第２サブ層ＤＬ２は、第１ノードＮ１と第２ノードＮ２と同様に同一の層に位置し、同じ材料で製作されている。活性層ＡＬ、第１電極Ｅ１、第１サブ層ＤＬ１、第２サブ層ＤＬ２、第１ノードＮ１と第２ノードＮ２とは単一のパターニングプロセスでパターニングされている。例えば、幾つかの実施形態では、まず、ベース基板ＢＳに半導体材料層を形成する。次に、半導体材料層のベース基板ＢＳから離れる側にエッチング停止材料層（シリコンを含む化合物）を形成し、エッチング停止材料層がパターニングされることにより、半導体材料層のベース基板ＢＳから離れる側にエッチング停止層ＥＳＬと補助エッチング停止層ＡＥＳＬを形成する。続いて、エッチング停止層ＥＳＬと補助エッチング停止層ＡＥＳＬの半導体材料層から離れる側に電極材料層を形成する。単一のマスクプレートを用いて活性層ＡＬ、第１電極Ｅ１、第１サブ層ＤＬ１、第２サブ層ＤＬ２、第１ノードＮ１と第２ノードＮ２をパターニングし、例えば、エッチング液で導電性の電極材料層をエッチングすることで、第１ノードＮ１、第２ノードＮ２と第２サブ層ＤＬ２が形成され、半導体材料層がエッチング液に晒される場合に、エッチング液は半導体材料層をエッチングし、エッチング停止層ＥＳＬ、補助エッチング停止層ＡＥＳＬ、第１ノードＮ１、第２ノードＮ２と第２サブ層ＤＬ２を有する半導体材料層はその上面において保護されている。このように、活性層ＡＬ、第１電極Ｅ１、第１サブ層ＤＬ１と第２サブ層ＤＬ２を含むデータラインＤＬが形成されている。
図２に示すように、本実施形態のアレイ基板は、第１ノードＮ１と第２ノードＮ２のベース基板ＢＳから離れる側に位置する不活性化層ＰＶＸを更に含む。
図２に示すように、本実施形態の第２電極Ｅ２は共通電極である。図２において、第２電極Ｅ２は共通電極信号線ＣＥＳＬに電気的に接続されている。第２電極Ｅ２はゲート絶縁層ＧＩのベース基板ＢＳに近い側に位置する。第２電極Ｅ２はインジウム亜鉛錫酸化物で製造されてもよい。
幾つかの実施形態では、第２電極Ｅ２は画素電極であり、第１電極Ｅ１は共通電極である。図３は、本発明の実施形態に係るアレイ基板を示す構造図である。図３に示すように、アレイ基板は図２に似ている構造を有し、異なる所も多く有する。図３の第１電極Ｅ１は共通電極であり、第２電極Ｅ２は画素電極である。第２電極Ｅ２は第１電極Ｅ１のベース基板ＢＳに近い側に位置する。図３に示すように、活性層ＡＬは第１電極Ｅ１から絶縁され、第２電極Ｅ２（画素電極）は共通電極信号線ＣＥＳＬに電気的に接続されていない（すなわち絶縁）。図３のアレイ基板は、ゲート絶縁層ＧＩを通過し延びている第１貫通孔Ｖを更に含む。第１電極Ｅ１（すなわち共通電極）は第１貫通孔Ｖを介して共通電極信号線ＣＥＳＬに電気的に接続されている。アレイ基板は、ゲート絶縁層ＧＩを通過し延びている第２貫通孔（図示せず）を更に含み、第２ノードＮ２（すなわちドレイン電極）は第２貫通孔を介して第２電極Ｅ２に電気的に接続されている。第１貫通孔Ｖの共通電極信号線ＣＥＳＬへの投影はただ共通電極信号線ＣＥＳＬに部分的に重なることで、第１貫通孔Ｖは共通電極信号線ＣＥＳＬにより完全にシールドされていなくてもよい。光照射により、第１貫通孔Ｖにおける半導体材料の導電性を増加させることができる。第１貫通孔Ｖの共通電極信号線ＣＥＳＬへの投影は共通電極信号線ＣＥＳＬに最小限に重なってもよい。第１貫通孔Ｖのベース基板ＢＳへの投影は共通電極信号線ＣＥＳＬの外側に位置してもよく、アレイ基板は、第１貫通孔Ｖにおける半導体材料と共通電極信号線ＣＥＳＬとに電気的に接続された透明電極橋（ｔｒａｎｓｐａｒｅｎｔ ｅｌｅｃｔｒｏｄｅ ｂｒｉｄｇｅ）を更に含む。透明電極橋は第２電極Ｅ１と同一の層に形成され、透明の電極材料（例えばインジウム錫酸化物）で製作されてもよい。
図４Ａは、本発明の実施形態に係るアレイ基板を示す構造図である。図４Ｂは、図４Ａのアレイ基板のＡ−Ａ’に沿う断面図である。図４Ｃは、図４Ａのアレイ基板のＢ−Ｂ’に沿う断面図である。図４Ｄは、図４Ａのアレイ基板のＣ−Ｃ’に沿う断面図である。図４Ａ−図４Ｄのアレイ基板において、第１電極Ｅ１は第２電極Ｅ２のベース基板ＢＳに近い側に位置する。本実施形態の第１電極Ｅ１は画素電極であり、第２電極Ｅ２は共通電極である。以上のように、このようなアレイ基板を製造する際に、単一のマスクプレートを用いて活性層ＡＬ、第１電極Ｅ１とデータラインＤＬをパターニングすることができる。従って、従来のアレイ基板に比べて、単一のマスクプレートを用いて当該アレイ基板を製造することができ、よって、製造プロセスを簡略化とし、低コスト化を実現する。また、本アレイ基板の開口率を向上し、薄膜トランジスタの移動速度を増加させる。図４Ａ−図４Ｄに示すアレイ基板は７４％の開口率を実現する。類似なアレイ基板は一般的に約７２％の開口率を持つ。従って、本アレイ基板は２．８％の開口率を増加する。
本発明の別の側面はアレイ基板の製造方法を提供する。幾つかの実施形態では、当該アレイ基板の製造方法は、ベース基板に画素電極と共通電極から選ばれる２つの異なる電極である第１電極と第２電極を形成するステップと、活性層、活性層のベース基板から離れる側に位置するエッチング停止層、第１ノードと第２ノードを含む薄膜トランジスタを形成するステップとを含む。本製造方法による活性層はチャネル領域、第１ノードコンタクト領域、第２ノードコンタクト領域を含む。チャネル領域のベース基板への投影は、エッチング停止層のベース基板への投影に実質的に重なっている。第１ノードコンタクト領域と第２ノードコンタクト領域のベース基板への投影はエッチング停止層の外側に位置する。第１ノードは第１ノードコンタクト領域の前記ベース基板から離れる側に形成され、第２ノードは第２ノードコンタクト領域の前記ベース基板から離れる側に形成されている。活性層と第１電極とは同一の層に形成され、Ｍ１ＯａＮｂを含む半導体材料で形成され、ただし、Ｍ１は単一の金属または金属の組み合わせであり、かつａ＞０、ｂ≧０である。半導体材料は半導体材料であってもよい。
感光性の半導体材料を用いることにより、第１電極（例えば、画素電極）を製造し、光照射（例えばバックライトからの光）により、当該アレイ基板の第１電極の移動速度はより大幅に改善できる。一方、活性層のチャンネル領域は、ゲート電極による光照射からシールドされている。従って、チャネル領域の移動速度は光照射から著しい影響を受けず、薄膜トランジスタには光照射により著しい漏れ電流を生じることがない。画素電極をバックライトの照射に曝露させたデザインを持つことによって、当該アレイ基板の画素電極にはより高い導通電流が達成されることができる。従って、画素電極を短時間で充電できる。
幾つかの実施形態では、当該アレイ基板の製造方法は、第１電極のベース基板から離れる側に補助エッチング停止層を形成するステップをさらに含み、補助エッチング停止層とエッチング停止層とは同一の層に形成され、同じ材料、例えばシリコンを含む化合物で製作されている。エッチング停止層や補助エッチング停止層を製造するためのシリコンを含む化合物として、酸化シリコン、窒化シリコン、窒素酸化ケイ素、炭化ケイ素、炭素酸化ケイ素、シリコンとシリコンゲルマニウムが挙げられるが、これらに限定されるものではない。
幾つかの実施形態では、当該アレイ基板の製造方法は、第１サブ層および第２サブ層を含むデータラインを形成するステップをさらに含み、第１サブ層は、第２サブ層のベース基板に近い側に形成されている。第１サブ層は、活性層と画素電極と同様に同一の層に形成され、同じ材料で製作され、例えば、Ｍ１ＯａＮｂを含む半導体材料で製作され、ただし、Ｍ１は単一の金属または金属の組み合わせであり、かつａ＞０、ｂ≧０である。なお、第２サブ層は、第１ノードと第２ノードと同様に同一の層に形成され、同じ材料で製作され、例えば、電極材料で製作されている。
幾つかの実施形態では、第２電極は、第１電極のベース基板から離れる側に形成されている。なお、第１電極は画素電極であり、第２電極は共通電極であってもよい。逆に、第１電極は共通電極であり、第２電極は画素電極であってもよい。
幾つかの実施形態では、第２電極は第１電極のベース基板に近い側に形成されている。なお、第１電極は画素電極であり、第２電極は共通電極であってもよい。逆に、第１電極は共通電極であり、第２電極は画素電極であってもよい。
第１ノード（例えば、ソース電極またはドレイン電極）は第１ノードコンタクト領域のベース基板から離れる側に形成され、第１ノードコンタクト領域に接触してもよい。また、第２ノード（例えば、ドレイン電極またはソース電極）は第２ノードコンタクト領域のベース基板から離れる側に形成され、第２ノードコンタクト領域に接触してもよい。また、第１ノード（例えば、ソース電極またはドレイン電極）は第１ノードコンタクト領域のベース基板から離れる側に形成され、当該アレイ基板の製造方法は、第１ノードと第１ノードコンタクト領域との間のオーミックコンタクト層を形成するステップを更に含んでもよい。また、第２ノード（例えば、ドレイン電極またはソース電極）は第２ノードコンタクト領域のベース基板から離れる側に形成され、当該アレイ基板の製造方法は、第２ノードと第２ノードコンタクト領域との間のオーミックコンタクト層を形成するステップを更に含んでもよい。
一つの実施形態では、第１電極は画素電極であり、第２電極は共通電極である。当該アレイ基板の製造方法は、ベース基板にゲート電極と共通電極信号線を形成するステップと、ゲート電極と共通電極信号線のベース基板から離れる側にゲート絶縁層を形成するステップと、ゲート絶縁層のゲート電極と共通電極信号線から離れる側に半導体材料層を形成し、ただし、半導体材料はＭ１ＯａＮｂを含み、Ｍ１は単一の金属または金属の組み合わせであり、かつａ＞０、ｂ≧０であるステップと、半導体材料層のゲート絶縁層から離れる側にエッチング停止材料層を形成するステップと、マスクプレートを用いてエッチング停止材料層をパターニングすることで、エッチング停止層と補助エッチング停止層を形成するステップと、エッチング停止層と補助エッチング停止層の半導体材料層から離れる側に電極材料層を形成するステップと、単一のマスクプレートを用いて電極材料層と半導体材料層をパターニングすることで、第１ノード、第２ノード、活性層、第１電極、第１サブ層と第２サブ層を含むデータラインを形成するステップと、第１ノード、第２ノードとデータラインのゲート絶縁層から離れる側に不活性化層を形成するステップと、不活性化層およびゲート絶縁層を通過し延びている貫通孔を形成するステップと、不活性化層のゲート絶縁層から離れる側に第２電極を形成するステップとを含む。第２電極は貫通孔を介して共通電極信号線に電気的に接続されているように形成されている。電極材料層と半導体材料層をパターニングするステップは同じエッチング液を用いて電極材料層と半導体材料層をエッチングすることを含む。
他の実施形態では、第１電極は画素電極であり、第２電極は共通電極である。当該アレイ基板の製造方法は、ベース基板にゲート電極、共通電極信号線と共通電極信号線に電気的に接続されているように形成された第２電極を形成するステップと、ゲート電極、共通電極信号線と第２電極のベース基板から離れる側にゲート絶縁層を形成するステップと、ゲート絶縁層のゲート電極、共通電極信号線と第２電極から離れる側に半導体材料層を形成し、ただし、半導体材料はＭ１ＯａＮｂを含み、Ｍ１は単一の金属または金属の組み合わせであり、かつａ＞０、ｂ≧０であるステップと、半導体材料層のゲート絶縁層から離れる側にエッチング停止材料層を形成するステップと、マスクプレートを用いてエッチング停止材料層をパターニングすることで、エッチング停止層と補助エッチング停止層を形成するステップと、エッチング停止層と補助エッチング停止層の半導体材料層から離れる側に電極材料層を形成するステップと、単一のマスクプレートを用いて電極材料層と半導体材料層をパターニングすることで、第１ノード、第２ノード、活性層、第１電極、第１サブ層と第２サブ層を含むデータラインを形成するステップと、第１ノード、第２ノードとデータラインのゲート絶縁層から離れる側に不活性化層を形成するステップとを含む。電極材料層と半導体材料層をパターニングするステップは同じエッチング液を用いて電極材料層と半導体材料層をエッチングすることを含む。
さらに他の実施形態では、第１電極は共通電極であり、第２電極は画素電極である。当該アレイ基板の製造方法は、ベース基板にゲート電極、共通電極信号線と第２電極を形成するステップと、ゲート電極、共通電極信号線と第２電極のベース基板から離れる側にゲート絶縁層を形成するステップと、ゲート絶縁層を通過し延びている貫通孔を形成するステップと、ゲート絶縁層のゲート電極、共通電極信号線と第２電極から離れる側に半導体材料層を形成するステップと、半導体材料層のゲート絶縁層から離れる側にエッチング停止材料層を形成するステップと、マスクプレートを用いてエッチング停止材料層をパターニングすることで、エッチング停止層と補助エッチング停止層を形成するステップと、エッチング停止層と補助エッチング停止層の半導体材料層から離れる側に電極材料層を形成するステップと、単一のマスクプレートを用いて電極材料層と半導体材料層をパターニングすることで、第１ノード、第２ノード、活性層、第１電極、第１サブ層と第２サブ層を含むデータラインを形成し、第２ノードは貫通孔を介して第２電極に電気的に接続されているステップと、第１ノード、第２ノードとデータラインのゲート絶縁層から離れる側に不活性化層を形成するステップとを含む。電極材料層と半導体材料層をパターニングするステップは同じエッチング液を用いて電極材料層と半導体材料層をエッチングすることを含む。
図５Ａ−図５Ｅは、本発明の実施形態に係るアレイ基板の製造プロセスを示す図である。図５Ａに示すように、まず、当該アレイ基板の製造方法は、ベース基板ＢＳにゲート電極Ｇと共通電極信号線ＣＥＳＬを形成することを含む。図５Ｂは、ゲート電極Ｇと共通電極信号線ＣＥＳＬのベース基板ＢＳから離れる側にゲート絶縁層ＧＩを形成するステップと、ゲート絶縁層ＧＩのゲート電極Ｇと共通電極信号線ＣＥＳＬから離れる側に半導体材料層ＳＣＭＬを形成するステップと、半導体材料層ＳＣＭＬのゲート絶縁層ＧＩから離れる側にエッチング停止材料層ＥＳＬと補助エッチング停止層ＡＥＳＬを形成するステップを示す。半導体材料はＭ１ＯａＮｂを含み、ただし、Ｍ１は単一の金属または金属の組み合わせであり、かつａ＞０、ｂ≧０である。半導体材料層ＳＣＭＬのゲート絶縁層ＧＩから離れる側にエッチング停止材料層を堆積させることにより、エッチング停止層ＥＳＬと補助エッチング停止層ＡＥＳＬを形成し、マスクプレートを用いてエッチング停止材料層をパターニングしてもよい。
塗布、マグネトロンスパッタリング、プラズマ増強化学蒸着（ＰＥＶＣＤ）などの蒸着により、半導体材料層を形成してもよい。
塗布、マグネトロンスパッタリング、プラズマ増強化学蒸着（ＰＥＶＣＤ）などの蒸着により、エッチング停止材料層を形成してもよい。
例えばドライエッチングプロセスなどのエッチングプロセスにより、エッチング停止材料層を除去してもよい。
図５Ｃに示すように、当該アレイ基板の製造方法は、ゲート絶縁層ＧＩのベース基板ＢＳから離れる側に第１ノードＮ１、第２ノードＮ２、活性層ＡＬ、第１電極Ｅ１とデータラインＤＬを形成するステップを含む。従来の方法に比べて、本製造方法において単一のマスクプレートを用いて、つまり、シングルのパターニングステップで一つのマスクプレートを用いて、第１ノードＮ１、第２ノードＮ２、活性層ＡＬ、第１電極Ｅ１とデータラインＤＬを形成する。具体的に、当該アレイ基板の製造方法は、エッチング停止層ＥＳＬと補助エッチング停止層ＡＥＳＬの半導体材料層ＳＣＭＬから離れる側に電極材料層を堆積させるステップと、第１ノードＮ１、第２ノードＮ２とデータラインＤＬに対応するパターンを持つ単一のマスクプレートを用いて例えば電極材料層と半導体材料層ＳＣＭＬをパターニングできるエッチング液を用いて、電極材料層と半導体材料層ＳＣＭＬをパターニングするステップとを更に含む。第１ノードＮ１、第２ノードＮ２とデータラインＤＬに対応する領域以外の領域において電極材料層を除去することにより、第１ノードＮ１、第２ノードＮ２とデータラインＤＬが形成されている。半導体材料層ＳＣＭＬはエッチング液によりオーバーエッチングされ、半導体材料層ＳＣＭＬはエッチング液に晒す領域で除去された。半導体材料層ＳＣＭＬはエッチング停止層ＥＳＬや補助エッチング停止層ＡＥＳＬによって保護された領域またはデータラインＤＬ、第１ノードＮ１と第２ノードＮ２とに対応する領域に残る。オーバーエッチングが完了するときに、活性層ＡＬ、第１ノードＮ１、第２ノードＮ２、第１サブ層ＤＬ１および第２サブ層ＤＬ２を含むデータラインＤＬが形成される。
様々の適当な電極材料と様々の適当な製造方法を使って電極材料層を製造することができる。例えば、電極材料層をベース基板に堆積させ（例えばスパッタリング、蒸着、溶液塗布、スピンコーティングの利用）、パターニングすることにより、第１ノード、第２ノードとデータラインの第２サブ層が形成された。電極材料層を製造するための適当な半導体材料として、ナノ銀、モリブデン、アルミニウム、銀、クロム、タングステン、チタン、タンタル、銅などの金属材料、合金、これらを含む積層体、及びインジウム錫酸化物のような様々の導電性金属酸化物が挙げられるが、これらに限定されるものではない。
図５Ｄに示すように、当該アレイ基板の製造方法は、第１ノードＮ１、第２ノードＮ２とデータラインＤＬのゲート絶縁層ＧＩから離れる側に不活性化層ＰＶＸを形成するステップと、不活性化層ＰＶＸおよびゲート絶縁層ＧＩを通過し延びている貫通孔Ｖを形成するステップとを更に含む。
図５Ｅに示すように、当該アレイ基板の製造方法は、不活性化層ＰＶＸのゲート絶縁層ＧＩから離れる側に第２電極Ｅ２を形成するステップを含み、第２電極Ｅ２は貫通孔Ｖを介して共通電極信号線ＣＥＳＬに電気的に接続されている。図５Ａ−図５Ｅの製造プロセスによるアレイ基板の第１電極Ｅ１は画素電極であり、第２電極Ｅ２は共通電極である。
図６Ａ−図６Ｅは、本発明の実施形態に係るアレイ基板の製造プロセスを示す図である。図６Ａに示すように、まず、当該アレイ基板の製造方法は、ベース基板ＢＳにゲート電極Ｇ、共通電極信号線ＣＥＳＬと第２電極Ｅ２を形成するステップを含む。第２電極Ｅ２は共通電極信号線ＣＥＳＬに電気的に接続されている。図６Ｂに示すように、当該アレイ基板の製造方法は、ゲート電極Ｇ、共通電極信号線ＣＥＳＬと第２電極Ｅ２のベース基板ＢＳから離れる側にゲート絶縁層ＧＩを形成するステップを更に含む。図６Ｃに示すように、当該アレイ基板の製造方法は、ゲート絶縁層ＧＩのゲート電極Ｇ、共通電極信号線ＣＥＳＬと第２電極Ｅ２から離れる側に半導体材料層ＳＣＭＬを形成するステップと、半導体材料層ＳＣＭＬのゲート絶縁層ＧＩから離れる側にエッチング停止材料層ＥＳＬと補助エッチング停止層ＡＥＳＬを形成するステップを更に含む。半導体材料はＭ１ＯａＮｂを含み、ただし、Ｍ１は単一の金属または金属の組み合わせであり、かつａ＞０、ｂ≧０である。半導体材料層ＳＣＭＬのゲート絶縁層ＧＩから離れる側にエッチング停止材料層を堆積させることにより、エッチング停止層ＥＳＬと補助エッチング停止層ＡＥＳＬを形成し、マスクプレートを用いてエッチング停止材料層をパターニングしてもよい。
図６Ｄに示すように、当該アレイ基板の製造方法は、ゲート絶縁層ＧＩのベース基板ＢＳから離れる側に第１ノードＮ１、第２ノードＮ２、活性層ＡＬ、第１電極Ｅ１とデータラインＤＬを形成するステップを含む。従来の方法に比べて、本製造方法において単一のマスクプレートを用いて、つまり、シングルのパターニングステップで一つのマスクプレートを用いて、第１ノードＮ１、第２ノードＮ２、活性層ＡＬ、第１電極Ｅ１とデータラインＤＬを形成する。具体的に、当該アレイ基板の製造方法は、エッチング停止層ＥＳＬと補助エッチング停止層ＡＥＳＬの半導体材料層ＳＣＭＬから離れる側に電極材料層を堆積させるステップと、第１ノードＮ１、第２ノードＮ２とデータラインＤＬに対応するパターンを持つ単一のマスクプレートを用いて例えば電極材料層と半導体材料層ＳＣＭＬをパターニングできるエッチング液を用いて、電極材料層と半導体材料層ＳＣＭＬをパターニングするステップとを更に含む。第１ノードＮ１、第２ノードＮ２とデータラインＤＬに対応する領域以外の領域において電極材料層を除去することにより、第１ノードＮ１、第２ノードＮ２とデータラインＤＬが形成されている。半導体材料層ＳＣＭＬはエッチング液によりオーバーエッチングされ、半導体材料層ＳＣＭＬはエッチング液に晒す領域で除去された。半導体材料層ＳＣＭＬはエッチング停止層ＥＳＬや補助エッチング停止層ＡＥＳＬによって保護された領域またはデータラインＤＬ、第１ノードＮ１と第２ノードＮ２とに対応する領域に残る。オーバーエッチングが完了するときに、活性層ＡＬ、第１ノードＮ１、第２ノードＮ２、第１サブ層ＤＬ１および第２サブ層ＤＬ２を含データラインＤＬが形成される。
図６Ｅに示すように、当該アレイ基板の製造方法は、第１ノードＮ１、第２ノードＮ２とケーブルＤＬのゲート絶縁層ＧＩから離れる側に不活性化層ＰＶＸを形成するステップを更に含む。図６Ａ−図６Ｅの製造プロセスによるアレイ基板の第１電極Ｅ１は画素電極であり、第２電極Ｅ２は共通電極である。
当該アレイ基板の製造方法において、同じマスクプレートを用いて同じパターニングプロセスで活性層と第１電極層（例えば画素電極）を形成するので、活性層と画素電極をそれぞれにパターニングするための二つの個別のマスクプレートを使う必要がない。電極材料層をエッチングすることにより第１ノードと第２ノードを形成するプロセスにおいて、活性層と画素電極層を形成するように、第１ノードと第２ノードを形成するためのマスクプレートを用いて電極材料層の下方にある半導体材料層をエッチングし、エッチング停止層と補助エッチング停止層を保護マスクとするので、二つの個別のエッチングステップが要らない。結果として、製造プロセスが簡単になった。本発明の製造方法による薄膜トランジスタには、活性層の上面にエッチング停止層があるので、トランジスタの信頼性を維持することができる。
本発明の別の側面は、以上で説明したアレイ基板または以上で説明した製造方法によるアレイ基板を有する表示パネルを提供することができる。
本発明の別の側面は、以上で説明した表示パネルを有する表示装置を提供することができる。適切な表示装置として、液晶表示パネル、電子ペーパー、有機ＥＬディスプレイ、携帯電話、タブレット、テレビ、モニター、ノートパソコン、デジタルアルバム、ＧＰＳ等が挙げられるが、これらに限定されるものではない。
本発明の実施例についての記述は本発明を説明するためのものである。以上の内容は本発明を具体的な実施例や開示した実施例に限定するものではない。従って、上記の説明は本発明を限定するものではなく、本発明を説明するためのものと見なされるべきである。多くの修正および変更は当業者にとって明らかである。実施例を選ぶまたは説明するのは本発明の原理や最適の応用を説明するためであり、これにより、当業者は、本発明の様々な実施例や特定の使用または実行に適している種々の変形を理解すべきである。本発明の範囲は請求の範囲またはそれと等価な内容により限定され、特に明記しない限り、すべての用語は最も広く合理的な意味を持つ。したがって、「当該発明」、「本発明」という用語が必ず請求の範囲を特定の実施例に制限せず、また、本発明の典型的な実施例を参照することは、本発明に対する制限を意味しない。このような制限を推測できない。本発明は権利要求の旨と範囲によって限定されている。これらの請求の範囲において、「第１」、「第２」などは名詞または要素とともに使われている。このような用語は命名するためのものであることが理解すべき、具体的な番号が与えられていない限り、このような命名を付けた要素の番号に制限を与えることを解釈してはならない。いずれの述べた長所と利点は、本発明のすべての実施例に適用されない可能性があります。本発明は、その趣旨を逸脱しない限り、変更、改良され得ることはいうまでもない。なお、以下の請求の範囲において要素や構成が明確に記載されているかどうかにかかわらず、本公開の要素と構成は、公衆に対する目的ではない。
ＢＳ ベース基板
Ｇ ゲート電極
ＣＥＳＬ 共通電極信号線
ＧＩ ゲート絶縁層
ＡＬ 活性層
Ｅ１ 第１電極
Ｎ１ 第１ノード
Ｎ２ 第２ノード
ＣＲ チャネル領域
ＮＣＲ１ 第１ノードコンタクト領域
ＮＣＲ２ 第２ノードコンタクト領域
ＥＳＬ エッチング停止層
ＡＥＳＬ 補助エッチング停止層
ＤＬ データライン
ＤＬ１ 第１サブ層
ＤＬ２ 第２サブ層
ＰＶＸ 不活性化層
Ｖ 貫通孔
Ｅ２ 第２電極
ＳＣＭＬ 半導体材料層
幾つかの実施形態では、第２電極Ｅ２は画素電極であり、第１電極Ｅ１は共通電極である。図３は、本発明の実施形態に係るアレイ基板を示す構造図である。図３に示すように、アレイ基板は図２に似ている構造を有し、異なる所も多く有する。図３の第１電極Ｅ１は共通電極であり、第２電極Ｅ２は画素電極である。第２電極Ｅ２は第１電極Ｅ１のベース基板ＢＳに近い側に位置する。図３に示すように、活性層ＡＬは第１電極Ｅ１から絶縁され、第２電極Ｅ２（画素電極）は共通電極信号線ＣＥＳＬに電気的に接続されていない（すなわち絶縁）。図３のアレイ基板は、ゲート絶縁層ＧＩを通過し延びている第１貫通孔Ｖを更に含む。第１電極Ｅ１（すなわち共通電極）は第１貫通孔Ｖを介して共通電極信号線ＣＥＳＬに電気的に接続されている。アレイ基板は、ゲート絶縁層ＧＩを通過し延びている第２貫通孔（図示せず）を更に含み、第２ノードＮ２（すなわちドレイン電極）は第２貫通孔を介して第２電極Ｅ２に電気的に接続されている。第１貫通孔Ｖの共通電極信号線ＣＥＳＬへの投影はただ共通電極信号線ＣＥＳＬに部分的に重なることで、第１貫通孔Ｖは共通電極信号線ＣＥＳＬにより完全にシールドされていなくてもよい。光照射により、第１貫通孔Ｖにおける半導体材料の導電性を増加させることができる。第１貫通孔Ｖの共通電極信号線ＣＥＳＬへの投影は共通電極信号線ＣＥＳＬに最小限に重なってもよい。第１貫通孔Ｖのベース基板ＢＳへの投影は共通電極信号線ＣＥＳＬの外側に位置してもよく、アレイ基板は、第１貫通孔Ｖにおける半導体材料と共通電極信号線ＣＥＳＬとに電気的に接続された透明電極橋（ｔｒａｎｓｐａｒｅｎｔ ｅｌｅｃｔｒｏｄｅ ｂｒｉｄｇｅ）を更に含む。透明電極橋は第２電極Ｅ２と同一の層に形成され、透明の電極材料（例えばインジウム錫酸化物）で製作されてもよい。
図４Ａは、本発明の実施形態に係るアレイ基板を示す構造図である。図４Ｂは、図４Ａのアレイ基板のＡ−Ａ’に沿う断面図である。図４Ｃは、図４Ａのアレイ基板のＢ−Ｂ’に沿う断面図である。図４Ｄは、図４Ａのアレイ基板のＣ−Ｃ’に沿う断面図である。図４Ａ−図４Ｄのアレイ基板において、第１電極Ｅ１は第２電極Ｅ２のベース基板ＢＳに近い側に位置する。本実施形態の第１電極Ｅ１は画素電極であり、第２電極Ｅ２は共通電極である。以上のように、このようなアレイ基板を製造する際に、単一のマスクプレートを用いて活性層ＡＬ、第１電極Ｅ１とデータラインＤＬをパターニングすることができる。従って、従来のアレイ基板に比べて、単一のマスクプレートを用いて当該アレイ基板を製造することができ、よって、製造プロセスを簡略化とし、低コスト化を実現する。また、本アレイ基板の開口率を向上し、薄膜トランジスタの移動速度を増加させる。図４Ａ−図４Ｄに示すアレイ基板は７４％の開口率を実現する。類似なアレイ基板は一般的に約７２％の開口率を持つ。従って、本アレイ基板は２％の開口率を増加する。

Claims (20)

  1. ベース基板と、
    画素電極と共通電極から選ばれる２つの異なる電極である第１電極と第２電極と、
    活性層、前記活性層の前記ベース基板から離れる側に位置するエッチング停止層、第１ノードと第２ノードを含む薄膜トランジスタと、
    を含み、
    前記活性層はチャネル領域、第１ノードコンタクト領域と第２ノードコンタクト領域を含み、前記チャネル領域の前記ベース基板への投影は、前記エッチング停止層の前記ベース基板への投影に実質的に重なり、前記第１ノードコンタクト領域と前記第２ノードコンタクト領域の前記ベース基板への投影は前記エッチング停止層の外側に位置し、前記第１ノードは前記第１ノードコンタクト領域の前記ベース基板から離れる側に位置し、前記第２ノードは前記第２ノードコンタクト領域の前記ベース基板から離れる側に位置し、
    前記活性層と前記第１電極とは同一の層に位置し、Ｍ１ＯａＮｂを含む半導体材料で製作され、ただし、Ｍ１は単一の金属または金属の組み合わせであり、かつａ＞０、ｂ≧０であるアレイ基板。
  2. 前記第１電極の前記ベース基板から離れる側に位置する補助エッチング停止層をさらに含み、
    前記補助エッチング停止層と前記エッチング停止層とは同一の層に位置し、同じ材料で製作されている、請求項１に記載のアレイ基板。
  3. データラインをさらに含み、
    前記データラインは第１サブ層および第２サブ層を含み、前記第１サブ層は、前記第２サブ層の前記ベース基板に近い側に位置し、
    前記第１サブ層は、前記活性層と前記第１電極と同様に同一の層に位置し、同じ材料で製作され、
    前記第２サブ層は、前記第１ノードと前記第２ノードと同一の層に位置し、前記第１ノードと前記第２ノードと同じ材料で製作されている、請求項１に記載のアレイ基板。
  4. 前記第２電極は、前記第１電極の前記ベース基板から離れる側に位置する、請求項１に記載のアレイ基板。
  5. 前記第２電極は、前記第１電極の前記ベース基板に近い側に位置する、請求項１に記載のアレイ基板。
  6. 前記第１電極は前記画素電極であり、前記第２電極は前記共通電極である、請求項１に記載のアレイ基板。
  7. 前記ベース基板に設けられたゲート電極と、
    前記ゲート電極と同様に同一の層に位置し、同じ材料で製作された共通電極信号線と、
    前記ゲート電極と前記共通電極信号線の前記ベース基板から離れる側に位置するゲート絶縁層と、
    前記ゲート絶縁層の前記共通電極信号線から離れる側に位置する不活性化層と、
    前記ゲート絶縁層および前記不活性化層を通過し延びている貫通孔と、
    をさらに含み、
    前記共通電極は前記不活性化層の前記ゲート絶縁層から離れる側に位置し、前記貫通孔を介して前記共通電極信号線に電気的に接続されている、請求項６に記載のアレイ基板。
  8. 前記ベース基板に設けられたゲート電極と、
    前記ゲート電極と同様に同一の層に位置する共通電極信号線と、
    前記ゲート電極と前記活性層との間に位置するゲート絶縁層と、
    をさらに含み、
    前記共通電極は前記ゲート絶縁層の前記ベース基板に近い側に位置し、前記共通電極信号線に電気的に接続されている、請求項６に記載のアレイ基板。
  9. 前記第１電極は前記共通電極であり、前記第２電極は前記画素電極である、請求項１に記載のアレイ基板。
  10. 前記ベース基板に設けられたゲート電極と、
    前記ゲート電極と前記活性層との間に位置するゲート絶縁層と、
    前記ゲート絶縁層を通過し延びている貫通孔と、
    をさらに含み、
    前記画素電極は前記ゲート絶縁層の前記ベース基板に近い側に位置し、前記貫通孔を介して前記第２ノードに電気的に接続されている、請求項９に記載のアレイ基板。
  11. 前記Ｍ１ＯａＮｂはインジウムガリウム亜鉛酸化物、インジウム亜鉛ハフニウム、インジウム亜鉛ジルコニウム酸化物、インジウム亜鉛錫酸化物、インジウム亜鉛酸化物、亜鉛インジウムアルミニウム酸化物、酸化亜鉛、亜鉛インジウムアルミニウム酸化物のいずれかである、請求項１に記載のアレイ基板。
  12. 請求項１〜１１の何れか一項に記載のアレイ基板を含む表示装置。
  13. ベース基板に画素電極と共通電極から選ばれる２つの異なる電極である第１電極と第２電極を形成するステップと、
    活性層、前記活性層の前記ベース基板から離れる側に位置するエッチング停止層、第１ノードと第２ノードを含む薄膜トランジスタを形成するステップと、
    を含み、
    前記活性層はチャネル領域、第１ノードコンタクト領域、第２ノードコンタクト領域を含み、前記チャネル領域の前記ベース基板への投影は、前記エッチング停止層の前記ベース基板への投影に実質的に重なり、前記第１ノードコンタクト領域と前記第２ノードコンタクト領域の前記ベース基板への投影は前記エッチング停止層の外側に位置し、前記第１ノードは前記第１ノードコンタクト領域の前記ベース基板から離れる側に形成され、前記第２ノードは前記第２ノードコンタクト領域の前記ベース基板から離れる側に形成され、
    前記活性層と前記第１電極とは同一の層に形成され、Ｍ１ＯａＮｂを含む半導体材料で形成され、ただし、Ｍ１は単一の金属または金属の組み合わせであり、かつａ＞０、ｂ≧０であるアレイ基板の製造方法。
  14. 前記第１電極の前記ベース基板から離れる側に補助エッチング停止層を形成するステップをさらに含み、
    前記補助エッチング停止層と前記エッチング停止層とは同一の層に形成され、同じ材料で製作されている、請求項１３に記載のアレイ基板の製造方法。
  15. データラインを形成するステップをさらに含み、
    前記データラインを形成するステップは第１サブ層および第２サブ層を形成することを含み、前記第１サブ層は、前記第２サブ層の前記ベース基板に近い側に形成され、
    前記第１サブ層は、前記活性層と前記第１電極と同一の層に形成され、前記活性層と前記第１電極と同じ材料で形成され、
    前記第２サブ層は、前記第１ノードと前記第２ノードと同一の層に形成され、前記第１ノードと前記第２ノードと同じ材料で形成されている、請求項１３に記載のアレイ基板の製造方法。
  16. 前記第２電極は、前記第１電極の前記ベース基板から離れる側に形成されている、請求項１３に記載のアレイ基板の製造方法。
  17. 前記第２電極は、前記第１電極の前記ベース基板に近い側に形成されている、請求項１３に記載のアレイ基板の製造方法。
  18. 前記第１電極は画素電極であり、前記第２電極は共通電極であるアレイ基板の製造方法であって、
    前記ベース基板にゲート電極と共通電極信号線を形成するステップと、
    前記ゲート電極と前記共通電極信号線の前記ベース基板から離れる側にゲート絶縁層を形成するステップと、
    前記ゲート絶縁層の前記ゲート電極と前記共通電極信号線から離れる側に半導体材料層を形成し、ただし、半導体材料はＭ１ＯａＮｂを含み、Ｍ１は単一の金属または金属の組み合わせであり、かつａ＞０、ｂ≧０であるステップと、
    前記半導体材料層の前記ゲート絶縁層から離れる側にエッチング停止材料層を形成するステップと、
    マスクプレートを用いて前記エッチング停止材料層をパターニングすることで、前記エッチング停止層と補助エッチング停止層を形成するステップと、
    前記エッチング停止層と前記補助エッチング停止層の前記半導体材料層から離れる側に電極材料層を形成するステップと、
    単一のマスクプレートを用いて前記電極材料層と前記半導体材料層をパターニングすることで、前記第１ノード、前記第２ノード、前記活性層、前記第１電極、第１サブ層と第２サブ層を含むデータラインを形成するステップと、
    前記第１ノード、前記第２ノードと前記データラインの前記ゲート絶縁層から離れる側に不活性化層を形成するステップと、
    前記不活性化層および前記ゲート絶縁層を通過し延びている貫通孔を形成するステップと、
    前記不活性化層の前記ゲート絶縁層から離れる側に前記第２電極を形成するステップと、
    を含み、
    前記第２電極は前記貫通孔を介して前記共通電極信号線に電気的に接続されているように形成され、前記電極材料層と前記半導体材料層をパターニングするステップは同じエッチング液を用いて前記電極材料層と前記半導体材料層をエッチングすることを含む、請求項１３に記載のアレイ基板の製造方法。
  19. 前記第１電極は前記画素電極であり、前記第２電極は前記共通電極であるアレイ基板の製造方法であって、
    前記ベース基板にゲート電極、共通電極信号線と前記共通電極信号線に電気的に接続されているように形成された前記第２電極を形成するステップと、
    前記ゲート電極、前記共通電極信号線と前記第２電極の前記ベース基板から離れる側にゲート絶縁層を形成するステップと、
    前記ゲート絶縁層の前記ゲート電極、前記共通電極信号線と前記第２電極から離れる側に半導体材料層を形成し、ただし、前記半導体材料はＭ１ＯａＮｂを含み、Ｍ１は単一の金属または金属の組み合わせであり、かつａ＞０、ｂ≧０であるステップと、
    前記半導体材料層の前記ゲート絶縁層から離れる側にエッチング停止材料層を形成するステップと、
    マスクプレートを用いて前記エッチング停止材料層をパターニングすることで、前記エッチング停止層と補助エッチング停止層を形成するステップと、
    前記エッチング停止層と前記補助エッチング停止層の前記半導体材料層から離れる側に電極材料層を形成するステップと、
    単一のマスクプレートを用いて前記電極材料層と前記半導体材料層をパターニングすることで、前記第１ノード、前記第２ノード、前記活性層、前記第１電極、第１サブ層と第２サブ層を含むデータラインを形成するステップと、
    前記第１ノード、前記第２ノードと前記データラインの前記ゲート絶縁層から離れる側に不活性化層を形成するステップと、
    を含み、
    前記電極材料層と前記半導体材料層をパターニングするステップは同じエッチング液を用いて前記電極材料層と前記半導体材料層をエッチングすることを含む、請求項１３に記載のアレイ基板の製造方法。
  20. 前記第１電極は前記共通電極であり、前記第２電極は前記画素電極であるアレイ基板の製造方法であって、
    前記ベース基板にゲート電極、共通電極信号線と前記第２電極を形成するステップと、
    前記ゲート電極、前記共通電極信号線と前記第２電極の前記ベース基板から離れる側にゲート絶縁層を形成するステップと、
    前記ゲート絶縁層を通過し延びている第１貫通孔と第２貫通孔を形成するステップと、
    前記ゲート絶縁層の前記ゲート電極、前記共通電極信号線と前記第２電極から離れる側に半導体材料層を形成するステップと、
    前記半導体材料層の前記ゲート絶縁層から離れる側にエッチング停止材料層を形成するステップと、
    マスクプレートを用いて前記エッチング停止材料層をパターニングすることで、前記エッチング停止層と補助エッチング停止層を形成するステップと、
    前記エッチング停止層と前記補助エッチング停止層の前記半導体材料層から離れる側に電極材料層を形成するステップと、
    単一のマスクプレートを用いて前記電極材料層と前記半導体材料層をパターニングすることで、前記第１ノード、前記第２ノード、前記活性層、前記第１電極、第１サブ層と第２サブ層を含むデータラインを形成し、前記第１電極は前記第１貫通孔を介して前記共通電極信号線に電気的に接続され、前記第２ノードは前記第２貫通孔を介して前記第２電極に電気的に接続されているステップと、
    前記第１ノード、前記第２ノードと前記データラインの前記ゲート絶縁層から離れる側に不活性化層を形成するステップと、
    を含み、
    前記電極材料層と前記半導体材料層をパターニングするステップは同じエッチング液を用いて前記電極材料層と前記半導体材料層をエッチングすることを含む、請求項１３に記載のアレイ基板の製造方法。
JP2017564910A 2016-11-02 2016-11-02 アレイ基板、表示パネル、アレイ基板を備える表示装置及びアレイ基板の製造方法 Active JP7042621B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2016/104348 WO2018081953A1 (en) 2016-11-02 2016-11-02 Array substrate, display panel and display apparatus having the same, and fabricating method thereof

Publications (2)

Publication Number Publication Date
JP2020503661A true JP2020503661A (ja) 2020-01-30
JP7042621B2 JP7042621B2 (ja) 2022-03-28

Family

ID=62075391

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017564910A Active JP7042621B2 (ja) 2016-11-02 2016-11-02 アレイ基板、表示パネル、アレイ基板を備える表示装置及びアレイ基板の製造方法

Country Status (6)

Country Link
US (1) US10475822B2 (ja)
EP (1) EP3535783A4 (ja)
JP (1) JP7042621B2 (ja)
KR (1) KR102043082B1 (ja)
CN (1) CN108886042B (ja)
WO (1) WO2018081953A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109712993A (zh) * 2019-01-02 2019-05-03 南京中电熊猫平板显示科技有限公司 阵列基板及制造方法及显示装置
CN110729327B (zh) * 2019-09-11 2022-07-08 云谷（固安）科技有限公司 一种显示面板及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007157916A (ja) * 2005-12-02 2007-06-21 Idemitsu Kosan Co Ltd Ｔｆｔ基板及びｔｆｔ基板の製造方法
US20110291096A1 (en) * 2010-05-28 2011-12-01 Chang-Il Ryoo Array substrate and method of fabricating the same
CN103021959A (zh) * 2012-11-30 2013-04-03 京东方科技集团股份有限公司 一种阵列基板及其制造方法、显示装置
US20130228772A1 (en) * 2012-03-02 2013-09-05 Samsung Display Co., Ltd. Thin film transistor substrate and method of manufacturing the same
CN104617115A (zh) * 2015-03-02 2015-05-13 深圳市华星光电技术有限公司 Ffs型薄膜晶体管阵列基板及其制备方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2924498A1 (en) * 2006-04-06 2015-09-30 Semiconductor Energy Laboratory Co, Ltd. Liquid crystal desplay device, semiconductor device, and electronic appliance
KR101334182B1 (ko) * 2007-05-28 2013-11-28 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터의 제조방법
CN101236738B (zh) 2008-03-03 2010-10-13 上海广电光电子有限公司 一种液晶显示装置的修复线运算放大电路及其驱动方法
KR101019048B1 (ko) * 2008-11-20 2011-03-07 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
JP2010245118A (ja) * 2009-04-01 2010-10-28 Sharp Corp 薄膜トランジスタ基板およびその製造方法
KR101863148B1 (ko) * 2011-09-27 2018-06-01 엘지디스플레이 주식회사 액정 표시장치와 이의 제조방법
US9720295B2 (en) * 2011-09-27 2017-08-01 Lg Display Co., Ltd. Liquid crystal display device and method for manufacturing the same
CN102520534A (zh) 2011-11-28 2012-06-27 深圳市华星光电技术有限公司 修复线系统及其修复方法
CN102651322A (zh) 2012-02-27 2012-08-29 京东方科技集团股份有限公司 一种薄膜晶体管及其制造方法、阵列基板、显示器件
CN102790012A (zh) 2012-07-20 2012-11-21 京东方科技集团股份有限公司 阵列基板的制造方法及阵列基板、显示装置
WO2014054563A1 (ja) * 2012-10-03 2014-04-10 シャープ株式会社 半導体装置及び表示装置
CN103985713B (zh) 2013-03-20 2017-02-08 上海天马微电子有限公司 Tft阵列基板及其制造方法
TW201606999A (zh) * 2014-08-01 2016-02-16 中華映管股份有限公司 畫素結構及其製造方法
CN104269413B (zh) * 2014-09-22 2017-08-11 京东方科技集团股份有限公司 阵列基板及其制作方法、液晶显示装置
CN104898341B (zh) 2015-06-05 2018-10-09 南京中电熊猫液晶显示科技有限公司 液晶面板修复线结构
CN105826248A (zh) * 2016-03-11 2016-08-03 深圳市华星光电技术有限公司 Ffs模式的阵列基板及制作方法
CN105655408A (zh) * 2016-03-14 2016-06-08 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制作和驱动方法、显示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007157916A (ja) * 2005-12-02 2007-06-21 Idemitsu Kosan Co Ltd Ｔｆｔ基板及びｔｆｔ基板の製造方法
US20110291096A1 (en) * 2010-05-28 2011-12-01 Chang-Il Ryoo Array substrate and method of fabricating the same
US20130228772A1 (en) * 2012-03-02 2013-09-05 Samsung Display Co., Ltd. Thin film transistor substrate and method of manufacturing the same
CN103021959A (zh) * 2012-11-30 2013-04-03 京东方科技集团股份有限公司 一种阵列基板及其制造方法、显示装置
CN104617115A (zh) * 2015-03-02 2015-05-13 深圳市华星光电技术有限公司 Ffs型薄膜晶体管阵列基板及其制备方法

Also Published As

Publication number Publication date
CN108886042B (zh) 2022-07-19
EP3535783A1 (en) 2019-09-11
JP7042621B2 (ja) 2022-03-28
US20180331126A1 (en) 2018-11-15
KR102043082B1 (ko) 2019-11-11
US10475822B2 (en) 2019-11-12
KR20180067498A (ko) 2018-06-20
CN108886042A (zh) 2018-11-23
EP3535783A4 (en) 2020-07-01
WO2018081953A1 (en) 2018-05-11

Similar Documents

Publication Publication Date Title
US10186617B2 (en) Thin film transistor, method of fabricating the same, array substrate and display device
WO2021036840A1 (zh) 显示基板及其制造方法、显示装置
US20140374751A1 (en) Thin film transistor and display panel including the same
JP6437574B2 (ja) 薄膜トランジスタおよびその製造方法、アレイ基板、並びに表示装置
WO2016065852A1 (zh) 一种coa基板及其制作方法和显示装置
JP2007157916A (ja) Ｔｆｔ基板及びｔｆｔ基板の製造方法
WO2014166176A1 (zh) 薄膜晶体管及其制作方法、阵列基板和显示装置
WO2016165517A1 (zh) 阵列基板及其制作方法和显示面板
KR102080484B1 (ko) 액정표시장치용 어레이기판 및 그의 제조방법
US11450773B2 (en) Thin film transistor, method of fabricating thin film transistor, and display apparatus having thin film transistor
US20170110587A1 (en) Array substrate and manufacturing method thereof, display panel, display device
US20210408178A1 (en) Display panel and manufacturing method thereof
WO2016155155A1 (zh) 薄膜晶体管的制作方法、薄膜晶体管及使用其的阵列基板和显示装置
US9721978B2 (en) Thin film transistor device, manufacturing method thereof, and display apparatus
US20180114864A1 (en) Thin-film transistor, method for fabricating the same, array substrate and display panel containing the same
WO2016026207A1 (zh) 阵列基板及其制作方法和显示装置
US10283628B2 (en) Thin film transistor with source electrode, drain electrode and active layer prepared in a same layer and method for manufacturing the same, array substrate and display device
WO2017028493A1 (zh) 薄膜晶体管及其制作方法、显示器件
EP2983204B1 (en) Display device and method for manufacturing the same
JP7042621B2 (ja) アレイ基板、表示パネル、アレイ基板を備える表示装置及びアレイ基板の製造方法
WO2019210776A1 (zh) 阵列基板、显示装置、薄膜晶体管及阵列基板的制作方法
US10002889B2 (en) Low-temperature polysilicon thin film transistor array substrate and method of fabricating the same, and display device
US11728416B2 (en) Display substrate and manufacturing method thereof, display device
US9899433B2 (en) Array substrate and method for preparing the same, and display device
WO2013174105A1 (zh) 阵列基板、其制造方法、显示面板及显示装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190624

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190624

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200423

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200511

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200807

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20201012

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210212

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20210212

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20210224

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20210301

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20210319

C211 Notice of termination of reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C211

Effective date: 20210329

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20210531

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20210628

C13 Notice of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: C13

Effective date: 20210726

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211020

C23 Notice of termination of proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C23

Effective date: 20220111

C03 Trial/appeal decision taken

Free format text: JAPANESE INTERMEDIATE CODE: C03

Effective date: 20220214

C30A Notification sent

Free format text: JAPANESE INTERMEDIATE CODE: C3012

Effective date: 20220214

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220315

R150 Certificate of patent or registration of utility model

Ref document number: 7042621

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150