JP6117884B2 - 液晶表示装置 - Google Patents

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Description

本発明は、少なくとも画素部に薄膜トランジスタを用いた液晶表示装置に関する。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用い
て薄膜トランジスタを構成する技術が注目されている。薄膜トランジスタはＩＣや電気光
学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子とし
て開発が急がれている。
画像表示装置のスイッチング素子として、非晶質半導体膜を用いた薄膜トランジスタ、ま
たは多結晶半導体膜を用いた薄膜トランジスタ等が用いられている。多結晶半導体膜の形
成方法としては、パルス発振のエキシマレーザビームを光学系により線状に加工して、非
晶質半導体膜に対し線状ビームを走査させながら照射して結晶化する技術が知られている
。
また、画像表示装置のスイッチング素子として、微結晶半導体膜を用いた薄膜トランジス
タが用いられている（特許文献１及び特許文献２参照。）。
従来の薄膜トランジスタの作製方法として、ゲート絶縁膜上に非晶質シリコン膜を成膜し
た後、その上面に金属膜を形成し、当該金属膜にダイオードレーザを照射して、非晶質シ
リコン膜を微結晶シリコン膜に改質するものが知られている（例えば、非特許文献１参照
。）。この方法によれば、非晶質シリコン膜上に形成した金属膜は、ダイオードレーザの
光エネルギーを熱エネルギーに変換するためのものであり、薄膜トランジスタの完成のた
めにはその後除去されるべきものであった。すなわち、金属膜からの伝導加熱によっての
み非晶質半導体膜が加熱され、微結晶半導体膜を形成する方法である。
特開平４−２４２７２４号公報 特開２００５−４９８３２号公報
トシアキ・アライ（Ｔｏｓｈｉａｋｉ Ａｒａｉ）他、エス・アイ・ディー ０７ ダイジェスト（ＳＩＤ ０７ ＤＩＧＥＳＴ）、２００７、ｐ．１３７０−１３７３
多結晶半導体膜を用いた薄膜トランジスタは、非晶質半導体膜を用いた薄膜トランジスタ
に比べて移動度が２桁以上高く、表示装置の画素部とその周辺の駆動回路を同一基板上に
一体形成できるという利点を有している。しかしながら、非晶質半導体膜を用いた場合に
比べて、半導体膜の結晶化のために工程が複雑化するため、その分歩留まりが低減し、コ
ストが高まるという問題がある。
上述した問題に鑑み、本発明は、電気特性が高く信頼性のよい薄膜トランジスタを有する
液晶表示装置を提案することを課題の一とする。
微結晶半導体膜をチャネル形成領域とするチャネルストップ構造の逆スタガ型薄膜トラン
ジスタを有する液晶表示装置において、逆スタガ型薄膜トランジスタは、ゲート電極上に
ゲート絶縁膜が形成され、ゲート絶縁膜上にチャネル形成領域として機能する微結晶半導
体膜（セミアモルファス半導体膜ともいう。）が形成され、微結晶半導体膜上にバッファ
層が形成され、バッファ層上において微結晶半導体膜のチャネル形成領域と重なる領域に
チャネル保護層と、チャネル保護層及びバッファ層上に一対のソース領域及びドレイン領
域が形成され、ソース領域及びドレイン領域に接する一対のソース電極及びドレイン電極
が形成される。
微結晶半導体膜のチャネル形成領域上にバッファ層を介してチャネル保護層（単に保護層
ともいう）を設ける構造であるため、微結晶半導体膜のチャネル形成領域上のバッファ層
に対する工程時におけるダメージ（エッチング時のプラズマやエッチング剤による膜減り
や、酸化など）を防ぐことができる。従って薄膜トランジスタの信頼性を向上させること
ができる。また微結晶半導体膜のチャネル形成領域上のバッファ層がエッチングされない
ため、バッファ層の膜厚を厚く形成する必要がなく成膜時間を短縮できる。なお、チャネ
ル保護層はソース領域及びドレイン領域を形成するエッチング工程においてエッチングス
トッパーとして機能するためにチャネルストッパー層とも言える。
バッファ層としては、非晶質半導体膜があり、更には、窒素、水素、またはハロゲンのい
ずれか一つ以上を含む非晶質半導体膜であることが好ましい。非晶質半導体膜に、窒素、
水素、またはハロゲンのいずれか一つを含むことで、微結晶半導体膜に含まれる結晶が酸
化されることを低減することが可能である。微結晶半導体膜のエネルギーギャップが１．
１〜１．５ｅＶであるのに比べ、バッファ層はエネルギーギャップが１．６〜１．８ｅＶ
と大きく、移動度が小さい。バッファ層の移動度は代表的には微結晶半導体膜の１／５〜
１／１０である。よって、チャネル形成領域は微結晶半導体膜であり、バッファ層は高抵
抗領域である。なお、微結晶半導体膜に含まれる炭素、窒素、酸素のそれぞれの濃度は、
３×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下
とする。微結晶半導体膜の膜厚は、２〜５０ｎｍ（好ましくは１０〜３０ｎｍ）とすれば
よい。
バッファ層は、プラズマＣＶＤ法、スパッタリング法等で形成することができる。また、
非晶質半導体膜を形成した後、非晶質半導体膜の表面を窒素プラズマ、水素プラズマ、ま
たはハロゲンプラズマで処理して非晶質半導体膜の表面を窒素化、水素化またはハロゲン
化することができる。
バッファ層を微結晶半導体膜の表面に設けることで、微結晶半導体膜に含まれる結晶粒の
酸化を低減することが可能であるため、薄膜トランジスタの電気特性の劣化を低減するこ
とができる。
微結晶半導体膜は、多結晶半導体膜と異なり、微結晶半導体膜として直接基板上に成膜す
ることができる。具体的には、水素化珪素を原料ガスとし、周波数が１ＧＨｚ以上のマイ
クロ波プラズマＣＶＤ装置を用いて成膜することができる。上記方法を用いて作製された
微結晶半導体膜は、０．５ｎｍ〜２０ｎｍの結晶粒を非晶質半導体中に含む微結晶半導体
膜も含んでいる。よって、多結晶半導体膜を用いる場合と異なり、半導体膜の成膜後に結
晶化の工程を設ける必要がない。薄膜トランジスタの作製における工程数を削減すること
ができ、液晶表示装置の歩留まりを高め、コストを抑えることができる。また、周波数が
１ＧＨｚ以上のマイクロ波を用いたプラズマは電子密度が高く、原料ガスである水素化珪
素の解離が容易となる。このため、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣ
ＶＤ法と比較して、微結晶半導体膜を容易に作製することが可能であり、成膜速度を高め
ることが可能である。このため、液晶表示装置の量産性を高めることが可能である。
また、微結晶半導体膜を用い、薄膜トランジスタ（ＴＦＴ）を作製し、該薄膜トランジス
タを画素部、さらには駆動回路に用いて液晶表示装置を作製する。微結晶半導体膜を用い
た薄膜トランジスタは、その移動度が１〜２０ｃｍ２／Ｖ・ｓｅｃと、非晶質半導体膜を
用いた薄膜トランジスタの２〜２０倍の移動度を有しているので、駆動回路の一部または
全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる
。
ゲート絶縁膜、微結晶半導体膜、バッファ層、チャネル保護層、ソース領域及びドレイン
領域を形成する一導電型を付与する不純物が添加された半導体膜を形成する反応室は、同
一の反応室を用いて行っても良いし、膜種ごとに異なる反応室で行ってもよい。
反応室は基板を搬入して成膜する前に、クリーニング、フラッシング（洗浄）処理（水素
をフラッシュ物質として用いた水素フラッシュ、シランをフラッシュ物質として用いたシ
ランフラッシュなど）、各反応室の内壁を保護膜でコーティングする（プリコート処理と
もいう）を行うと好ましい。プリコート処理は反応室内に成膜ガスを流しプラズマ処理す
ることによって、あらかじめ反応室内側を成膜する膜による保護膜によって薄く覆う処理
である。フラッシング処理、プリコート処理により、反応室の酸素、窒素、フッ素などの
不純物による成膜する膜への汚染を防ぐことができる。
本発明の液晶表示装置の一は、ゲート電極と、ゲート電極上にゲート絶縁膜と、ゲート絶
縁膜上にチャネル形成領域を含む微結晶半導体膜と、微結晶半導体膜上にバッファ層と、
バッファ層上において微結晶半導体膜のチャネル形成領域と重なる領域にチャネル保護層
と、チャネル保護層及びバッファ層上にソース領域及びドレイン領域と、ソース領域及び
ドレイン領域上にソース電極及びドレイン電極を有する。
本発明の液晶表示装置の一は、ゲート電極と、ゲート電極上にゲート絶縁膜と、ゲート絶
縁膜上にチャネル形成領域を含む微結晶半導体膜と、微結晶半導体膜上にバッファ層と、
バッファ層上において微結晶半導体膜のチャネル形成領域と重なる領域にチャネル保護層
と、チャネル保護層及びバッファ層上にソース領域及びドレイン領域と、ソース領域及び
ドレイン領域上にソース電極及びドレイン電極と、チャネル保護層の一部、ソース電極、
及びドレイン電極を覆う絶縁膜とを有する。
上記構成において、チャネルストップ型の薄膜トランジスタのソース電極又はドレイン電
極と電気的に接続する画素電極を設け、画素電極を介して液晶素子と薄膜トランジスタと
を電気的に接続する。
また、液晶表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子）を用
いることができる。また、電子インクなど、電気的作用によりコントラストが変化する表
示媒体も適用することができる。
また、液晶表示装置は、液晶素子が封止された状態にあるパネルと、該パネルにコントロ
ーラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明は、該液晶表
示装置を作製する過程における、液晶素子が完成する前の一形態に相当する素子基板に関
し、該素子基板は、電流を液晶素子に供給するための手段を複数の各画素に備える。素子
基板は、具体的には、液晶素子の画素電極のみが形成された状態であっても良いし、画素
電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態で
あっても良いし、あらゆる形態があてはまる。
なお、本明細書中における液晶表示装置とは、画像表示デバイス、表示デバイス、もしく
は光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ
ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂ
ｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が
取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモ
ジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集
積回路）が直接実装されたモジュールも全て液晶表示装置に含むものとする。
本発明により、電気特性が高く信頼性のよい薄膜トランジスタを有する液晶表示装置を作
製することができる。
本発明の液晶表示装置を説明する図。 本発明の液晶表示装置の作製方法を説明する図。 本発明の液晶表示装置の作製方法を説明する図。 本発明の液晶表示装置の作製方法を説明する図。 本発明の液晶表示装置を説明する図。 本発明の液晶表示装置の作製方法を説明する図。 本発明が適用される電子機器を示す図。 本発明が適用される電子機器の主要な構成を示すブロック図。 本発明の液晶表示装置を説明する図。 本発明のプラズマＣＶＤ装置を説明する平面図。 本発明の液晶表示装置を説明する図。 本発明の液晶表示装置を説明する図。 本発明の液晶表示装置を説明する図。 本発明の液晶表示装置を説明する図。 本発明の液晶表示装置を説明する図。 本発明の液晶表示装置を説明する図。 本発明の液晶表示装置を説明する図。 本発明の液晶表示装置を説明する図。 本発明の液晶表示装置を説明する図。 本発明の液晶表示装置を説明する図。 本発明の液晶表示装置を説明する図。 本発明の液晶表示装置を説明する図。 本発明の液晶表示装置を説明する図。 本発明の液晶表示装置を説明する図。 本発明の液晶表示装置を説明する図。 本発明の液晶表示装置を説明する図。 本発明の液晶表示装置を説明する図。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明
に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々
に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構
成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、液晶表示装置に用いられる薄膜トランジスタ及びその作製工程につい
て、図１乃至図４を用いて説明する。図１乃至図３は、薄膜トランジスタ、及びその作製
工程を示す断面図であり、図４は一画素における薄膜トランジスタ及び画素電極の接続領
域の平面図である。図１乃至図３は、図４における線Ａ−Ｂの薄膜トランジスタ及びその
作製工程を示す断面図である。
微結晶半導体膜を有する薄膜トランジスタはｐ型よりもｎ型の方が、移動度が高いので駆
動回路に用いるのにより適しているが、本発明では、薄膜トランジスタはｎ型であっても
ｐ型であってもどちらでも良い。いずれの極性の薄膜トランジスタを用いる場合でも、同
一の基板上に形成する薄膜トランジスタを全て同じ極性にそろえておくことが、工程数を
抑えるためにも望ましい。ここでは、ｎチャネル型の薄膜トランジスタを用いて説明する
。
本実施の形態のボトムゲート構造のチャネルストップ型（チャネル保護型ともいう）薄膜
トランジスタ７４を図１に示す。
図１において、基板５０上に、ゲート電極５１、ゲート絶縁膜５２ａ、５２ｂ、微結晶半
導体膜６１、バッファ層６２、チャネル保護層８０、ソース領域及びドレイン領域７２、
ソース電極及びドレイン電極７１ａ、７１ｂ、７１ｃを含むチャネルストップ型薄膜トラ
ンジスタ７４が設けられており、ソース電極及びドレイン電極７１ｃに接して画素電極７
７が設けられている。薄膜トランジスタ７４及び画素電極７７の一部を覆うように絶縁膜
７６が設けられている。なお、図１は、図４（Ｄ）に対応している。
微結晶半導体膜６１のチャネル形成領域上にバッファ層６２を介してチャネル保護層８０
を設ける構造であるため、微結晶半導体膜６１のチャネル形成領域上のバッファ層６２に
対する工程時におけるダメージ（エッチング時のプラズマやエッチング剤による膜減りや
、酸化など）を防ぐことができる。従って薄膜トランジスタ７４の信頼性を向上させるこ
とができる。また微結晶半導体膜６１のチャネル形成領域上のバッファ層６２がエッチン
グされないため、バッファ層６２の膜厚を厚く形成する必要がなく成膜時間を短縮できる
。
また、微結晶半導体膜６１の端部は、ゲート絶縁膜５２ａ、５２ｂを介して重畳するゲー
ト電極５１の端部より内側であり、ゲート電極５１上にすべての領域が収まるように形成
されている。よって、微結晶半導体膜６１は、ゲート電極５１及びゲート絶縁膜５２ａ、
５２ｂ上の平坦な領域に形成することができるために、被覆性もよく、膜内において均一
な特性（結晶状態）を有する膜とすることができる。
以下、作製方法を詳細に説明する。基板５０上にゲート電極５１を形成する（図２（Ａ）
及び図４（Ａ）参照。）。図２（Ａ）は、図４（Ａ）のＡ−Ｂの断面図に相当する。基板
５０は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリ
ケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セ
ラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等
を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基
板を適用しても良い。基板５０の大きさは、３２０ｍｍ×４００ｍｍ、３７０ｍｍ×４７
０ｍｍ、５５０ｍｍ×６５０ｍｍ、６００ｍｍ×７２０ｍｍ、６８０ｍｍ×８８０ｍｍ、
７３０ｍｍ×９２０ｍｍ、１０００ｍｍ×１２００ｍｍ、１１００ｍｍ×１２５０ｍｍ、
１１５０ｍｍ×１３００ｍｍ、１５００ｍｍ×１８００ｍｍ、１９００ｍｍ×２２００ｍ
ｍ、２１６０ｍｍ×２４６０ｍｍ、２４００ｍｍ×２８００ｍｍ、又は２８５０ｍｍ×３
０５０ｍｍ等を用いることができる。
ゲート電極５１は、チタン、モリブデン、クロム、タンタル、タングステン、アルミニウ
ムなどの金属材料またはその合金材料を用いて形成する。ゲート電極５１は、スパッタリ
ング法や真空蒸着法で基板５０上に導電膜を形成し、当該導電膜上にフォトリソグラフィ
技術またはインクジェット法によりマスクを形成し、当該マスクを用いて導電膜をエッチ
ングすることで、形成することができる。また、銀、金、銅などの導電性ナノペーストを
用いてインクジェット法により吐出し焼成して、ゲート電極５１を形成することができる
。なお、ゲート電極５１の密着性向上と下地膜や基板への拡散を防ぐバリアメタルとして
、上記金属材料の窒化物膜を、基板５０及びゲート電極５１の間に設けてもよい。また、
ゲート電極５１は積層構造としてもよく、基板５０側からアルミニウム膜とモリブデン膜
の積層、銅膜とモリブデン膜との積層、銅膜と窒化チタン膜との積層、銅膜と窒化タンタ
ル膜との積層などを用いることができる。上記積層構造において、上層に形成されるモリ
ブデン膜や、窒化チタン膜、窒化タンタル膜などの窒化物膜はバリアメタルとしての効果
を有する。
なお、ゲート電極５１上には半導体膜や配線を形成するので、段切れ防止のため端部がテ
ーパー状になるように加工することが望ましい。また、図示しないがこの工程でゲート電
極に接続する配線も同時に形成することができる。
次に、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜５３、バッフ
ァ層５４を順に形成する（図２（Ｂ）参照。）。
微結晶半導体膜５３を、水素プラズマを作用させつつ（作用させた）ゲート絶縁膜５２ｂ
表面に形成してもよい。水素プラズマを作用させたゲート絶縁膜上に微結晶半導体膜を形
成すると、微結晶の結晶成長を促進することができる。また、ゲート絶縁膜及び微結晶半
導体膜の界面における格子歪を低減することが可能であり、ゲート絶縁膜及び微結晶半導
体膜の界面特性を向上させることができる。従って得られる微結晶半導体膜は電気特性が
高く信頼性のよいものとすることができる。
なお、ゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜５３、及びバッファ層５４を大気に
触れさせることなく連続的に形成してもよい。ゲート絶縁膜５２ａ、５２ｂ、微結晶半導
体膜５３、及びバッファ層５４を大気に触れさせることなく連続成膜することで、大気成
分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することが
できるので、薄膜トランジスタ特性のばらつきを低減することができる。
ゲート絶縁膜５２ａ、５２ｂはそれぞれ、ＣＶＤ法やスパッタリング法等を用いて、酸化
珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。
ここでは、ゲート絶縁膜５２ａ、５２ｂとして、窒化珪素膜または窒化酸化珪素膜と、酸
化珪素膜または酸化窒化珪素膜との順に積層して形成する形態を示す。なお、ゲート絶縁
膜を２層とせず、基板側から窒化珪素膜または窒化酸化珪素膜と、酸化珪素膜または酸化
窒化珪素膜と、窒化珪素膜または窒化酸化珪素膜との順に３層積層して形成することがで
きる。また、ゲート絶縁膜を、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸
化珪素膜の単層で形成することができる。更には、周波数が１ＧＨｚ以上のマイクロ波プ
ラズマＣＶＤ装置を用いてゲート絶縁膜を形成することが好ましい。マイクロ波プラズマ
ＣＶＤ装置で形成した酸化窒化珪素膜、窒化酸化珪素膜は、耐圧が高く、後に形成される
薄膜トランジスタの信頼性を高めることができる。
ゲート絶縁膜の３層積層構造の例として、ゲート電極上に１層目として窒化珪素膜または
窒化酸化珪素膜と、２層目として酸化窒化珪素膜と、３層目として窒化珪素膜とを積層と
し、最上層の窒化珪素膜上に微結晶半導体膜を形成してもよい。この場合、１層目の窒化
珪素膜または窒化酸化珪素膜は膜厚が５０ｎｍより厚い方がよく、ナトリウムなどの不純
物を遮断するバリア、ゲート電極のヒロックの防止、ゲート電極の酸化防止などの効果を
奏する。３層目の窒化珪素膜は微結晶半導体膜の密着性向上、微結晶半導体膜にレーザ照
射を行うＬＰ処理の際に酸化防止としての効果を奏する。
このようにゲート絶縁膜表面に極薄膜の窒化珪素膜のような窒化膜を形成することで微結
晶半導体膜の密着性を向上することができる。窒化膜はプラズマＣＶＤ法により成膜して
もよく、マイクロ波による高密度で低温なプラズマ処理によって窒化処理を行ってもよい
。また、反応室にシランフラッシュ処理を行う際に窒化珪素膜、窒化酸化珪素膜を形成し
てもよい。
ここでは、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いもので
あって、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜
３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪
素膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、濃度範囲とし
て酸素が１５〜３０原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が
１５〜２５原子％の範囲で含まれるものをいう。
微結晶半導体膜５３は、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半
導体を含む膜である。この半導体は、自由エネルギー的に安定な第３の状態を有する半導
体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その膜表面より見
た粒径が０．５〜２０ｎｍの柱状または針状結晶が基板表面に対して法線方向に成長して
いる。また、微結晶半導体と非晶質半導体とが混在している。微結晶半導体の代表例であ
る微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２１ｃｍ−１より
も低波数側に、シフトしている。即ち、単結晶シリコンを示す５２１ｃｍ−１とアモルフ
ァスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークが
ある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少な
くとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン
、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し
良好な微結晶半導体膜が得られる。このような微結晶半導体膜に関する記述は、例えば、
米国特許４，４０９，１３４号で開示されている。
この微結晶半導体膜は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、ま
たは周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができる
。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、Ｓ
ｉＦ４などの水素化珪素を水素で希釈して形成することができる。また、水素化珪素及び
水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の
希ガス元素で希釈して微結晶半導体膜を形成することができる。これらのときの水素化珪
素に対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、
更に好ましくは１００倍とする。
また、微結晶半導体膜は、価電子制御を目的とした不純物元素を意図的に添加しないとき
に弱いｎ型の電気伝導性を示すので、薄膜トランジスタのチャネル形成領域として機能す
る微結晶半導体膜に対しては、ｐ型を付与する不純物元素を、成膜と同時に、或いは成膜
後に添加することで、しきい値制御をすることが可能となる。ｐ型を付与する不純物元素
としては、代表的には硼素であり、Ｂ２Ｈ６、ＢＦ３などの不純物気体を１ｐｐｍ〜１０
００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化珪素に混入させると良い。そし
てボロンの濃度を、例えば１×１０１４〜６×１０１６ａｔｏｍｓ／ｃｍ３とすると良い
。
また、微結晶半導体膜の酸素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３以下、１×１０１
９ａｔｏｍｓ／ｃｍ３以下、窒素及び炭素の濃度それぞれを１×１０１８ａｔｏｍｓ／ｃ
ｍ３以下とすることが好ましい。酸素、窒素、及び炭素が微結晶半導体膜に混入する濃度
を低減することで、微結晶半導体膜がｎ型化になることを防止することができる。
微結晶半導体膜５３は、０ｎｍより厚く５０ｎｍ以下、好ましくは０ｎｍより厚く２０ｎ
ｍ以下で形成する。
微結晶半導体膜５３は後に形成される薄膜トランジスタのチャネル形成領域として機能す
る。微結晶半導体膜５３の厚さを上記の範囲内とすることで、後に形成される薄膜トラン
ジスタは、完全空乏型となる。また、微結晶半導体膜は微結晶で構成されているため、非
晶質半導体膜と比較して抵抗が低い。このため、微結晶半導体膜を用いた薄膜トランジス
タは、電流電圧特性を示す曲線の立ち上がり部分の傾きが急峻となり、スイッチング素子
としての応答性が優れ、高速動作が可能となる。また、薄膜トランジスタのチャネル形成
領域に微結晶半導体膜を用いることで、薄膜トランジスタの閾値の変動を抑制することが
可能である。このため、電気特性のばらつきの少ない液晶表示装置を作製することができ
る。
また、微結晶半導体膜は非晶質半導体膜と比較して移動度が高い。このため、表示素子の
スイッチングとして、チャネル形成領域が微結晶半導体膜で形成される薄膜トランジスタ
を用いることで、チャネル形成領域の面積、即ち薄膜トランジスタの面積を縮小すること
が可能である。このため、一画素あたりに示す薄膜トランジスタの面積が小さくなり、画
素の開口率を高めることが可能である。この結果、解像度の高い装置を作製することがで
きる。
また、微結晶半導体膜は下側から縦方向に成長し、針状結晶である。微結晶半導体膜には
非晶質と結晶構造が混在しており、結晶領域と非晶質領域との間に局部応力でクラックが
発生し、隙間ができやすい。この隙間に新たなラジカルが介入して結晶成長を起こしうる
。しかし上方の結晶面が大きくなるため、針状に上方に成長しやすい。このように微結晶
半導体膜は縦方向に成長しても、非晶質半導体膜の成膜速度に比べて１／１０〜１／１０
０の早さである。
バッファ層５４は、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４
、ＳｉＦ４などの珪素気体（水素化珪素気体、ハロゲン化珪素気体）を用いて、プラズマ
ＣＶＤ法により形成することができる。また、上記シランに、ヘリウム、アルゴン、クリ
プトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して非晶質半導体膜を
形成することができる。水素化珪素の流量の１倍以上２０倍以下、好ましくは１倍以上１
０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を用いて、水素を含む非晶質半
導体膜を形成することができる。また、上記水素化珪素と窒素またはアンモニアとを用い
ることで、窒素を含む非晶質半導体膜を形成することができる。また、上記水素化珪素と
、フッ素、塩素、臭素、またはヨウ素を含む気体（Ｆ２、Ｃｌ２、Ｂｒ２、Ｉ２、ＨＦ、
ＨＣｌ、ＨＢｒ、ＨＩ等）を用いることで、フッ素、塩素、臭素、またはヨウ素を含む非
晶質半導体膜を形成することができる。
また、バッファ層５４は、ターゲットに非晶質半導体を用いて水素、または希ガスでスパ
ッタリングして非晶質半導体膜を形成することができる。このとき、アンモニア、窒素、
またはＮ２Ｏを雰囲気中に含ませることにより、窒素を含む非晶質半導体膜を形成するこ
とができる。また、雰囲気中にフッ素、塩素、臭素、またはヨウ素を含む気体（Ｆ２、Ｃ
ｌ２、Ｂｒ２、Ｉ２、ＨＦ、ＨＣｌ、ＨＢｒ、ＨＩ等）を含ませることにより、フッ素、
塩素、臭素、またはヨウ素を含む非晶質半導体膜を形成することができる。
また、バッファ層５４として、微結晶半導体膜５３の表面にプラズマＣＶＤ法またはスパ
ッタリング法により非晶質半導体膜を形成した後、非晶質半導体膜の表面を水素プラズマ
、窒素プラズマ、またはハロゲンプラズマ、希ガス（ヘリウム、アルゴン、クリプトン、
ネオン）によるプラズマで処理して、非晶質半導体膜の表面を水素化、窒素化、またはハ
ロゲン化してもよい。
バッファ層５４は、非晶質半導体膜で形成することが好ましい。このため、周波数が数十
ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、またはマイクロ波プラズマＣＶＤ法で形
成する場合は、非晶質半導体膜となるように、成膜条件を制御することが好ましい。
バッファ層５４は、代表的には、１０ｎｍ以上５０ｎｍ以下の厚さで形成することが好ま
しい。また、バッファ層に含まれる窒素、炭素、及び酸素の総濃度を１×１０２０ａｔｏ
ｍｓ／ｃｍ３〜１５×１０２０ａｔｏｍｓ／ｃｍ３とすることが好ましい。上記濃度であ
れば膜厚が１０ｎｍ以上５０ｎｍ以下であってもバッファ層５４を、高抵抗領域として機
能させることできる。
バッファ層５４を、膜厚を１５０ｎｍ以上２００ｎｍ以下とし、含まれる炭素、窒素、酸
素のそれぞれの濃度は、３×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８
ａｔｏｍｓ／ｃｍ３以下としてもよい。
微結晶半導体膜５３の表面に、バッファ層として非晶質半導体膜、又は水素、窒素、また
はハロゲンを含む非晶質半導体膜を形成することで、微結晶半導体膜５３に含まれる結晶
粒の表面の自然酸化を防止することが可能である。微結晶半導体膜５３の表面にバッファ
層を形成することで、微結晶粒の酸化を防ぐことができる。バッファ層には水素、及び／
又は、フッ素が混入していることにより、酸素が微結晶半導体膜に進入することを防止す
る効果がある。
また、バッファ層５４は、非晶質半導体膜を用いて、または、水素、窒素、若しくはハロ
ゲンを含む非晶質半導体膜を用いて形成するため、チャネル形成領域として機能する微結
晶半導体膜よりも抵抗が高い。このため、後に形成される薄膜トランジスタにおいて、ソ
ース領域及びドレイン領域と、微結晶半導体膜との間に形成されるバッファ層は高抵抗領
域として機能する。このため、薄膜トランジスタのオフ電流を低減することができる。当
該薄膜トランジスタを液晶表示装置のスイッチング素子として用いた場合、液晶表示装置
のコントラストを向上させることができる。
次にバッファ層５４において微結晶半導体膜５３のチャネル形成領域と重畳する領域にチ
ャネル保護層８０を形成する（図２（Ｃ）参照。）。チャネル保護層８０もゲート絶縁膜
５２ａ、５２ｂ、微結晶半導体膜５３、バッファ層５４と大気に触れさせずに連続成膜す
ることによって形成してもよい。積層する薄膜を大気に曝さずに連続的に成膜すると生産
性が向上する。
チャネル保護層８０としては、無機材料（酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化
珪素など）を用いることができる。感光性または非感光性の有機材料（有機樹脂材料）（
ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト、ベンゾシクロブテン
など）、もしくは複数種からなる膜、またはこれらの膜の積層などを用いることができる
。また、シロキサンを用いてもよい。作製法としては、プラズマＣＶＤ法や熱ＣＶＤ法な
どの気相成長法やスパッタリング法を用いることができる。また、湿式法である、スピン
コート法などの塗布法、液滴吐出法や、印刷法（スクリーン印刷やオフセット印刷などパ
ターンが形成される方法）を用いることもできる。チャネル保護層８０は成膜後にエッチ
ングにより形状を加工して形成してもよいし、液滴吐出法などによって選択的に形成して
もよい。
次に微結晶半導体膜５３及びバッファ層５４をエッチングにより加工し、微結晶半導体膜
６１及びバッファ層６２の積層を形成する（図２（Ｄ）参照。）。微結晶半導体膜６１及
びバッファ層６２は、フォトリソグラフィ技術または液滴吐出法によりマスクを形成し、
当該マスクを用いて微結晶半導体膜５３及びバッファ層５４をエッチングすることで、形
成することができる。なお、図２（Ｄ）は、図４（Ｂ）のＡ−Ｂの断面図に相当する。
微結晶半導体膜６１、バッファ層６２の端部をテーパーを有する形状にエッチングするこ
とができる。その端部のテーパー角は９０°〜３０°、好ましくは８０°〜４５°とする
。これにより、段差形状による配線の段切れを防ぐことができる。
次に、ゲート絶縁膜５２ｂ、微結晶半導体膜６１、バッファ層６２、チャネル保護層８０
上に一導電型を付与する不純物が添加された半導体膜６３及び導電膜６５ａ〜６５ｃを形
成する（図３（Ａ）参照。）。一導電型を付与する不純物が添加された半導体膜６３及び
導電膜６５ａ〜６５ｃ上にマスク６６を形成する。マスク６６は、フォトリソグラフィ技
術またはインクジェット法により形成する。
一導電型を付与する不純物が添加された半導体膜６３は、ｎチャネル型の薄膜トランジス
タを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化珪素に
ＰＨ３などの不純物気体を加えれば良い。また、ｐチャネル型の薄膜トランジスタを形成
する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化珪素にＢ２Ｈ
６などの不純物気体を加えれば良い。一導電型を付与する不純物が添加された半導体膜６
３は、微結晶半導体膜体、または非晶質半導体で形成することができる。一導電型を付与
する不純物が添加された半導体膜６３は膜厚２〜５０ｎｍ（好ましくは１０〜３０ｎｍ）
とすればよい。
導電膜は、アルミニウム、若しくは銅、シリコン、チタン、ネオジム、スカンジウム、モ
リブデンなどの耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金
の単層または積層で形成することが好ましい。また、一導電型を付与する不純物が添加さ
れた半導体膜と接する側の膜を、チタン、タンタル、モリブデン、タングステン、または
これらの元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成し
た積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面
を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟ん
だ積層構造としてもよい。ここでは、導電膜としては、導電膜６５ａ〜６５ｃ３層が積層
した構造の導電膜を示し、導電膜６５ａ、６５ｃにモリブデン膜、導電膜６５ｂにアルミ
ニウム膜を用いた積層導電膜や、導電膜６５ａ、６５ｃにチタン膜、導電膜６５ｂにアル
ミニウム膜を用いた積層導電膜を示す。
導電膜６５ａ〜６５ｃは、スパッタリング法や真空蒸着法で形成する。また、導電膜６５
ａ〜６５ｃは、銀、金、銅などの導電性ナノペーストを用いてスクリーン印刷法、インク
ジェット法等を用いて吐出し焼成して形成しても良い。
次に、マスク６６を用いて導電膜６５ａ〜６５ｃをエッチングし分離して、ソース電極及
びドレイン電極７１ａ〜７１ｃを形成する（図３（Ｂ）参照。）。本実施の形態の図３の
ように導電膜６５ａ〜６５ｃをウエットエッチングすると、導電膜６５ａ〜６５ｃは等方
的にエッチングされるため、マスク６６の端部と、ソース電極及びドレイン電極７１ａ〜
７１ｃの端部はより一致せずより後退している。次に、マスク６６を用いて一導電型を付
与する不純物が添加された半導体膜６３をエッチングして、ソース領域及びドレイン領域
７２を形成する（図３（Ｃ）参照。）。なお、バッファ層６２はチャネル保護層８０がチ
ャネルストッパーとして機能するためエッチングされない。
ソース電極及びドレイン電極７１ａ〜７１ｃの端部と、ソース領域及びドレイン領域７２
の端部は一致せずずれており、ソース電極及びドレイン電極７１ａ〜７１ｃの端部の外側
に、ソース領域及びドレイン領域７２の端部が形成される。この後、マスク６６を除去す
る。なお、図３（Ｃ）は、図４（Ｃ）のＡ−Ｂの断面図に相当する。図４（Ｃ）に示すよ
うに、ソース領域及びドレイン領域７２の端部は、ソース電極及びドレイン電極７５ｃの
端部の外側に位置することが分かる。また、ソース電極またはドレイン電極の一方は、ソ
ース配線またはドレイン配線としても機能する。
図３（Ｃ）に示すように、ソース電極及びドレイン電極７１ａ〜７１ｃの端部と、ソース
領域及びドレイン領域７２の端部は一致せずずれた形状となることで、ソース電極及びド
レイン電極７１ａ〜７１ｃの端部の距離が離れるため、ソース電極及びドレイン電極間の
リーク電流やショートを防止することができる。また、ソース領域及びドレイン領域は、
ソース電極及びドレイン電極の端よりも延びており、対向するソース領域とドレイン領域
の距離は、対向するソース電極とドレイン領域の距離よりも短い。このため、信頼性が高
く、且つ耐圧の高い薄膜トランジスタを作製することができる。
以上の工程により、チャネルストップ（保護）型の薄膜トランジスタ７４を形成すること
ができる。
バッファ層６２は、ソース領域及びドレイン領域７２下のバッファ層６２と微結晶半導体
膜６１のチャネル形成領域上のバッファ層６２は同一材料であり同時に形成される連続膜
である。微結晶半導体膜６１上のバッファ層６２は含まれる水素によって外部の空気、エ
ッチング残渣を遮断し、微結晶半導体膜６１を保護する。
一導電型を付与する不純物を含まないバッファ層６２を設けることによって、ソース領域
及びドレイン領域に含まれる一導電型を付与する不純物と微結晶半導体膜６１のしきい値
電圧制御用の一導電型を付与する不純物が相互に混ざらないようにすることができる。一
導電型を付与する不純物が混ざると再結合中心ができ、リーク電流が流れてしまい、オフ
電流低減の効果が得られなくなってしまう。
以上のようにバッファ層及びチャネル保護層を設けることにより、リーク電流が低減され
た高耐圧のチャネルストップ型薄膜トランジスタを作製することができる。従って、１５
Ｖの電圧を印加する液晶表示装置に用いる薄膜トランジスタの場合でも信頼性が高く好適
に用いることができる。
次に、ソース電極またはドレイン電極７１ｃに接する画素電極７７を形成する。ソース電
極及びドレイン電極７１ａ〜７１ｃ、ソース領域及びドレイン領域７２、チャネル保護層
８０、ゲート絶縁膜５２ｂ、及び画素電極７７上に絶縁膜７６を形成する。絶縁膜７６は
、ゲート絶縁膜５２ａ、５２ｂと同様に形成することができる。なお、絶縁膜７６は、大
気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり
、緻密な膜が好ましい。
バッファ層６２は、代表的には、１０ｎｍ以上５０ｎｍ以下の厚さで形成することが好ま
しい。また微結晶半導体膜６１のチャネル形成領域上のバッファ層６２はエッチングされ
ないため、バッファ層６２の膜厚を厚く形成する必要がなく成膜時間を短縮できる。また
、バッファ層に含まれる窒素、炭素、及び酸素の総濃度を１×１０２０ａｔｏｍｓ／ｃｍ
３〜１５×１０２０ａｔｏｍｓ／ｃｍ３とすることが好ましい。上記濃度であれば膜厚が
１０ｎｍ以上５０ｎｍ以下であってもバッファ層６２を、高抵抗領域として機能させるこ
とできる。
しかし、バッファ層６２を、膜厚を１５０ｎｍ以上２００ｎｍ以下とし、含まれる炭素、
窒素、酸素の濃度は、３×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａ
ｔｏｍｓ／ｃｍ３以下としてもよい。この場合、絶縁膜７６に窒化珪素膜を用いることで
、バッファ層６２中の酸素濃度を５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×
１０１９ａｔｏｍｓ／ｃｍ３以下とすることができる。
次に、絶縁膜７６をエッチングし画素電極７７の一部を露出する。画素電極７７の露出領
域に接するように液晶素子を形成し、薄膜トランジスタ７４と液晶素子を電気的に接続す
ることができる。例えば、画素電極７７上に配向膜を形成し、同様に配向膜を設けた対向
電極を対峙させ配向膜間に液晶層を形成すればよい。
画素電極７７は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むイ
ンジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム
錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化
ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることがで
きる。
また、画素電極７７として、導電性高分子（導電性ポリマーともいう）を含む導電性組成
物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵
抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好
ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であ
ることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また、ソース領域及びドレイン領域の端部とソース電極及びドレイン電極の端部を一致す
る形状としてもよい。図２６にソース領域及びドレイン領域の端部とソース電極及びドレ
イン電極の端部が一致する形状のチャネルストップ型の薄膜トランジスタ７９を示す。ソ
ース電極及びドレイン電極のエッチング及びソース領域及びドレイン領域のエッチングを
ドライエッチングで行うと薄膜トランジスタ７９のような形状にすることができる。また
、一導電型を付与する不純物が添加された半導体膜をソース電極及びドレイン電極をマス
クとしてエッチングし、ソース領域及びドレイン領域を形成しても薄膜トランジスタ７９
のような形状にすることができる。
チャネルストップ型の薄膜トランジスタとすることで薄膜トランジスタの信頼性を向上さ
せることができる。また、微結晶半導体膜でチャネル形成領域を構成することにより１〜
２０ｃｍ２／Ｖ・ｓｅｃの電界効果移動度を得ることができる。従って、この薄膜トラン
ジスタを画素部の画素のスイッチング用素子として、さらに走査線（ゲート線）側の駆動
回路を形成する素子として利用することができる。
本実施の形態により、電気特性が高く信頼性のよい薄膜トランジスタを有する液晶表示装
置を作製することができる。
（実施の形態２）
本実施の形態は、実施の形態１において、薄膜トランジスタの形状が異なる例である。従
って、他は実施の形態１と同様に行うことができ、実施の形態１と同一部分又は同様な機
能を有する部分、及び工程の繰り返しの説明は省略する。
本実施の形態では、液晶表示装置に用いられる薄膜トランジスタ及びその作製工程につい
て、図５、図６及び図２７を用いて説明する。図５及び図２７は、薄膜トランジスタ及び
画素電極を示す断面図であり、図６は一画素における薄膜トランジスタ及び画素電極の接
続領域の平面図である。図５及び図２７は、図６における線Ｑ−Ｒの薄膜トランジスタ及
びその作製工程を示す断面図に相当する。
本実施の形態のボトムゲート構造のチャネルストップ型（チャネル保護型ともいう）薄膜
トランジスタ２７４を図５及び図６に示す。
図５において、基板２５０上に、ゲート電極２５１、ゲート絶縁膜２５２ａ、２５２ｂ、
微結晶半導体膜２６１、バッファ層２６２、チャネル保護層２８０、ソース領域及びドレ
イン領域２７２、ソース電極及びドレイン電極２７１ａ、２７１ｂ、２７１ｃを含むチャ
ネルストップ型薄膜トランジスタ２７４が設けられており、薄膜トランジスタ２７４を覆
うように絶縁膜２７６が設けられている。絶縁膜２７６に形成されたコンタクトホールに
おいてソース電極及びドレイン電極２７１ｃに接して画素電極２７７が設けられている。
なお、図５は、図６（Ｄ）に対応している。
微結晶半導体膜２６１のチャネル形成領域上にバッファ層２６２を介してチャネル保護層
２８０を設ける構造であるため、微結晶半導体膜２６１のチャネル形成領域上のバッファ
層２６２に対する工程時におけるダメージ（エッチング時のプラズマによるラジカルやエ
ッチング剤による膜減りや、酸化など）を防ぐことができる。従って薄膜トランジスタ２
７４の信頼性を向上させることができる。また微結晶半導体膜２６１のチャネル形成領域
上のバッファ層２６２がエッチングされないため、バッファ層２６２の膜厚を厚く形成す
る必要がなく成膜時間を短縮できる。
以下、作製方法を図６（Ａ）乃至（Ｄ）を用いて説明する。基板２５０上にゲート電極２
５１を形成する（図６（Ａ）参照。）。ゲート電極２５１上にゲート絶縁膜２５２ａ、２
５２ｂを形成し、微結晶半導体膜２６１、バッファ層２６２を形成する。バッファ層２６
２において、微結晶半導体膜のチャネル形成領域と重畳する領域にチャネル保護層２８０
を形成する（図６（Ｂ）参照。）。
実施の形態１では、チャネル保護層８０を形成後、微結晶半導体膜５３とバッファ層５４
を島状の微結晶半導体膜６１及びバッファ層６２にエッチング工程により加工する例を示
したが、本実施の形態では、微結晶半導体膜及びバッファ層のエッチング工程もソース電
極及びドレイン電極及び一導電型を付与する不純物が添加された半導体膜と同工程で行う
例を示す。従って、微結晶半導体膜、バッファ層、一導電型を付与する不純物が添加され
た半導体膜、ソース電極及びドレイン電極は同じ形状を反映して形成される。このように
エッチング工程を一度に行うと、工程数が簡略化される上、エッチング工程に用いるマス
クの数も減らすことができる。
微結晶半導体膜、バッファ層、一導電型を付与する不純物が添加された半導体膜、導電膜
をエッチングし、微結晶半導体膜２６１、バッファ層２６２、ソース領域及びドレイン領
域２７２、ソース電極及びドレイン電極２７１ａ乃至２７１ｃを形成し、チャネルストッ
プ型の薄膜トランジスタ２７４を形成する（図６（Ｃ）参照。）。薄膜トランジスタ２７
４上を覆う絶縁膜２７６を形成しソース電極及びドレイン電極２７１ｃに達するコンタク
トホールを形成する。コンタクトホールに画素電極２７７を形成し、薄膜トランジスタ２
７４と画素電極２７７を電気的に接続する（図６（Ｄ）参照。）。
また、ソース領域及びドレイン領域の端部とソース電極及びドレイン電極の端部を一致す
る形状としてもよい。図２７にソース領域及びドレイン領域の端部とソース電極及びドレ
イン電極の端部が一致する形状のチャネルストップ型の薄膜トランジスタ２７９を示す。
ソース電極及びドレイン電極のエッチング及びソース領域及びドレイン領域のエッチング
をドライエッチングで行うと薄膜トランジスタ２７９のような形状にすることができる。
また、一導電型を付与する不純物が添加された半導体膜をソース電極及びドレイン電極を
マスクとしてエッチングし、ソース領域及びドレイン領域を形成しても薄膜トランジスタ
２７９のような形状にすることができる。
チャネルストップ型の薄膜トランジスタとすることで薄膜トランジスタの信頼性を向上さ
せることができる。また、微結晶半導体膜でチャネル形成領域を構成することにより１〜
２０ｃｍ２／Ｖ・ｓｅｃの電界効果移動度を得ることができる。従って、この薄膜トラン
ジスタを画素部の画素のスイッチング用素子として、さらに走査線（ゲート線）側の駆動
回路を形成する素子として利用することができる。
本実施の形態により、電気特性が高く信頼性のよい薄膜トランジスタを有する液晶表示装
置を作製することができる。
（実施の形態３）
本実施の形態では、微結晶半導体膜にレーザ光を照射する作製工程例を説明する。
基板上にゲート電極を形成し、ゲート電極を覆うようにゲート絶縁膜を形成する。そして
ゲート絶縁膜上に微結晶半導体膜として微結晶シリコン（ＳＡＳ）膜を堆積する。微結晶
半導体膜の膜厚は１ｎｍ以上１５ｎｍ未満、より好ましくは２ｎｍ以上１０ｎｍ以下とす
ればよい。特に膜厚５ｎｍ（４〜８ｎｍ）であると、レーザ光に対して吸収率が高いため
、生産性が向上する。
ゲート絶縁膜上にプラズマＣＶＤ法等で微結晶半導体膜を成膜しようとする場合、ゲート
絶縁膜と、結晶を含む半導体膜との界面付近に、半導体膜よりも非晶質成分を多く含む領
域（ここでは界面領域と呼ぶ）が形成されることがある。また、プラズマＣＶＤ法等で膜
厚１０ｎｍ程度以下の極薄い微結晶半導体膜を成膜しようとする場合、微結晶粒を含む半
導体膜を形成することはできるが、膜全体に渡って均一に良質の微結晶粒を含む半導体膜
を得ることは困難である。これらの場合において、以下に示すレーザ光を照射するレーザ
処理は有効である。
次いで、微結晶シリコン膜の表面側からレーザ光を照射する。レーザ光は、微結晶シリコ
ン膜が溶融しないエネルギー密度で照射する。すなわち、本実施の形態によるレーザ処理
（Ｌａｓｅｒ Ｐｒｏｃｅｓｓ、以下「ＬＰ」ともいう。）は、輻射加熱により微結晶シ
リコン膜を溶融させないで行う固相結晶成長によるものである。すなわち、堆積されたセ
ミアモルファスシリコン膜が液相にならない臨界領域を利用するものであり、その意味に
おいて「臨界成長」ともいうことができる。
レーザ光は微結晶シリコン膜とゲート絶縁膜の界面にまで作用させることができる。それ
により、微結晶シリコン膜の表面側における結晶を種として、該表面からゲート絶縁膜の
界面に向けて固相結晶成長が進み略柱状の結晶が成長する。ＬＰ処理による固相結晶成長
は、結晶粒径を拡大させるものではなく、むしろ膜の厚さ方向における結晶性を改善する
ものである。
ＬＰ処理は矩形長尺状に集光（線状レーザ光）することで、例えば７３０ｍｍ×９２０ｍ
ｍのガラス基板上の微結晶シリコン膜を１回のレーザ光スキャンで処理することができる
。この場合、線状レーザ光を重ね合わせる割合（オーバーラップ率）を０〜９０％（好ま
しくは０〜６７％）として行う。これにより、基板１枚当たりの処理時間が短縮され、生
産性を向上させることができる。レーザ光の形状は線状に限定されるものでなく面状とし
ても同様に処理することができる。また、本ＬＰ処理は前記ガラス基板のサイズに限定さ
れず、さまざまなものに適用することができる。
ＬＰ処理により、ゲート絶縁膜界面領域の結晶性が改善され、本実施の形態の薄膜トラン
ジスタのようなボトムゲート構造を有する薄膜トランジスタの電気的特性を向上させる作
用を奏する。
このような臨界成長においては、従来の低温ポリシリコンで見られた表面の凹凸（リッジ
と呼ばれる凸状体）が形成されず、ＬＰ処理後のシリコン表面は平滑性が保たれているこ
とも特徴である。
本実施の形態におけるように、成膜後の微結晶シリコン膜に直接的にレーザ光を作用させ
て得られる結晶性のシリコン膜は、従来における堆積されたままの微結晶シリコン膜、伝
導加熱により改質された微結晶シリコン膜（上記非特許文献１におけるもの）とは、その
成長メカニズム及び膜質が明らかに異なっている。本明細書では、成膜後の微結晶半導体
膜にＬＰ処理を行って得られる結晶性の半導体膜をＬＰＳＡＳ膜と呼ぶ。
ＬＰＳＡＳ膜などの微結晶半導体膜を形成した後、プラズマＣＶＤ法によりバッファ層と
して非晶質シリコン（ａ−Ｓｉ：Ｈ）膜を３００℃〜４００℃の温度にて成膜する。この
成膜処理により水素がＬＰＳＡＳ膜に供給され、ＬＰＳＡＳ膜の水素化をしたのと同等の
効果が得られる。すなわち、ＬＰＳＡＳ膜上に非晶質シリコン膜を堆積することにより、
ＬＰＳＡＳ膜に水素を拡散させてダングリングボンドの終端をすることができる。
以降の工程は、実施の形態１と同様に従って、チャネル保護層を形成し、その上にマスク
を形成する。次に、マスクを用いて微結晶半導体膜、及びバッファ層をエッチングし分離
する。次いで、一導電型を付与する不純物が添加された半導体膜を形成し、導電膜を形成
し、その導電膜上にマスクを形成する。次に、そのマスクを用いて導電膜をエッチングし
分離して、ソース電極及びドレイン電極を形成する。さらに同じマスクを用いてチャネル
保護層をエッチングストッパーとしてエッチングし、ソース領域及びドレイン領域を形成
する。
以上の工程により、チャネルストップ型の薄膜トランジスタを形成することができ、チャ
ネルストップ型の薄膜トランジスタを有する液晶表示装置を作製することができる。
また、本実施の形態は、実施の形態１又は実施の形態２と自由に組み合わせることができ
る。
（実施の形態４）
本実施の形態は、実施の形態１乃至３において、液晶表示装置の作製工程の例を詳細に説
明する。従って、実施の形態１乃至３と同一部分又は同様な機能を有する部分、及び工程
の繰り返しの説明は省略する。
実施の形態１乃至３において、微結晶半導体膜を形成する前に、反応室のクリーニング、
及びフラッシング（洗浄）処理（水素をフラッシュ物質として用いた水素フラッシュ、シ
ランをフラッシュ物質として用いたシランフラッシュなど）を行ってもよい。フラッシン
グ処理により、反応室の酸素、窒素、フッ素などの不純物による成膜する膜への汚染を防
ぐことができる。
フラッシング処理により、反応室の酸素、窒素、フッ素などの不純物を除去することがで
きる。例えば、プラズマＣＶＤ装置を用いて、モノシランをフラッシュ物質として用い、
ガス流量８〜１０ＳＬＭをチャンバーに５〜２０分間、好ましくは１０分〜１５分間導入
し続けることでシランフラッシュ処理を行う。なお、１ＳＬＭは１０００ｓｃｃｍ、即ち
、０．０６ｍ３／ｈである。
クリーニングは、例えばフッ素ラジカルで行うことができる。なお、フッ素ラジカルは、
反応室の外側に設けられたプラズマ発生器に、フッ化炭素、フッ化窒素、またはフッ素を
導入し、解離し、フッ素ラジカルを反応室に導入することで、反応室内をクリーニングす
ることができる。
フラッシング処理は、ゲート絶縁膜、バッファ層、チャネル保護層、一導電型を付与する
不純物が添加された半導体膜の成膜前にも行ってもよい。なお、フラッシング処理はクリ
ーニング後に行うと効果的である。
反応室は基板を搬入して成膜する前に、各反応室の内壁を成膜する種類の膜で保護膜を形
成し、コーティングする（プリコート処理ともいう）を行ってよい。プリコート処理は反
応室内に成膜ガスを流しプラズマ処理することによって、あらかじめ反応室内を保護膜に
よって薄く覆う処理である。例えば、微結晶半導体膜として微結晶シリコン膜を形成する
前に、反応室内を０．２〜０．４μｍの非晶質シリコン膜で覆うプリコート処理を行えば
よい。プリコート処理後にもフラッシング処理（水素フラッシュ、シランフラッシュなど
）を行ってもよい。クリーニング処理及びプリコート処理を行う場合は反応室内より基板
を搬出しておく必要があるが、フラッシング処理（水素フラッシュ、シランフラッシュな
ど）を行う場合はプラズマ処理を行わないため基板を搬入した状態でもよい。
微結晶シリコン膜を成膜する反応室内に非晶質シリコン膜の保護膜を形成しておき、成膜
前に水素プラズマ処理をすると、保護膜がエッチングされて極少量のシリコンが基板上に
堆積して結晶成長の核となりうる。
プリコート処理により、反応室の酸素、窒素、フッ素などの不純物による成膜する膜への
汚染を防ぐことができる。
プリコート処理は、ゲート絶縁膜、一導電型を付与する不純物が添加された半導体膜の成
膜前にも行ってもよい。
さらに、ゲート絶縁膜、微結晶半導体膜、バッファ層の形成方法の例を詳細に説明する。
本発明に用いることのできるプラズマＣＶＤ装置の例について図１０（Ａ）（Ｂ）を用い
て説明する。図１０（Ａ）（Ｂ）は連続成膜することが可能なマイクロ波プラズマＣＶＤ
装置である。図１０（Ａ）（Ｂ）はマイクロ波プラズマＣＶＤ装置の上断面を示す模式図
であり、共通室１１２０の周りに、ロード室１１１０、アンロード室１１１５、反応室（
１）〜反応室（４）１１１１〜１１１４を備えた構成となっている。共通室１２００と各
室の間にはゲートバルブ１１２２〜１１２７が備えられ、各室で行われる処理が、相互に
干渉しないように構成されている。なお、反応室の数は４つに限定されず、より少なくて
も多くてもよい。反応室が多いと積層する膜の種類ごとに反応室を分けられるため、反応
室のクリーニングの回数を減らすことができる。図１０（Ａ）は反応室を４つ有する例で
あり、図１０（Ｂ）は反応室を３つ有する例である。
図１０（Ａ）（Ｂ）のプラズマＣＶＤ装置を用いて、ゲート絶縁層、微結晶半導体膜、バ
ッファ層、及びチャネル保護層の形成例を説明する。基板はロード室１１１０、アンロー
ド室１１１５のカセット１１２８、１１２９に装填され、共通室１１２０の搬送手段１１
２１により反応室（１）〜反応室（４）１１１１〜１１１４へ運ばれる。この装置では、
堆積膜種ごとに反応室をあてがうことが可能であり、複数の異なる被膜を大気に触れさせ
ることなく連続して形成することができる。また、反応室は成膜工程の他、エッチング工
程やレーザ照射工程を行う反応室として用いてもよい。各種工程を行う反応室を設けると
、複数の異なる工程を大気に触れさせることなく行うことができる。
反応室（１）〜反応室（４）それぞれにおいて、ゲート絶縁膜、微結晶半導体膜、バッフ
ァ層、及びチャネル保護層を積層形成する。この場合は、原料ガスの切り替えにより異な
る種類の膜を連続的に複数積層することができる。この場合、ゲート絶縁膜を形成した後
、反応室内にシラン等の水素化珪素を導入し、残留酸素及び水素化珪素を反応させて、反
応物を反応室外に排出することで、反応室内の残留酸素濃度を低減させることができる。
この結果、微結晶半導体膜に含まれる酸素の濃度を低減することができる。また、微結晶
半導体膜に含まれる結晶粒の酸化を防止することができる。
また、プラズマＣＶＤ装置において、生産性を向上させるため、複数の反応室で同じ膜を
形成することとしてもよい。複数の反応室で同じ膜を形成できると、複数の基板に同時に
膜を形成することができる。例えば、図１０（Ａ）において、反応室（１）及び反応室（
２）を微結晶半導体膜を形成する反応室とし、反応室（３）を非結晶半導体膜を形成する
反応室とし、反応室（４）をチャネル保護層を形成する反応室とする。このように、複数
の基板を同時に処理する場合、成膜速度の遅い膜の形成する反応室を複数設けることによ
って生産性を向上させることができる。
反応室は基板を搬入して成膜する前に、クリーニング、フラッシング（洗浄）処理（水素
フラッシュ、シランフラッシュなど）、各反応室の内壁を成膜する種類の膜で保護膜を形
成し、コーティングする（プリコート処理ともいう）と好ましい。プリコート処理は反応
室内に成膜ガスを流しプラズマ処理することによって、あらかじめ反応室内を保護膜によ
って薄く覆う処理である。例えば、微結晶半導体膜として微結晶シリコン膜を形成する前
に、反応室内を０．２〜０．４μｍの非晶質シリコン膜で覆うプリコート処理を行えばよ
い。プリコート処理後にもフラッシング処理（水素フラッシュ、シランフラッシュなど）
を行ってもよい。クリーニング処理及びプリコート処理を行う場合は反応室内より基板を
搬出しておく必要があるが、フラッシング処理（水素フラッシュ、シランフラッシュなど
）を行う場合はプラズマ処理を行わないため基板を搬入した状態でもよい。
微結晶シリコン膜を成膜する反応室内に非晶質シリコン膜の保護膜を形成しておき、成膜
前に水素プラズマ処理をすると、保護膜がエッチングされて極少量のシリコンが基板上に
堆積して結晶成長の核となりうる。
このように、複数のチャンバが接続されたマイクロ波プラズマＣＶＤ装置で、同時にゲー
ト絶縁膜、微結晶半導体膜、バッファ層、チャネル保護層、及び一導電型を付与する不純
物が添加された半導体膜を成膜することができるため、量産性を高めることができる。ま
た、ある反応室がメンテナンスやクリーニングを行っていても、残りの反応室において成
膜処理が可能となり、成膜のタクトを向上させることができる。また、大気成分や大気中
に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することができるので
、薄膜トランジスタ特性のばらつきを低減することができる。
このような構成のマイクロ波プラズマＣＶＤ装置を用いれば、各反応室で種類の類似する
膜または一種類の膜を成膜することが可能であり、且つ大気に曝すことなく連続して形成
することができるため、前に成膜した膜の残留物や大気に浮遊する不純物元素に汚染され
ることなく、各積層界面を形成することができる。
さらには、マイクロ波発生器と共に高周波発生器を設け、ゲート絶縁膜、微結晶半導体膜
、チャネル保護層、および一導電型を付与する不純物が添加された半導体膜をマイクロ波
プラズマＣＶＤ法で形成し、バッファ層を高周波プラズマＣＶＤ法で形成してもよい。
なお、図１０に示すマイクロ波プラズマＣＶＤ装置には、ロード室及びアンロード室が別
々に設けられているが、一つとしロード／アンロード室としてもよい。また、マイクロ波
プラズマＣＶＤ装置に予備室を設けてもよい。予備室で基板を予備加熱することで、各反
応室において成膜までの加熱時間を短縮することが可能であるため、スループットを向上
させることができる。これらの成膜処理は、その目的に応じて、ガス供給部から供給する
ガスを選択すれば良い。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態５）
本実施の形態では、実施の形態１乃至４で示す薄膜トランジスタを有する液晶表示装置の
例を図１２乃至図２５を用いて説明する。図１２乃至図２５の液晶表示装置に用いられる
ＴＦＴ６２８、６２９は、実施の形態１又は実施の形態２で示す薄膜トランジスタと同様
に作製でき、電気特性及び信頼性の高い薄膜トランジスタである。ＴＦＴ６２８はチャネ
ル保護層６０８を、ＴＦＴ６２９はチャネル保護層６１１をそれぞれ有し、微結晶半導体
層膜をチャネル形成領域とする逆スタガ薄膜トランジスタである。
はじめにＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について示す
。ＶＡ型の液晶表示装置とは、液晶表示パネルの液晶分子の配列を制御する方式の一種で
ある。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分
子が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの
領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これ
をマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイ
ン設計が考慮された液晶表示装置について説明する。
図１３及び図１４は、それぞれ画素電極及び対向電極を示している。なお、図１３は画素
電極が形成される基板側の平面図であり、図中に示す切断線Ｇ−Ｈに対応する断面構造を
図１２に表している。また、図１４は対向電極が形成される基板側の平面図である。以下
の説明ではこれらの図を参照して説明する。
図１２は、ＴＦＴ６２８とそれに接続する画素電極６２４、及び保持容量部６３０が形成
された基板６００と、対向電極６４０等が形成される対向基板６０１とが重ね合わせられ
、液晶が注入された状態を示している。
対向基板６０１においてスペーサ６４２が形成される位置には、遮光膜６３２、第１の着
色膜６３４、第２の着色膜６３６、第３着色膜６３８、対向電極６４０が形成されている
。この構造により、液晶の配向を制御するための突起６４４とスペーサ６４２の高さを異
ならせている。画素電極６２４上には配向膜６４８が形成され、同様に対向電極６４０上
にも配向膜６４６が形成されている。この間に液晶層６５０が形成されている。
スペーサ６４２はここでは柱状スペーサを用いて示したがビーズスペーサを散布してもよ
い。さらには、スペーサ６４２を基板６００上に形成される画素電極６２４上に形成して
もよい。
基板６００上には、ＴＦＴ６２８とそれに接続する画素電極６２４、及び保持容量部６３
０が形成される。画素電極６２４は、ＴＦＴ６２８、配線６１３、及び保持容量部６３０
を覆う絶縁膜６２０、絶縁膜６２０を覆う第３絶縁膜６２２をそれぞれ貫通するコンタク
トホール６２３で、配線６１８と接続する。ＴＦＴ６２８は実施の形態１で示す薄膜トラ
ンジスタを適宜用いることができる。また、保持容量部６３０は、ＴＦＴ６２８のゲート
配線６０２と同様に形成した第１の容量配線６０４と、ゲート絶縁膜６０６と、配線６１
６、６１８と同様に形成した第２の容量配線６１７で構成される。また、図１２乃至図１
５において、ＴＦＴ６２８は、微結晶半導体膜、バッファ層、ソース領域又はドレイン領
域である一導電型を付与する不純物が添加された半導体膜、ソース電極又はドレイン電極
を兼ねる配線は同じエッチング工程で加工されており、ほぼ同形状で積層している例であ
る。
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、液晶素子が形成さ
れている。
図１３に基板６００上の構造を示す。画素電極６２４は実施の形態１で示した材料を用い
て形成する。画素電極６２４にはスリット６２５を設ける。スリット６２５は液晶の配向
を制御するためのものである。
図１３に示すＴＦＴ６２９とそれに接続する画素電極６２６及び保持容量部６３１は、そ
れぞれＴＦＴ６２８、画素電極６２４及び保持容量部６３０と同様に形成することができ
る。ＴＦＴ６２８とＴＦＴ６２９は共に配線６１６と接続している。この液晶表示パネル
の画素（ピクセル）は、画素電極６２４と画素電極６２６により構成されている。画素電
極６２４と画素電極６２６はサブピクセルである。
図１４に対向基板側の構造を示す。遮光膜６３２上に対向電極６４０が形成されている。
対向電極６４０は、画素電極６２４と同様の材料を用いて形成することが好ましい。対向
電極６４０上には液晶の配向を制御する突起６４４が形成されている。また、遮光膜６３
２の位置に合わせてスペーサ６４２が形成されている。
この画素構造の等価回路を図１５に示す。ＴＦＴ６２８とＴＦＴ６２９は、共にゲート配
線６０２、配線６１６と接続している。この場合、容量配線６０４と容量配線６０５の電
位を異ならせることで、液層素子６５１と液晶素子６５２の動作を異ならせることができ
る。すなわち、容量配線６０４と容量配線６０５の電位を個別に制御することにより液晶
の配向を精密に制御して視野角を広げている。
スリット６２５を設けた画素電極６２４に電圧を印加すると、スリット６２５の近傍には
電界の歪み（斜め電界）が発生する。このスリット６２５と、対向基板６０１側の突起６
４４とを交互に咬み合うように配置することで、斜め電界が効果的に発生させて液晶の配
向を制御することで、液晶が配向する方向を場所によって異ならせている。すなわち、マ
ルチドメイン化して液晶表示パネルの視野角を広げている。
次に、上記とは異なるＶＡ型の液晶表示装置について、図１６乃至図１９を用いて説明す
る。
図１６と図１７は、ＶＡ型液晶表示パネルの画素構造を示している。図１７は基板６００
の平面図であり、図中に示す切断線Ｙ−Ｚに対応する断面構造を図１６に表している。以
下の説明ではこの両図を参照して説明する。
この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極にＴＦＴが接
続されている。各ＴＦＴは、異なるゲート信号で駆動されるように構成されている。すな
わち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立
して制御する構成を有している。
画素電極６２４はコンタクトホール６２３において、配線６１８でＴＦＴ６２８と接続し
ている。また、画素電極６２６はコンタクトホール６２７において、配線６１９でＴＦＴ
６２９と接続している。ＴＦＴ６２８のゲート配線６０２と、ＴＦＴ６２９のゲート配線
６０３には、異なるゲート信号を与えることができるように分離されている。一方、デー
タ線として機能する配線６１６は、ＴＦＴ６２８とＴＦＴ６２９で共通に用いられている
。ＴＦＴ６２８とＴＦＴ６２９は実施の形態１で示す薄膜トランジスタを適宜用いること
ができる。また、容量配線６９０が設けられている。また、図１６乃至図２５において、
ＴＦＴ６２８、及びＴＦＴ６２９は、ソース領域又はドレイン領域である一導電型を付与
する不純物が添加された半導体膜、ソース電極又はドレイン電極を兼ねる配線は同じエッ
チング工程で加工されており、ほぼ同形状で積層している例である。
画素電極６２４と画素電極６２６の形状は異なっており、スリット６２５によって分離さ
れている。Ｖ字型に広がる画素電極６２４の外側を囲むように画素電極６２６が形成され
ている。画素電極６２４と画素電極６２６に印加する電圧のタイミングを、ＴＦＴ６２８
及びＴＦＴ６２９により異ならせることで、液晶の配向を制御している。この画素構造の
等価回路を図１９に示す。ＴＦＴ６２８はゲート配線６０２と接続し、ＴＦＴ６２９はゲ
ート配線６０３と接続している。ゲート配線６０２とゲート配線６０３は異なるゲート信
号を与えることで、ＴＦＴ６２８とＴＦＴ６２９の動作タイミングを異ならせることがで
きる。
対向基板６０１には、遮光膜６３２、第２の着色膜６３６、対向電極６４０が形成されて
いる。また、第２の着色膜６３６と対向電極６４０の間には平坦化膜６３７が形成され、
液晶の配向乱れを防いでいる。図１８に対向基板側の構造を示す。対向電極６４０は異な
る画素間で共通化されている電極であるが、スリット６４１が形成されている。このスリ
ット６４１と、画素電極６２４及び画素電極６２６側のスリット６２５とを交互に咬み合
うように配置することで、斜め電界が効果的に発生させて液晶の配向を制御することがで
きる。これにより、液晶が配向する方向を場所によって異ならせることができ、視野角を
広げている。
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、第１の液晶素子が
形成されている。また、画素電極６２６と液晶層６５０と対向電極６４０が重なり合うこ
とで、第２の液晶素子が形成されている。また、一画素に第１の液晶素子と第２の液晶素
子が設けられたマルチドメイン構造である。
次に、横電界方式の液晶表示装置について示す。横電界方式は、セル内の液晶分子に対し
て水平方向に電界を加えることで液晶を駆動して階調表現する方式である。この方式によ
れば、視野角を約１８０度にまで広げることができる。以下の説明では、横電界方式を採
用する液晶表示装置について説明する。
図２０は、ＴＦＴ６２８とそれに接続する画素電極６２４が形成された基板６００と、対
向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には遮光
膜６３２、第２の着色膜６３６、平坦化膜６３７などが形成されている。画素電極は基板
６００側に有るので、対向基板６０１側には設けられていない。基板６００と対向基板６
０１の間に液晶層６５０が形成されている。
基板６００上には、第１の画素電極６０７及び第１の画素電極６０７に接続する容量配線
６０４、並びに及び実施の形態１で示すＴＦＴ６２８が形成される。第１の画素電極６０
７は、実施の形態１で示す画素電極７７と同様の材料を用いることができる。また、第１
の画素電極６０７は略画素の形状に区画化した形状で形成する。なお、第１の画素電極６
０７及び容量配線６０４上にはゲート絶縁膜６０６が形成される。
ＴＦＴ６２８の配線６１６、配線６１８がゲート絶縁膜６０６上に形成される。配線６１
６は液晶表示パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であ
ると同時に、ＴＦＴ６２８のソース領域と接続し、ソース及びドレインの一方の電極とな
る。配線６１８はソース及びドレインの他方の電極となり、第２の画素電極６２４と接続
する配線である。
配線６１６、配線６１８上に第２の絶縁膜６２０が形成される。また、絶縁膜６２０上に
は、絶縁膜６２０に形成されるコンタクトホールにおいて、配線６１８に接続する第２の
画素電極６２４が形成される。画素電極６２４は実施の形態１で示した画素電極７７と同
様の材料を用いて形成する。
このようにして、基板６００上にＴＦＴ６２８とそれに接続する第２の画素電極６２４が
形成される。なお、保持容量は第１の画素電極６０７と第２の画素電極６２４の間で形成
している。
図２１は、画素電極の構成を示す平面図である。図２１に示す切断線Ｏ−Ｐに対応する断
面構造を図２０に表している。画素電極６２４にはスリット６２５が設けられる。スリッ
ト６２５は液晶の配向を制御するためのものである。この場合、電界は第１の画素電極６
０７と第２の画素電極６２４の間で発生する。第１の画素電極６０７と第２の画素電極６
２４の間にはゲート絶縁膜６０６が形成されているが、ゲート絶縁膜６０６の厚さは５０
〜２００ｎｍであり、２〜１０μｍである液晶層の厚さと比較して十分薄いので、実質的
に基板６００と平行な方向（水平方向）に電界が発生する。この電界により液晶の配向が
制御される。この基板と略平行な方向の電界を利用して液晶分子を水平に回転させる。こ
の場合、液晶分子はどの状態でも水平であるため、見る角度によるコントラストなどの影
響は少なく、視野角が広がることとなる。また、第１の画素電極６０７と第２の画素電極
６２４は共に透光性の電極であるので、開口率を向上させることができる。
次に、横電界方式の液晶表示装置の他の一例について示す。
図２２と図２３は、ＩＰＳ型の液晶表示装置の画素構造を示している。図２３は平面図で
あり、図中に示す切断線Ｉ−Ｊに対応する断面構造を図２２に表している。以下の説明で
はこの両図を参照して説明する。
図２２は、ＴＦＴ６２８とそれに接続する画素電極６２４が形成された基板６００と、対
向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には遮光
膜６３２、第２の着色膜６３６、平坦化膜６３７などが形成されている。画素電極は基板
６００側にあるので、対向基板６０１側には設けられていない。基板６００と対向基板６
０１の間に液晶層６５０が形成されている。
基板６００上には、共通電位線６０９、及び実施の形態１で示すＴＦＴ６２８が形成され
る。共通電位線６０９は薄膜トランジスタ（ＴＦＴ）６２８のゲート配線６０２と同時に
形成することができる。また、第１の画素電極６０７は略画素の形状に区画化した形状で
形成する。
ＴＦＴ６２８の配線６１６、配線６１８がゲート絶縁膜６０６上に形成される。配線６１
６は液晶表示パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であ
ると同時に、ＴＦＴ６２８のソース領域と接続し、ソース及びドレインの一方の電極とな
る。配線６１８はソース及びドレインの他方の電極となり、第２の画素電極６２４と接続
する配線である。
配線６１６、配線６１８上に第２の絶縁膜６２０が形成される。また、絶縁膜６２０上に
は、絶縁膜６２０に形成されるコンタクトホール６２３において、配線６１８に接続する
第２の画素電極６２４が形成される。画素電極６２４は実施の形態１で示した画素電極７
７と同様の材料を用いて形成する。なお、図２３に示すように、画素電極６２４は、共通
電位線６０９と同時に形成した櫛形の電極と横電界が発生するように形成される。また、
画素電極６２４の櫛歯の部分が共通電位線６０９と同時に形成した櫛形の電極と交互に咬
み合うように形成される。
画素電極６２４に印加される電位と共通電位線６０９の電位との間に電界が生じると、こ
の電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶分
子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度に
よるコントラストなどの影響は少なく、視野角が広がることとなる。
このようにして、基板６００上にＴＦＴ６２８とそれに接続する画素電極６２４が形成さ
れる。保持容量は共通電位線６０９と容量電極６１５の間にゲート絶縁膜６０６を設け、
それにより形成している。容量電極６１５と画素電極６２４はコンタクトホール６３３を
介して接続されている。
次に、ＴＮ型の液晶表示装置の形態について示す。
図２４と図２５は、ＴＮ型の液晶表示装置の画素構造を示している。図２５は平面図であ
り、図中に示す切断線Ｋ−Ｌに対応する断面構造を図２４に表している。以下の説明では
この両図を参照して説明する。
画素電極６２４はコンタクトホール６２３により、配線６１８でＴＦＴ６２８と接続して
いる。データ線として機能する配線６１６は、ＴＦＴ６２８と接続している。ＴＦＴ６２
８は実施の形態１に示すＴＦＴのいずれかを適用することができる。
画素電極６２４は、実施の形態１で示す画素電極７７を用いて形成されている。
対向基板６０１には、遮光膜６３２、第２の着色膜６３６、対向電極６４０が形成されて
いる。また、第２の着色膜６３６と対向電極６４０の間には平坦化膜６３７が形成され、
液晶の配向乱れを防いでいる。液晶層６５０は画素電極６２４と対向電極６４０の間に配
向膜６４８及び配向膜６４６を介して形成されている。
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、液晶素子が形成さ
れている。
また、基板６００または対向基板６０１にカラーフィルタや、ディスクリネーションを防
ぐための遮蔽膜（ブラックマトリクス）などが形成されていても良い。また、基板６００
の薄膜トランジスタが形成されている面とは逆の面に偏光板を貼り合わせ、また対向基板
６０１の対向電極６４０が形成されている面とは逆の面に、偏光板を貼り合わせておく。
以上の工程により、液晶表示装置を作製することができる。本実施の形態の液晶表示装置
は、オフ電流が少なく、電気特性及び信頼性の高い薄膜トランジスタを用いているため、
コントラストが高く、視認性の高い液晶表示装置である。
（実施の形態６）
次に、本発明の液晶表示装置の一形態である液晶表示パネル（液晶パネルともいう）の構
成について、以下に示す。
図９（Ａ）に、信号線駆動回路６０１３のみを別途形成し、基板６０１１上に形成された
画素部６０１２と接続している液晶表示パネルの形態を示す。画素部６０１２及び走査線
駆動回路６０１４は、微結晶半導体膜を用いた薄膜トランジスタを用いて形成する。微結
晶半導体膜を用いた薄膜トランジスタよりも高い移動度が得られるトランジスタで信号線
駆動回路を形成することで、走査線駆動回路よりも高い駆動周波数が要求される信号線駆
動回路の動作を安定させることができる。なお、信号線駆動回路６０１３は、単結晶の半
導体を用いたトランジスタ、多結晶の半導体を用いた薄膜トランジスタ、またはＳＯＩを
用いたトランジスタであっても良い。画素部６０１２と、信号線駆動回路６０１３と、走
査線駆動回路６０１４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０１５を介し
て供給される。
なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良い
。
また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が形
成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにしても
良い。図９（Ｂ）に、信号線駆動回路６０２３のみを別途形成し、基板６０２１上に形成
された画素部６０２２及び走査線駆動回路６０２４と接続している液晶表示パネルの形態
を示す。画素部６０２２及び走査線駆動回路６０２４は、微結晶半導体膜を用いた薄膜ト
ランジスタを用いて形成する。信号線駆動回路６０２３は、ＦＰＣ６０２５を介して画素
部６０２２と接続されている。画素部６０２２と、信号線駆動回路６０２３と、走査線駆
動回路６０２４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０２５を介して供給
される。
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、微結晶半導体膜を用い
た薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と
電気的に接続するようにしても良い。図９（Ｃ）に、信号線駆動回路が有するアナログス
イッチ６０３３ａを、画素部６０３２、走査線駆動回路６０３４と同じ基板６０３１上に
形成し、信号線駆動回路が有するシフトレジスタ６０３３ｂを別途異なる基板に形成して
貼り合わせる液晶表示パネルの形態を示す。画素部６０３２及び走査線駆動回路６０３４
は、微結晶半導体膜を用いた薄膜トランジスタを用いて形成する。信号線駆動回路が有す
るシフトレジスタ６０３３ｂは、ＦＰＣ６０３５を介して画素部６０３２と接続されてい
る。画素部６０３２と、信号線駆動回路と、走査線駆動回路６０３４とに、それぞれ電源
の電位、各種信号等が、ＦＰＣ６０３５を介して供給される。
図９に示すように、本発明の液晶表示装置は、駆動回路の一部または全部を、画素部と同
じ基板上に、微結晶半導体膜を用いた薄膜トランジスタを用いて形成することができる。
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方法
、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続する
位置は、電気的な接続が可能であるならば、図９に示した位置に限定されない。また、コ
ントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。
なお本発明で用いる信号線駆動回路は、シフトレジスタとアナログスイッチのみを有する
形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ、レベルシフ
タ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナログ
スイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路の
ような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラ
ッチ等を用いても良い。
次に、本発明の液晶表示装置の一形態に相当する液晶表示パネルの外観及び断面について
、図１１を用いて説明する。図１１（Ａ）は、第１の基板４００１上に形成された微結晶
半導体膜を有する薄膜トランジスタ４０１０及び液晶素子４０１３を、第２の基板４００
６との間にシール材４００５によって封止した、パネルの上面図であり、図１１（Ｂ）は
、図１１（Ａ）のＭ−Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６
とによって、液晶４００８と共に封止されている。また第１の基板４００１上のシール材
４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に多結晶半
導体膜で形成された信号線駆動回路４００３が実装されている。なお本実施の形態では、
多結晶半導体膜を用いた薄膜トランジスタを有する信号線駆動回路を、第１の基板４００
１に貼り合わせる例について説明するが、単結晶半導体を用いたトランジスタで信号線駆
動回路を形成し、貼り合わせるようにしても良い。図１１（Ｂ）では、信号線駆動回路４
００３に含まれる、多結晶半導体膜で形成された薄膜トランジスタ４００９を例示する。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
薄膜トランジスタを複数有しており、図１１（Ｂ）では、画素部４００２に含まれる薄膜
トランジスタ４０１０とを例示している。薄膜トランジスタ４０１０は微結晶半導体膜を
用いた薄膜トランジスタに相当し、実施の形態１乃至４に示す工程で同様に作製すること
ができる。
また４０１３は液晶素子に相当し、液晶素子４０１３が有する画素電極４０３０は、薄膜
トランジスタ４０１０と配線４０４０を介して電気的に接続されている。そして液晶素子
４０１３の対向電極４０３１は第２の基板４００６上に形成されている。画素電極４０３
０と対向電極４０３１と液晶４００８とが重なっている部分が、液晶素子４０１３に相当
する。
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはス
テンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、またはアクリル樹脂フ
ィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステ
ルフィルムで挟んだ構造のシートを用いることもできる。
また４０３５は球状のスペーサであり、画素電極４０３０と対向電極４０３１との間の距
離（セルギャップ）を制御するために設けられている。なお絶縁膜を選択的にエッチング
することで得られるスペーサを用いていても良い。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４
００２に与えられる各種信号及び電位は、配線４０１４、４０１５を介して、ＦＰＣ４０
１８から供給されている。
本実施の形態では、接続端子４０１６が、液晶素子４０１３が有する画素電極４０３０と
同じ導電膜から形成されている。また、配線４０１４、４０１５は、配線４０４１と同じ
導電膜で形成されている。
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電
気的に接続されている。
なお図示していないが、本実施の形態に示した液晶表示装置は配向膜、偏光板を有し、更
にカラーフィルタや遮蔽膜を有していても良い。
また図１１において、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装
している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を
別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみ
を別途形成して実装しても良い。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態７）
本発明により得られる液晶表示装置等によって、液晶表示モジュール（液晶モジュールと
もいう）に用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発
明を実施できる。
その様な電子機器としては、ビデオカメラ、デジタルカメラ等のカメラ、ヘッドマウント
ディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カース
テレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話また
は電子書籍等）などが挙げられる。それらの一例を図７に示す。
図７（Ａ）はテレビジョン装置である。液晶表示モジュールを、図７（Ａ）に示すように
、筐体に組みこんで、テレビジョン装置を完成させることができる。ＦＰＣまで取り付け
られた液晶表示パネルのことを液晶表示モジュールとも呼ぶ。液晶表示モジュールにより
主画面２００３が形成され、その他付属設備としてスピーカー部２００９、操作スイッチ
などが備えられている。このように、テレビジョン装置を完成させることができる。
図７（Ａ）に示すように、筐体２００１に液晶素子を利用した液晶表示用パネル２００２
が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４
を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から
受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもで
きる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作
機２００６により行うことが可能であり、このリモコン装置にも出力する情報を表示する
表示部２００７が設けられていても良い。
また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の液晶表示
用パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。
図８はテレビ装置の主要な構成を示すブロック図を示している。液晶表示パネルには、画
素部９０１が形成されている。信号線駆動回路９０２と走査線駆動回路９０３は、液晶表
示パネルにＣＯＧ方式により実装されていても良い。
その他の外部回路の構成として、映像信号の入力側では、チューナ９０４で受信した信号
のうち、映像信号を増幅する映像信号増幅回路９０５と、そこから出力される信号を赤、
緑、青の各色に対応した色信号に変換する映像信号処理回路９０６と、その映像信号をド
ライバＩＣの入力仕様に変換するためのコントロール回路９０７などを有している。コン
トロール回路９０７は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動す
る場合には、信号線側に信号分割回路９０８を設け、入力デジタル信号をｍ個に分割して
供給する構成としても良い。
チューナ９０４で受信した信号のうち、音声信号は、音声信号増幅回路９０９に送られ、
その出力は音声信号処理回路９１０を経てスピーカ９１３に供給される。制御回路９１１
は受信局（受信周波数）や音量の制御情報を入力部９１２から受け、チューナ９０４や音
声信号処理回路９１０に信号を送出する。
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじ
め、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表
示媒体としても様々な用途に適用することができる。
図７（Ｂ）は携帯電話機２３０１の一例を示している。この携帯電話機２３０１は、表示
部２３０２、操作部２３０３などを含んで構成されている。表示部２３０２においては、
上記実施の形態で説明した液晶表示装置を適用することで、信頼性及び量産性を高めるこ
とができる。
また、図７（Ｃ）に示す携帯型のコンピュータは、本体２４０１、表示部２４０２等を含
んでいる。表示部２４０２に、上記実施の形態に示す液晶表示装置を適用することにより
、信頼性及び量産性を高めることができる。

Claims (1)

  1. 透光性基板を有し、
    前記基板上のゲート配線を有し、
    前記基板上の第１の配線と第２の配線とを有し、
    前記基板上の第１の容量配線と第２の容量配線とを有し、
    第１のチャネル形成領域、前記ゲート配線、第１のソース電極、及び第１のドレイン電極を有する第１のトランジスタを有し、
    第２のチャネル形成領域、前記ゲート配線、第２のソース電極、及び第２のドレイン電極を有する第２のトランジスタを有し、
    一方の電極が前記第１の容量配線に電気的に接続された第１の容量素子を有し、
    一方の電極が前記第２の容量配線に電気的に接続された第２の容量素子を有し、
    前記第１のトランジスタ上、前記第２のトランジスタ上、前記第１の容量素子上、及び前記第２の容量素子の上の絶縁膜を有し、
    前記絶縁膜は第１の開口部と第２の開口部とを有し、
    前記第１の開口部は、前記第１の配線と前記第２の配線の中央部に設けられ、
    前記第２の開口部は、前記第１の配線と前記第２の配線の中央部に設けられ、
    第１のサブピクセル電極と、前記第１のサブピクセル電極の隣に第２のサブピクセル電極とを有し、
    前記第１のサブピクセル電極及び前記第２のサブピクセル電極のそれぞれは、スリットを有し、
    前記第１のソース電極及び前記第１のドレイン電極の一方は、前記第１の配線に電気的に接続され、
    前記第２のソース電極及び前記第２のドレイン電極の一方は、前記第１の配線に電気的に接続され、
    前記第１のソース電極及び前記第１のドレイン電極の他方は、前記第１の開口部を介して前記第１のサブピクセル電極と接する第１の領域を有し、
    前記第１の領域は、前記第１の容量配線と重ならず、
    前記第１のソース電極及び前記第１のドレイン電極の他方は、前記第１の容量素子の他方の電極に電気的に接続され、
    前記第２のソース電極及び前記第２のドレイン電極の他方は、前記第２の開口部を介して前記第２のサブピクセル電極と接する第２の領域を有し、
    前記第２の領域は、前記第２の容量配線と重ならず、
    前記第２のソース電極及び前記第２のドレイン電極の他方は、前記第２の容量素子の他方の電極に電気的に接続され、
    前記ゲート配線は、延伸方向と交差する方向において、第１の幅を有する第１の領域と、前記第１の幅よりも大きい第２の幅を有する第２の領域とを有し、
    前記第１のチャネル形成領域を含む半導体膜の全部は、前記第２の領域と重なり、
    前記第２の領域は、前記第１の配線と重なる領域を有し、
    前記第１のサブピクセル電極は、前記第１の開口部の全部と重なり、
    前記第２のサブピクセル電極は、前記第２の開口部の全部と重なり、
    前記第１のチャネル形成領域を含む前記半導体膜は、シリコンを有することを特徴とする液晶表示装置。
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