JP5443711B2 - 表示装置 - Google Patents

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Description

本発明は、液晶表示装置及び当該液晶表示装置を用いた電子機器に関する。特に、画素部に薄膜トランジスタを用いた液晶表示装置及び当該液晶表示装置を用いた電子機器に関する。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数ｎｍ〜数百ｎｍ程度）を用いて薄膜トランジスタを構成する技術が多くの電子機器で実用化されている。薄膜トランジスタは、特に、液晶表示装置の画素部におけるスイッチング素子として実用化が進み、なおも研究開発が盛んである。
液晶表示装置のスイッチング素子としては、大型のパネルでは非晶質半導体膜を用いた薄膜トランジスタ、小型のパネルでは多結晶半導体膜を用いた薄膜トランジスタが用いられている。多結晶半導体膜の形成方法としては、パルス発振のエキシマレーザビームを光学系により線状に加工して、非晶質半導体膜に対し線状ビームを走査させながら照射して結晶化する技術が知られている。
また、画像表示装置のスイッチング素子として、微結晶半導体膜を用いた薄膜トランジスタが用いられている（特許文献１乃至３）。また、非晶質半導体膜の特性の向上を目的とした薄膜トランジスタの作製方法として、ゲート絶縁膜上に非晶質シリコン膜を成膜した後、その上面に金属膜を形成し、当該金属膜にダイオードレーザを照射して、非晶質シリコン膜を微結晶シリコン膜に改質するものが知られている（非特許文献１）。この方法によれば、非晶質シリコン膜上に形成した金属膜は、ダイオードレーザの光エネルギーを熱エネルギーに変換するためのものであり、薄膜トランジスタの完成のためにはその後除去されるべきものである。すなわち、金属膜からの伝導加熱によってのみ非晶質シリコン膜が加熱され、微結晶半導体膜である微結晶シリコン膜を形成する方法である。
特開平４−２４２７２４号公報 特開２００５−４９８３２号公報 米国特許第５５９１９８７号 トシアキ・アライ（Ｔｏｓｈｉａｋｉ Ａｒａｉ）他、エス・アイ・ディー ０７ ダイジェスト（ＳＩＤ ０７ ＤＩＧＥＳＴ）、２００７、ｐ．１３７０−１３７３
多結晶半導体膜を用いた薄膜トランジスタは、非晶質半導体膜を用いた薄膜トランジスタに比べて移動度が２桁以上高く、液晶表示装置の画素部とその周辺の駆動回路を同一基板上に一体形成できるという利点を有している。しかしながら、非晶質半導体膜を用いた場合に比べて、多結晶半導体膜の結晶化のために工程が複雑化するため、その分歩留まりが低下し、コストが高まるという問題がある。
また、微結晶半導体膜の表面は、酸化されやすいという問題がある。このため、チャネル形成領域の微結晶粒が酸化されると、微結晶粒の表面に酸化膜が形成されてしまい、当該酸化膜がキャリアの移動の障害となり、薄膜トランジスタの電気特性が低下するという問題がある。
また、製造の容易さの点から、液晶表示装置の画素部に設けられるスイッチング素子として逆スタガ構造の薄膜トランジスタが有望である。画素の開口率向上の観点から、逆スタガ構造の薄膜トランジスタの高性能化及び小型化が望まれる一方で、薄膜トランジスタがオフの状態のときのソース領域とドレイン領域間を流れるリーク電流（オフ電流ともいう）の増加の問題がある。そのため、薄膜トランジスタのサイズを小型化することが難しく、保持容量の小型化及び消費電力の低減を図ることが難しいといった問題がある。
上述した問題に鑑み、本発明は歩留まりの低下を抑制しつつ、且つ製造コストの増加を抑え、加えて、電気特性が高く、オフ電流の低減を図ることができる薄膜トランジスタを具備する液晶表示装置を提案することを課題とする。
本発明の液晶表示装置は、基板上に設けられたゲート電極と、基板、ゲート電極を覆うように設けられたゲート絶縁膜と、前記ゲート絶縁膜を介した前記ゲート電極上に、微結晶半導体膜と、上部に窪みが存在するバッファ層とが順に積層して設けられた第１の島状半導体膜及び第２の島状半導体膜と、バッファ層上に設けられた導電性半導体膜と、導電性半導体膜上に接して設けられた導電膜と、を有し、導電性半導体膜はバッファ層上の窪みには設けられておらず、導電性半導体膜が、第１の島状半導体膜及び第２の島状半導体膜の間に、ゲート絶縁膜に接して設けられている薄膜トランジスタを有することを特徴とする。
なお、液晶表示装置は液晶素子を含む。また、液晶表示装置は、液晶素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明は、該液晶表示装置を作製する過程における、液晶素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電圧を液晶素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、液晶素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
なお、本明細書中における液晶表示装置とは、画像表示デバイス、液晶表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または液晶素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て液晶表示装置に含むものとする。
本発明により、歩留まりの低下を抑制しつつ、且つ製造コストの増加を抑え、加えて電気特性が高く、オフ電流の低減を図ることができる薄膜トランジスタを具備する液晶表示装置を提供することができる。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、液晶表示装置に用いられるマルチチャネル型の薄膜トランジスタ（以下、マルチチャネルＴＦＴという）の作製工程について、以下図面を用いて説明していく。図１乃至図４は、マルチチャネルＴＦＴの作製工程を示す断面図であり、図５乃至図９は、一画素におけるマルチチャネルＴＦＴ及び画素電極の接続領域の上面図である。なお、本明細書でいうマルチチャネル型とは、トランジスタのソース領域とドレイン領域との間に複数のチャネル領域が直列に電気的に接続されている構造のことをいい、マルチチャネル型のトランジスタをマルチチャネル型薄膜トランジスタともいう。
微結晶半導体膜を有するマルチチャネルＴＦＴは、ｐチャネル型よりもｎチャネル型の方が、移動度が高いので駆動回路に用いるのにより適している。同一の基板上に形成するマルチチャネルＴＦＴを全て同じ極性にそろえておくことが、工程数を抑えるためにも望ましい。ここでは、ｎチャネル型のマルチチャネルＴＦＴを用いて説明する。
図１（Ａ）に示すように、基板１００上にゲート電極を形成する。基板１００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を適用しても良い。基板１００がマザーガラスの場合、基板の大きさは、第１世代（３２０ｍｍ×４００ｍｍ）、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１０００ｍｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍｍ）、第６世代１５００ｍｍ×１８００ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等を用いることができる。
ゲート電極１０１は、チタン、モリブデン、クロム、タンタル、タングステン、アルミニウムなどの金属材料またはその合金材料を用いて形成する。ゲート電極１０１は、スパッタリング法や真空蒸着法で基板１００上に導電膜を形成し、当該導電膜上にフォトリソグラフィ技術またはインクジェット法によりマスクを形成し、当該マスクを用いて導電膜をエッチングすることで、形成することができる。なお、ゲート電極１０１の密着性を向上するバリアメタルとして、上記金属材料の窒化物膜を、基板１００と、ゲート電極１０１との間に設けてもよい。一例としては、アルミニウムとモリブデンの積層構造、銅とモリブデンの積層構造、もしくは銅と窒化チタンまたは窒化タンタルの積層により構成して設ける。本実施の形態においては、第１のフォトマスクを用いて形成したレジストマスクを用いて基板１００上に形成された導電膜をエッチングしてゲート電極１０１を形成する。
なお、ゲート電極１０１上には半導体膜や配線を形成するので、段切れ防止のため端部がテーパー状になるように加工することが望ましい。また、図示しないがこの工程でゲート電極に接続する配線も同時に形成することができる。
次に、ゲート電極１０１上に、ゲート絶縁膜１０２、微結晶半導体膜１０３、バッファ層１０４を順に形成する。次に、バッファ層１０４上にレジスト１５１を塗布する。なお、ゲート絶縁膜１０２、微結晶半導体膜１０３、及びバッファ層１０４を連続的に形成することが好ましい。ゲート絶縁膜１０２、微結晶半導体膜１０３、及びバッファ層１０４を大気に触れさせることなく連続成膜することで、大気成分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することができるので、トランジスタ特性のばらつきを低減することができる。
ゲート絶縁膜１０２は、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。なお、ゲート絶縁膜１０２として、ゲート絶縁膜を単層とせず、酸化珪素膜または酸化窒化珪素膜と、窒化珪素膜または窒化酸化珪素膜との順に２層を積層して形成することができる。なお、ゲート絶縁膜を２層とせず、基板側から窒化珪素膜または窒化酸化珪素膜と、酸化珪素膜または酸化窒化珪素膜と、窒化珪素膜または窒化酸化珪素膜との順に３層積層して形成することができる。
ここでは、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、珪素が２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪素膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、珪素が２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化珪素または窒化酸化珪素を構成する原子の合計を１００原子％としたとき、窒素、酸素、珪素及び水素の含有比率が上記の範囲内に含まれるものとする。
微結晶半導体膜１０３は、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜である。この半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、粒径が０．５〜２０ｎｍの柱状または針状結晶が基板表面に対して法線方向に成長している。また、微結晶半導体と非単結晶半導体とが混在している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２１ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２１ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。このような微結晶半導体膜に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
この微結晶半導体膜は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、または周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができる。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６などの水素化珪素を水素で希釈して形成することができる。また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することができる。これらのときの水素化珪素に対して水素の流量比を５０倍以上１０００倍以下、好ましくは５０倍以上２００倍以下、更に好ましくは１００倍とする。なお、水素化珪素の代わりに、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いることができる。
また、微結晶半導体膜は、価電子制御を目的とした不純物元素を意図的に添加しないときに弱いｎ型の電気伝導性を示すので、マルチチャネルＴＦＴのチャネル形成領域として機能する微結晶半導体膜に対しては、ｐ型を付与する不純物元素を、成膜と同時に、或いは成膜後に添加することで、しきい値制御をすることが可能となる。ｐ型を付与する不純物元素としては、代表的には硼素であり、Ｂ２Ｈ６、ＢＦ３などの不純物気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化珪素に混入させると良い。そしてボロンの濃度を、例えば１×１０１４〜６×１０１６ａｔｏｍｓ／ｃｍ３とすると良い。
また、微結晶半導体膜の酸素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、窒素及び炭素の濃度それぞれを３×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸素、窒素、及び炭素が微結晶半導体膜に混入する濃度を低減することで、微結晶半導体膜がｎ型になることを防止することができる。
微結晶半導体膜１０３は、２００ｎｍ以下、好ましくは１ｎｍ以上１００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下で形成する。微結晶半導体膜１０３は後に形成されるマルチチャネルＴＦＴのチャネル形成領域として機能する。微結晶半導体膜１０３の厚さを５ｎｍ以上５０ｎｍ以下とすることで、後に形成されるマルチチャネルＴＦＴは、完全空乏型となる。また、微結晶半導体膜１０３は成膜速度が非晶質半導体膜の成膜速度の１／１０〜１／１００と遅いため、膜厚を薄くすることでスループットを向上させることができる。微結晶半導体膜は微結晶で構成されているため、非晶質半導体膜と比較して抵抗が低い。このため、微結晶半導体膜をチャネル形成領域に用いたマルチチャネルＴＦＴは、電流電圧特性を示す曲線の立ち上がり部分の傾きが急峻となり、スイッチング素子としての応答性が優れ、高速動作をすることができる。また、マルチチャネルＴＦＴのチャネル形成領域に微結晶半導体膜を用いることで、マルチチャネルＴＦＴの閾値の変動を抑制することができる。このため、電気特性のばらつきの少ない液晶表示装置を作製することができる。
また、微結晶半導体膜は非晶質半導体膜と比較して移動度が高い。このため、液晶素子のスイッチング素子として、チャネル形成領域が微結晶半導体膜で形成されるマルチチャネルＴＦＴを用いることで、チャネル形成領域の面積、即ちマルチチャネルＴＦＴの面積を縮小することができる。このため、一画素あたりに示すマルチチャネルＴＦＴが占める面積が小さくなり、画素の開口率を高めることができる。
なお、微結晶半導体膜の電気的特性の向上を目的として、ゲート絶縁膜上の微結晶半導体膜の上面にレーザビームを照射してもよい。レーザビームは、微結晶半導体膜が溶融しないエネルギー密度で照射する。すなわち、微結晶半導体膜へのレーザ処理は、輻射加熱により微結晶半導体膜を溶融させないで行う固相結晶成長によるものである。すなわち、堆積された微結晶半導体膜が液相にならない臨界領域を利用するものであり、その意味において「臨界成長」ともいうことができる。
レーザビームは微結晶半導体膜とゲート絶縁膜の界面にまで作用させることができる。それにより、微結晶半導体膜上面の結晶を種として、該上面からゲート絶縁膜との界面に向けて固相結晶成長が進み略柱状の結晶が成長する。レーザ処理による固相結晶成長は、結晶粒径を拡大させるものではなく、むしろ膜の厚さ方向における結晶性を改善するものである。レーザ処理は矩形長尺状にレーザビームを集光（線状レーザビーム）することで、例えば７３０ｍｍ×９２０ｍｍのガラス基板上の微結晶半導体膜を１回のレーザビームスキャンで処理することができる。この場合、線状レーザビームを重ね合わせる割合（オーバーラップ率）を０〜９０％（好ましくは０〜６７％）として行う。これにより、基板１枚当たりの処理時間が短縮され、生産性を向上させることができる。レーザビームの形状は線状に限定されるものでなく面状としても同様に処理することができる。また、本レーザ処理は前記ガラス基板のサイズに限定されず、さまざまなものに適用することができる。レーザ処理により、ゲート絶縁膜と微結晶半導体膜の界面領域の結晶性が改善され、ボトムゲート構造を有するトランジスタの電気的特性を向上させる作用を奏する。このような臨界成長においては、従来の低温多結晶シリコンで見られた表面の凹凸（リッジと呼ばれる凸状体）が形成されず、レーザ処理後の半導体膜表面は平滑性が保たれていることも特徴である。本形態におけるように、成膜後の微結晶半導体膜に直接的にレーザビームを作用させて得られる微結晶性の半導体膜は、堆積されたままの微結晶半導体膜、伝導加熱により改質された微結晶半導体膜（非特許文献１におけるもの）とは、その成長メカニズム及び膜質が明らかに異なるものである。
バッファ層１０４は、ＳｉＨ４、Ｓｉ２Ｈ６などの水素化珪素を用いて、プラズマＣＶＤ法により形成することができる。また、上記水素化珪素に、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して非晶質半導体膜を形成することができる。水素化珪素の流量の１倍以上２０倍以下、好ましくは１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を用いて、水素を含む非晶質半導体膜を形成することができる。また、上記水素化珪素と窒素またはアンモニアとを用いることで、窒素を含む非晶質半導体膜を形成することができる。また、上記水素化珪素と、フッ素、塩素、臭素、またはヨウ素を含む気体（Ｆ２、Ｃｌ２、Ｂｒ２、Ｉ２、ＨＦ、ＨＣｌ、ＨＢｒ、ＨＩ等）を用いることで、フッ素、塩素、臭素、またはヨウ素を含む非晶質半導体膜を形成することができる。なお、水素化珪素の代わりに、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いることができる。
また、バッファ層１０４は、ターゲットに非晶質半導体を用いて水素、または希ガスでスパッタリングして非晶質半導体膜を形成することができる。このとき、アンモニア、窒素、またはＮ２Ｏを雰囲気中に含ませることにより、窒素を含む非晶質半導体膜を形成することができる。また、雰囲気中にフッ素、塩素、臭素、またはヨウ素を含む気体（Ｆ２、Ｃｌ２、Ｂｒ２、Ｉ２、ＨＦ、ＨＣｌ、ＨＢｒ、ＨＩ等）を含ませることにより、フッ素、塩素、臭素、またはヨウ素を含む非晶質半導体膜を形成することができる。
また、バッファ層１０４として、微結晶半導体膜１０３の表面にプラズマＣＶＤ法またはスパッタリング法により非晶質半導体膜を形成した後、非晶質半導体膜の表面を水素プラズマ、窒素プラズマ、またはハロゲンプラズマで処理して、非晶質半導体膜の表面を水素化、窒素化、またはハロゲン化してもよい。または、非晶質半導体膜の表面を、ヘリウムプラズマ、ネオンプラズマ、アルゴンプラズマ、クリプトンプラズマ等で処理してもよい。
バッファ層１０４は、微結晶粒を含まない非晶質半導体膜で形成することが好ましい。このため、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、またはマイクロ波プラズマＣＶＤ法で形成する場合は、微結晶粒を含まない非晶質半導体膜となるように、成膜条件を制御することが好ましい。
バッファ層１０４は、後のソース領域及びドレイン領域の形成プロセスにおいて、一部エッチングされる場合があるが、そのときに、バッファ層１０４の一部が残存する厚さで形成することが好ましい。代表的には、１５０ｎｍ以上４００ｎｍ以下の厚さで形成することが好ましい。マルチチャネルＴＦＴを用いた印加電圧の高い（例えば１５Ｖ程度）液晶表示装置において、バッファ層１０４の膜厚を上記範囲に示すように厚く形成すると、絶縁耐圧が高くなり、マルチチャネルＴＦＴに高い電圧が印加されても、マルチチャネルＴＦＴが劣化することを回避することができる。
微結晶半導体膜１０３の表面に、非晶質半導体膜、更には水素、窒素、またはハロゲンを含む非晶質半導体膜を形成することで、微結晶半導体膜１０３に含まれる微結晶粒の表面の自然酸化を防止することができる。特に、非晶質半導体膜と微結晶半導体膜１０３の微結晶粒が接する領域では、局部応力により亀裂が入りやすい。この亀裂が酸素に触れると微結晶粒は酸化され、酸化珪素が形成される。しかしながら、微結晶半導体膜１０３の表面にバッファ層を形成することで、微結晶粒の酸化を防ぐことができる。また、バッファ層を形成することで、後にソース領域及びドレイン領域を形成する際に発生するエッチング残渣が微結晶半導体膜に混入することを防ぐことができる。
また、バッファ層１０４は、非晶質半導体膜、または、水素、窒素、若しくはハロゲンを含む非晶質半導体膜である。非晶質半導体膜のエネルギーギャップが微結晶半導体膜に比べて大きく（非晶質半導体膜のエネルギーギャップは１．１〜１．５ｅＶ、微結晶半導体膜のエネルギーギャップは１．６〜１．８ｅＶ）、また抵抗が高く、移動度が低く、微結晶半導体膜の１／５〜１／１０である。このため、後に形成されるマルチチャネルＴＦＴのソース領域及びドレイン領域と、微結晶半導体膜との間に形成されるバッファ層は高抵抗領域として機能し、微結晶半導体膜がチャネル形成領域として機能する。このため、マルチチャネルＴＦＴのオフ電流を低減することができる。当該マルチチャネルＴＦＴを液晶表示装置のスイッチング素子として用いた場合、液晶表示装置のコントラストを向上させることができる。
なお、微結晶半導体膜を形成した後、プラズマＣＶＤ法により水素化アモルファスシリコン膜を３００℃〜４００℃の温度にてバッファ層として成膜してもよい。この成膜処理により水素が微結晶半導体膜に供給され、微結晶半導体膜の水素化をしたのと同等の効果が得られる。すなわち、微結晶半導体膜上に水素化アモルファスシリコン層を堆積することにより、微結晶半導体膜に水素を拡散させてダングリングボンドの終端をすることができる。
ここで、ゲート絶縁膜１０２からバッファ層１０４を連続成膜することが可能なプラズマＣＶＤ装置について、図１０を用いて示す。図１０はプラズマＣＶＤ装置の上断面を示す模式図であり、共通室１０２０の周りに、ロード室１０１０、アンロード室１０１５、反応室（１）１０１１、反応室（２）１０１２、反応室（３）１０１３を備えた構成となっている。共通室１０２０と各室の間にはゲートバルブ１０２２、ゲートバルブ１０２３、ゲートバルブ１０２４、ゲートバルブ１０２５、ゲートバルブ１０２６が備えられ、各室で行われる処理が、相互に干渉しないように構成されている。基板はロード室１０１０、アンロード室１０１５のカセット１０２８、カセット１０２９に装填され、共通室１０２０の搬送手段１０２１により反応室（１）１０１１〜反応室（３）〜１０１３へ運ばれる。この装置では、堆積膜種ごとに反応室をあてがうことが可能であり、複数の異なる被膜を大気に触れさせることなく連続して形成することができる。一例としては、反応室（１）１０１１でゲート絶縁膜１０２、反応室（２）１０１２で微結晶半導体膜１０３およびバッファ層１０４を積層形成し、反応室（３）１０１３は、予備室として備えられる構成がありえる。
このように、複数のチャンバが接続されたマイクロ波プラズマＣＶＤ装置で、同時にゲート絶縁膜１０２、微結晶半導体膜１０３、及びバッファ層１０４を成膜することができるため、量産性を高めることができる。また、ある反応室がメンテナンスやクリーニングを行っていても、残りの反応室において成膜処理が可能となり、成膜のタクトを向上させることができる。また、大気成分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することができるので、トランジスタ特性のばらつきを低減することができる。
なお、図１０に示すプラズマＣＶＤ装置には、ロード室及びアンロード室が別々に設けられているが、一つとしロード／アンロード室とでもよい。また、プラズマＣＶＤ装置に複数の予備室を設けてもよい。予備室で基板を予備加熱することで、各反応室において成膜までの加熱時間を短縮することが可能であるため、スループットを向上させることができる。
図１（Ａ）の説明に戻る。図１（Ａ）におけるレジストは、ポジ型レジストまたはネガ型レジストを用いることができる。本実施の形態では、ポジ型レジストを用いて示す。そして第２のフォトマスクを用いてレジストマスク１５１を形成する。そして図１（Ｂ）に示すように、バッファ層上に形成されたレジストマスクにより、微結晶半導体膜１０３及びバッファ層１０４をエッチングして、ゲート電極１０１上に、島状半導体膜１０５ａ（第１の島状半導体膜ともいう）及び島状半導体膜１０５ｂ（第２の島状半導体膜ともいう）を形成する。なお、図１（Ｂ）は図５（Ａ）のＡ−Ｂにおける断面図に相当する（但しゲート絶縁膜１０２を除く）。
なお、島状半導体膜１０５ａ及び島状半導体膜１０５ｂの端部側面を傾斜させることにより、島状半導体膜１０５ａ及び島状半導体膜１０５ｂ上に形成されるソース領域及びドレイン領域と、島状半導体膜１０５ａ及び島状半導体膜１０５ｂの底部にある微結晶半導体膜との間にリーク電流が生じること防止することが可能である。島状半導体膜１０５ａ及び島状半導体膜１０５ｂの端部側面の傾斜角度は、９０°〜３０°、好ましくは８０°〜４５°である。このような角度とすることで、段差形状によるソース電極またはドレイン電極の段切れを防ぐことができる。
次に、島状半導体膜１０５ａ及び島状半導体膜１０５ｂを覆うように導電性半導体膜１０６を形成する。このとき、導電性半導体膜１０６が、図２（Ａ）に示すように島状半導体膜１０５ａと島状半導体膜１０５ｂとの間に、ゲート絶縁膜に接して設けられていることが重要である。島状半導体膜１０５ａと島状半導体膜１０５ｂとの間に存在するゲート絶縁膜１０２に接して設けられる導電性半導体膜１０６は、後に形成されるマルチチャネルＴＦＴにおける電流のパスとして機能するものである。
導電性半導体膜１０６は、ｎチャネル型のマルチチャネルＴＦＴを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化珪素にＰＨ３などの不純物気体を加えれば良い。また、ｐチャネル型のマルチチャネルＴＦＴを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化珪素にＢ２Ｈ６などの不純物気体を加えれば良い。導電性半導体膜１０６は、微結晶半導体、または非晶質半導体で形成することができる。さらには導電性半導体膜１０６を、一導電型を付与する不純物が添加された非晶質半導体膜と、一導電型を付与する不純物が添加された微結晶半導体膜との積層で形成してもよい。バッファ層１０４側に一導電型を付与する不純物が添加された非晶質半導体膜を形成し、その上に一導電型を付与する不純物が添加された微結晶半導体膜を形成することで、抵抗が段階的になるため、キャリアが流れやすくなり、移動度を高めることができる。導電性半導体膜１０６は２ｎｍ以上５０ｎｍ以下の厚さで形成する。導電性半導体膜の膜厚を、薄くすることでスループットを向上させることができる。
なお、バッファ層１０４には、リンやボロン等の一導電型を付与する不純物が添加されていないことが好ましい。特に、閾値を制御するために微結晶半導体膜１０３に含まれるボロン、または導電性半導体膜１０６に含まれるリンがバッファ層１０４に混入されないことが好ましい。この結果、不純物によるリーク電流の発生領域をなくすことで、リーク電流の低減を図ることができる。また、導電性半導体膜１０６と微結晶半導体膜１０３との間に、リンやボロン等の一導電型を付与する不純物が添加されない非晶質半導体膜１０４を形成することで、微結晶半導体膜１０３と、後に形成されるソース領域及びドレイン領域それぞれに含まれる不純物が拡散するのを妨ぐことができる。
次に、導電性半導体膜１０６上に、導電膜１０７を形成する。導電膜１０７は、アルミニウム、若しくは銅、シリコン、チタン、ネオジム、スカンジウム、モリブデンなどの耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層または積層で形成することが好ましい。また、導電性半導体膜と接する側の膜を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。ここでは、導電膜１０７としては、導電膜が３層積層した構造の導電膜が挙げられ、アルミニウム膜をモリブデン膜で挟持する積層導電膜や、アルミニウム膜をチタン膜で挟持する積層導電膜がその一例である。導電膜は、スパッタリング法や真空蒸着法で形成する。
次に図２（Ｂ）に示すように、導電膜１０７上にレジストを塗布し、第３のフォトマスクを用いて、レジストマスク１５２を形成する。第３のフォトマスクとしては多階調マスクを用いてもよく、多階調マスクとしては、グレートーンマスク、またはハーフトーンマスクが挙げられる。多階調マスクを用いて露光した後、現像することにより、膜厚の異なる領域を有するレジストマスクを形成することができる。
次に、レジストマスク１５２により、導電性半導体膜１０６、及び導電膜１０７をエッチングし分離する。この結果、図３（Ａ）に示すような、マルチチャネル型のトランジスタ構造におけるソース領域またはドレイン領域となる領域１０８ａ、領域１０８ｂ、及び領域１０８ｃを形成することができる。なお、当該エッチング工程において、島状半導体膜１０５ａ及び島状半導体膜１０５ｂのバッファ層１０４の一部もエッチングする。この後、レジスト１５２を除去する。なお、図３（Ａ）は、図５（Ｂ）のＡ−Ｂの断面図に相当する（但しゲート絶縁膜１０２を除く）。
以上の工程により、マルチチャネルＴＦＴ１０９を形成することができる。また、３枚のフォトマスクを用いて薄膜トランジスタを形成することができる。なお本明細書でいうマルチチャネル型薄膜トランジスタとは、一対のソース領域及びドレイン領域に対し、複数のチャネルを有する構成の薄膜トランジスタのことをいう。図３（Ａ）に示す、マルチチャネルＴＦＴ１０９でいうと、領域１０８ａをソース領域とすると、キャリア（電子）は、第１の島状半導体膜１０５ａのチャネル領域、領域１０８ｂ、及び第２の島状半導体膜１０５ｂのチャネル領域を通って、ドレイン領域となる領域１０８ｃに流れるものとなる。
本実施の形態で示す逆スタガ型のマルチチャネル型薄膜トランジスタは、ゲート電極上にゲート絶縁膜、微結晶半導体膜、バッファ層、ソース領域及びドレイン領域、ソース電極及びドレイン電極が積層され、チャネル形成領域として機能する微結晶半導体膜の表面をバッファ層が覆う。また、バッファ層の一部には窪み（溝）が形成されており、当該窪み以外の領域がソース領域及びドレイン領域で覆われる。即ち、バッファ層に形成される窪みにより、ソース領域及びドレイン領域の距離が離れているため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。また、バッファ層の一部をエッチングすることにより窪みを形成するため、ソース領域及びドレイン領域の形成工程において発生するエッチング残渣を除去することができるため、残渣を介してソース領域及びドレイン領域にリーク電流（寄生チャネル）が発生することを回避することができる。
また、チャネル形成領域として機能する微結晶半導体膜とソース領域及びドレイン領域との間に、バッファ層が形成されている。また、微結晶半導体膜の表面がバッファ層で覆われている。微結晶半導体膜に比べて高抵抗となるように形成されたバッファ層は、微結晶半導体膜と、ソース領域及びドレイン領域との間にまで延在しているため、薄膜トランジスタにリーク電流が発生することを低減することができると共に、高い電圧の印加による劣化を低減することができる。また、微結晶半導体膜上に水素で表面（上面）が終端された非晶質半導体膜がバッファ層として形成されているため、微結晶半導体膜の酸化を防止することが可能であると共に、ソース領域及びドレイン領域の形成工程に発生するエッチング残渣が微結晶半導体膜に混入することを防ぐことができる。このため、電気特性が高く、且つ耐圧に優れた薄膜トランジスタを形成することができる。
次に、図３（Ｂ）に示すように、マルチチャネルＴＦＴ１０９上に絶縁膜１１０を形成する。絶縁膜１１０は、ゲート絶縁膜１０２と同様に形成することができる。なお、絶縁膜１１０は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。また、絶縁膜１１０に窒化珪素膜を用いることで、バッファ層１０４中の酸素濃度を５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とすることができる。
次に、図４（Ａ）に示すように絶縁膜１１０にコンタクトホール１１１を形成する。そして、図４（Ｂ）に示すように、コンタクトホール１１１において領域１０８ｃに接する画素電極１１２を形成する。なお、図４（Ｂ）は、図５（Ｃ）のＡ−Ｂの断面図に相当する。
画素電極１１２は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、画素電極１１２として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける光の透過率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
以上により液晶表示装置に用いることが可能な素子基板を形成することができる。
次に本発明の図１乃至図５で説明したマルチチャネルＴＦＴの上面図及び断面図を対応させた図面を用いて、本発明のマルチチャネルＴＦＴの特徴について詳述する。
図６（Ａ）に示す上面図は、図５（Ｃ）で示した上面図に相当するものである。また、図６（Ａ）に示す上面図のＡ−Ｂの断面図である図６（Ｂ）が、図４（Ｂ）に示した断面図に相当するものである。図６（Ａ）に示す上面図には、走査線６０１、信号線６０２、第１の島状半導体膜６０３、第１の島状電極６０４、第２の島状半導体膜６０５、第２の島状電極６０６、及び画素電極６０７の配置について示している。
また、図６（Ｂ）の各配線及び電極には、上述したマルチチャネルＴＦＴを構成する導電膜及び絶縁膜等が積層して設けられている。図１乃至図５で説明したように、走査線６０１より延伸して設けられたゲート電極６５１上には、ゲート絶縁膜６５２、微結晶半導体膜６５３、バッファ層６５４、導電性半導体膜６５６、導電膜６５７、絶縁膜６６０、及び画素電極６６２が積層して設けられている。なおゲート電極は、微結晶半導体膜６５３におけるチャネル領域に重畳して設けられるものであればよく、ゲート電極を複数に枝分かれして、配置するものであってもよい。
図６（Ａ）に示すマルチチャネルＴＦＴがｎチャネル型トランジスタであるとき、キャリアは、信号線６０２と画素電極６０７との間で、第１の島状半導体膜６０３、第１の島状電極６０４、第２の島状半導体膜６０５、第２の島状電極６０６を介して流れる。すなわち、図６（Ａ）で示した第１の島状半導体膜６０３のチャネル領域及び第２の島状半導体膜６０５のチャネル領域の２カ所をキャリアが移動することとなる。そのため、画素電極６０７から信号線６０２へのリーク電流の発生を大幅に抑制することができる。また、マルチチャネルＴＦＴがオンする際の信号線６０２と画素電極６０７との間で流れる電流は、第１の島状半導体膜６０３及び第２の島状半導体膜６０５における微結晶半導体膜６５３を介して流れるため、１〜２０ｃｍ２／Ｖ・ｓｅｃの電界効果移動度を得ることができる。
また、本実施の形態で述べたマルチチャネルＴＦＴは、逆スタガ型の薄膜トランジスタである。逆スタガ型の薄膜トランジスタは、作製工程数が少なく、コスト削減が可能である。加えて、微結晶半導体膜でチャネル領域を構成することにより１〜２０ｃｍ２／Ｖ・ｓｅｃの電界効果移動度を得ることができる。従って、この薄膜トランジスタを画素部の画素のスイッチング用素子として、さらに走査線（ゲート線）側の駆動回路を形成する素子として利用することができる。
本実施の形態により、電気特性の信頼性の高い薄膜トランジスタを作製することができる。
（実施の形態２）
本実施の形態では、上記実施の形態１で説明したマルチチャネルＴＦＴの上面図及び断面図を対応させた図面について、図６（Ａ）及び図６（Ｂ）に示した構成とは別の上面図について示し、詳述する。
図７（Ａ）に示す上面図は、走査線７０１、信号線７０２、第１の島状半導体膜７０３、第１の島状電極７０４、第２の島状半導体膜７０５、第２の島状電極７０６、及び画素電極７０７の配置について示している。
また、図７（Ａ）の各配線及び電極には、図６（Ｂ）と同様に、マルチチャネルＴＦＴを構成する導電膜及び絶縁膜等が積層して設けられている。上記実施の形態１の図１乃至図５で説明したように、走査線７０１より延伸して設けられたゲート電極７５１上には、ゲート絶縁膜７５２、微結晶半導体膜７５３、バッファ層７５４、導電性半導体膜７５６、導電膜７５７、絶縁膜７６０、及び画素電極７６２が積層して設けられている。
図７（Ａ）が図６（Ａ）と異なる点は、第１の島状電極７０４の上面から見た形状が、信号線７０２から延伸した導電膜及び画素電極に接続された導電膜である第２の島状電極７０６に囲まれるような形状を有している点にある。具体的には、信号線７０２から延伸した導電膜及び画素電極に接続された導電膜である第２の島状電極７０６の上面から見た形状を、Ｃ字状（またはＵ字状）とするものである。このとき第１の島状電極７０４の上面から見た形状は、導電膜及び画素電極に接続された導電膜である第２の島状電極７０６の形状をＣ字状にして、これらに囲まれる構成とするため、丸状、楕円状、または矩形状とすることが好ましい。なお、図９（Ａ）に示すように、第１の島状電極７０４と、信号線７０２から延伸した導電膜及び画素電極に接続された導電膜である第２の島状電極７０６との距離を概略等しくなるように配置することにより、チャネル領域を流れるキャリアの移動距離のばらつきを低減することができる。信号線７０２から延伸した導電膜及び第２の島状電極７０６の形状をＣ字状にすることにより、キャリアが移動するマルチチャネルＴＦＴのチャネル領域の面積を増加させることが可能であるため、電流量を増やすことが可能であり、マルチチャネルＴＦＴの面積を縮小することができる。
なお図７（Ａ）に示すマルチチャネルＴＦＴがｎチャネル型トランジスタであるとき、キャリアである電子は、図６（Ａ）と同様に、信号線７０２と画素電極７０７との間で、第１の島状半導体膜７０３、第１の島状電極７０４、第２の島状半導体膜７０５、第２の島状電極７０６を介して流れる。すなわち、図６（Ｂ）と同様に、図７（Ｂ）で示した第１の島状半導体膜７０３のチャネル領域及び第２の島状半導体膜７０５のチャネル領域の２カ所をキャリアが移動することとなる。そのため、画素電極７０７から信号線７０２へのリーク電流の発生を大幅に抑制することができる。また、マルチチャネルＴＦＴがオンする際の信号線７０２と画素電極７０７との間で流れる電流は、第１の島状半導体膜７０３及び第２の島状半導体膜７０５における微結晶半導体膜７５３を介して流れるため、１〜２０ｃｍ２／Ｖ・ｓｅｃの電界効果移動度を得ることができる。
また、本実施の形態で述べたマルチチャネルＴＦＴは、逆スタガ型の薄膜トランジスタである。逆スタガ型の薄膜トランジスタは、作製工程数が少なく、コスト削減が可能である。加えて、微結晶半導体膜でチャネル形成領域を構成することにより１〜２０ｃｍ２／Ｖ・ｓｅｃの電界効果移動度を得ることができる。従って、この薄膜トランジスタを画素部の画素のスイッチング用素子として、さらに走査線（ゲート線）側の駆動回路を形成する素子として利用することができる。
本実施の形態により、電気特性の信頼性の高い薄膜トランジスタを作製することができる。
（実施の形態３）
本実施の形態では、上記実施の形態１及び実施の形態２で説明したマルチチャネルＴＦＴの上面図及び断面図を対応させた図面について、図６（Ａ）及び図６（Ｂ）並びに図７（Ａ）及び図７（Ｂ）に示した構成とは別の上面図について示し、詳述する。
図８（Ａ）に示す上面図は、走査線８０１、信号線８０２、第１の島状半導体膜８０３、第１の島状電極８０４、第２の島状半導体膜８０５、第２の島状電極８０６、及び画素電極８０７の配置について示している。
また、図８（Ａ）の各配線及び電極には、図６（Ｂ）と同様に、マルチチャネルＴＦＴを構成する導電膜及び絶縁膜等が積層して設けられている。上記実施の形態１の図１乃至図５で説明したように、走査線８０１より延伸して設けられたゲート電極８５１上には、ゲート絶縁膜８５２、微結晶半導体膜８５３、バッファ層８５４、導電性半導体膜８５６、導電膜８５７、絶縁膜８６０、及び画素電極８６２が積層して設けられている。
図８（Ａ）が図６（Ａ）と異なる点は、第１の島状電極８０４の上面から見た形状が、信号線８０２から延伸した導電膜及び画素電極に接続された導電膜である第２の島状電極８０６の一部を囲むような形状を有している点にある。具体的には、第１の島状電極８０４の上面から見た形状を、Ｘ字状とするものである。２つのＣ字状（またはＵ字状）の導電膜が、図８（Ａ）に示すように、概略Ｘ字状になるように隣接して設けてあればよい。このとき信号線８０２から延伸した導電膜及び画素電極に接続された導電膜である第２の島状電極８０６の上面から見た形状は、第１の島状電極８０４によって囲まれる構成とするため、Ｘ字状の第１の島状電極に囲まれる導電膜の一部が楕円状、または矩形状の突起部として設けられてことが好ましい。なお、図９（Ｂ）に示すように、第１の島状電極８０４と、信号線８０２から延伸した導電膜及び画素電極に接続された導電膜との距離を概略等しくなるように配置することにより、チャネル領域を流れるキャリアの移動距離のばらつきを低減することができる。第１の島状電極８０４の形状をＸ字状にすることにより、キャリアが移動するマルチチャネルＴＦＴのチャネル領域の面積を増加させることが可能であるため、電流量を増やすことが可能であり、マルチチャネルＴＦＴの面積を縮小することができる。
なお図８（Ａ）に示すマルチチャネルＴＦＴがｎチャネル型トランジスタであるとき、キャリアである電子は、図６（Ａ）と同様に、信号線８０２と画素電極８０７との間で、第１の島状半導体膜８０３、第１の島状電極８０４、第２の島状半導体膜８０５、第２の島状電極８０６を介して流れる。すなわち、図６（Ｂ）と同様に、図８（Ｂ）で示した第１の島状半導体膜８０３のチャネル領域及び第２の島状半導体膜８０５のチャネル領域の２カ所をキャリアが移動することとなる。そのため、画素電極８０７から信号線８０２へのリーク電流の発生を大幅に抑制することができる。また、マルチチャネルＴＦＴがオンする際の信号線８０２と画素電極８０７との間で流れる電流は、第１の島状半導体膜８０３及び第２の島状半導体膜８０５における微結晶半導体膜８５３を介して流れるため、１〜２０ｃｍ２／Ｖ・ｓｅｃの電界効果移動度を得ることができる。
また、本実施の形態で述べたマルチチャネルＴＦＴは、逆スタガ型の薄膜トランジスタである。逆スタガ型の薄膜トランジスタは、作製工程数が少なく、コスト削減が可能である。加えて、微結晶半導体膜でチャネル形成領域を構成することにより１〜２０ｃｍ２／Ｖ・ｓｅｃの電界効果移動度を得ることができる。従って、この薄膜トランジスタを画素部の画素のスイッチング用素子として、さらに走査線（ゲート線）側の駆動回路を形成する素子として利用することができる。
本実施の形態により、電気特性の信頼性の高い薄膜トランジスタを作製することができる。
（実施の形態４）
本実施の形態では、実施の形態１で示すマルチチャネルＴＦＴを有する液晶表示装置について、以下に示す。
はじめにＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について示す。ＶＡ型の液晶表示装置とは、液晶パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計が考慮された液晶表示装置について説明する。
図１２及び図１３は、それぞれ画素電極及び対向電極を示している。なお、図１２は画素電極が形成される基板側の平面図であり、図中に示す切断線Ａ−Ｂに対応する断面構造を図１１に表している。また、図１３は対向電極が形成される基板側の平面図である。また図１４は、液晶表示装置を構成する画素の回路図である。以下の説明ではこれらの図を参照して説明する。
図１１は、マルチチャネルＴＦＴ１１２８とそれに接続する画素電極１１２４、及び保持容量部１１３０が形成された基板１１００と、対向電極１１４０等が形成される対向基板１１０１とが重ね合わせられ、液晶が注入された状態を示している。
対向基板１１０１においてスペーサ１１４２が形成される位置には、遮光膜１１３２、第１の着色膜１１３４、第２の着色膜１１３６、第３着色膜１１３８（なお、着色膜はカラーフィルターともいう）、対向電極１１４０が形成されている。この構造により、液晶の配向を制御するための突起１１４４とスペーサ１１４２の高さを異ならせている。画素電極１１２４上には配向膜１１４８が形成され、同様に対向電極１１４０上にも配向膜１１４６が形成されている。この間に液晶層１１５０が形成されている。
スペーサ１１４２はここでは柱状スペーサを用いて示したがビーズスペーサを散布してもよい。さらには、スペーサ１１４２を基板１１００上に形成される画素電極１１２４上に形成してもよい。
基板１１００上には、マルチチャネルＴＦＴ１１２８とそれに接続する画素電極１１２４、及び保持容量部１１３０が形成される。画素電極１１２４は、マルチチャネルＴＦＴ１１２８、配線１１１８、及び保持容量部１１３０を覆う絶縁膜１１２０、絶縁膜を覆う絶縁膜１１２２をそれぞれ貫通するコンタクトホール１１２３で、配線１１１８と接続する。マルチチャネルＴＦＴ１１２８は実施の形態１乃至３で示すマルチチャネルＴＦＴを適宜用いることができる。また、保持容量部１１３０は、マルチチャネルＴＦＴ１１２８のゲート配線１１０２と同様に形成した第１の容量配線１１０４と、ゲート絶縁膜１１０６と、配線１１１６、配線１１１８と同様に形成した第２の容量配線１１１７で構成される。
画素電極１１２４と液晶層１１５０と対向電極１１４０が重なり合うことで、液晶素子が形成されている。
図１２に基板１１００上の構造を示す。画素電極１１２４は実施の形態１で示した材料を用いて形成する。画素電極１１２４にはスリット１１２５を設ける。スリット１１２５は液晶の配向を制御するためのものである。
図１２に示すマルチチャネルＴＦＴ１１２９とそれに接続する画素電極１１２６及び保持容量部１１３１は、それぞれマルチチャネルＴＦＴ１１２８、画素電極１１２４及び保持容量部１１３０と同様に形成することができる。マルチチャネルＴＦＴ１１２８とマルチチャネルＴＦＴ１１２９は共に配線１１１６と接続している。この液晶パネルの画素（ピクセル）は、画素電極１１２４と画素電極１１２６により構成されている。画素電極１１２４と画素電極１１２６はサブピクセルである。
図１３に対向基板側の構造を示す。遮光膜１１３２上に対向電極１１４０が形成されている。対向電極１１４０は、画素電極１１２４と同様の材料を用いて形成することが好ましい。対向電極１１４０上には液晶の配向を制御する突起１１４４が形成されている。また、遮光膜１１３２の位置に合わせてスペーサ１１４２が形成されている。
この画素構造の回路図を図１４に示す。マルチチャネルＴＦＴ１１２８とマルチチャネルＴＦＴ１１２９は、共にゲート配線１１０２、配線１１１６と接続している。この場合、容量配線１１０４と容量配線１１０５の電位を異ならせることで、液層素子１１５１と液晶素子１１５２の動作を異ならせることができる。すなわち、容量配線１１０４と容量配線１１０５の電位を個別に制御することにより液晶の配向を精密に制御して視野角を広げている。
スリット１１２５を設けた画素電極１１２４に電圧を印加すると、スリット１１２５の近傍には電界の歪み（斜め電界）が発生する。このスリット１１２５と、対向基板１１０１側の突起１１４４とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の配向を制御することで、液晶が配向する方向を場所によって異ならせている。すなわち、マルチドメイン化して液晶パネルの視野角を広げている。
次に、上記とは異なるＶＡ型の液晶表示装置について、図１５乃至図１８を用いて説明する。
図１５と図１６は、ＶＡ型液晶パネルの画素構造を示している。図１６は基板１１００の平面図であり、図１６中に示す切断線Ａ−Ｂに対応する断面構造を図１５に表している。以下の説明ではこの両図を参照して説明する。
図１５乃至図１８で説明する画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極にＴＦＴが接続されている。各マルチチャネルＴＦＴは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立して制御する構成を有している。
画素電極１１２４はコンタクトホール１１２３において、配線１１１８でマルチチャネルＴＦＴ１１２８と接続している。また、画素電極１１２６はコンタクトホール１１２７において、配線１１１９でマルチチャネルＴＦＴ１１２９と接続している。マルチチャネルＴＦＴ１１２８のゲート配線１１０２と、マルチチャネルＴＦＴ１１２９のゲート配線１１０３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能する配線１１１６は、マルチチャネルＴＦＴ１１２８とマルチチャネルＴＦＴ１１２９で共通に用いられている。マルチチャネルＴＦＴ１１２８とマルチチャネルＴＦＴ１１２９は実施の形態１乃至３で示すマルチチャネルＴＦＴを適宜用いることができる。
画素電極１１２４と画素電極１１２６の形状は異なっており、スリットによって分離されている。Ｖ字型に広がる画素電極１１２４の外側を囲むように画素電極１１２６が形成されている。画素電極１１２４と画素電極１１２６に印加する電圧のタイミングを、マルチチャネルＴＦＴ１１２８及びマルチチャネルＴＦＴ１１２９により異ならせることで、液晶の配向を制御している。この画素構造の回路図を図１８に示す。マルチチャネルＴＦＴ１１２８はゲート配線１１０２と接続し、マルチチャネルＴＦＴ１１２９はゲート配線１１０３と接続している。１１９０は容量配線である。ゲート配線１１０２とゲート配線１１０３は異なるゲート信号を与えることで、マルチチャネルＴＦＴ１１２８とマルチチャネルＴＦＴ１１２９の動作タイミングを異ならせることができる。
対向基板１１０１には、遮光膜１１３２、第２の着色膜１１３６、対向電極１１４０が形成されている。また、第２の着色膜１１３６と対向電極１１４０の間には平坦化膜１１３７が形成され、液晶の配向乱れを防いでいる。図１７に対向基板側の構造を示す。対向電極１１４０は異なる画素間で共通化されている電極であるが、スリット１１４１が形成されている。このスリット１１４１と、画素電極１１２４及び画素電極１１２６側のスリット１１２５とを交互に咬み合うように配置することで、斜め電界が効果的に発生させて液晶の配向を制御することができる。これにより、液晶が配向する方向を場所によって異ならせることができ、視野角を広げている。
画素電極１１２４と液晶層１１５０と対向電極１１４０が重なり合うことで、第１の液晶素子１１５１が形成されている。また、画素電極１１２６と液晶層１１５０と対向電極１１４０が重なり合うことで、第２の液晶素子１１５２が形成されている。また、一画素に第１の液晶素子と第２の液晶素子が設けられたマルチドメイン構造である。
次に、横電界方式の液晶表示装置について示す。横電界方式は、セル内の液晶分子に対して水平方向に電界を加えることで液晶を駆動して階調表現する方式である。この方式によれば、視野角を約１８０度にまで広げることができる。以下の説明では、横電界方式を採用する液晶表示装置について説明する。
図１９は、マルチチャネルＴＦＴ１１２８とそれに接続する第２の画素電極１１２４が形成された基板１１００と、対向基板１１０１を重ね合わせ、液晶を注入した状態を示している。対向基板１１０１には遮光膜１１３２、第２の着色膜１１３６、平坦化膜１１３７などが形成されている。画素電極１１２４、１１０７は基板１１００側に有るので、対向基板１１０１側には設けられていない。基板１１００と対向基板１１０１の間に液晶層１１５０が形成されている。
基板１１００上には、第１の画素電極１１０７及び第１の画素電極１１０７に接続する容量配線１１０４、並びに実施の形態１乃至３で示すマルチチャネルＴＦＴ１１２８が形成される。第１の画素電極１１０７は、実施の形態１乃至３で示す画素電極と同様の材料を用いることができる。また、第１の画素電極１１０７は略画素の形状に区画化した形状で形成する。なお、第１の画素電極１１０７及び容量配線１１０４上にはゲート絶縁膜１１０６が形成される。
マルチチャネルＴＦＴ１１２８の配線１１１６、配線１１１８がゲート絶縁膜１１０６上に形成される。配線１１１６は液晶パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であると同時に、ソース領域と接続し、ソース及びドレインの一方の電極となる。配線１１１８はソース及びドレインの他方の電極となり、第２の画素電極１１２４と接続する配線である。
配線１１１６、配線１１１８上に絶縁膜１１２０が形成される。また、絶縁膜１１２０上には、絶縁膜１１２０に形成されるコンタクトホール１１２３において、配線１１１８に接続する第２の画素電極１１２４が形成される。第２の画素電極１１２４は実施の形態１乃至３で示した画素電極と同様の材料を用いて形成する。
このようにして、基板１１００上にマルチチャネルＴＦＴ１１２８とそれに接続する第２の画素電極１１２４が形成される。なお、保持容量は第１の画素電極１１０７と第２の画素電極１１２４の間で形成している。
図２０は、画素電極１１２４、１１０７の構成を示す平面図である。第２の画素電極１１２４にはスリット１１２５が設けられる。スリット１１２５は液晶の配向を制御するためのものである。この場合、電界は第１の画素電極１１０７と第２の画素電極１１２４の間で発生する。第１の画素電極１１０７と第２の画素電極１１２４の間にはゲート絶縁膜１１０６が形成されているが、ゲート絶縁膜１１０６の厚さは５０〜２００ｎｍであり、２〜１０μｍである液晶層の厚さと比較して十分薄いので、実質的に基板１１００と平行な方向（水平方向）に電界が発生する。この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度によるコントラストなどの影響は少なく、視野角が広がることとなる。また、第１の画素電極１１０７と第２の画素電極１１２４は共に透光性の電極であるので、開口率を向上させることができる。
次に、横電界方式の液晶表示装置の他の一例について示す。
図２１と図２２は、ＩＰＳ型の液晶表示装置の画素構造を示している。図２２は平面図であり、図中に示す切断線Ａ−Ｂに対応する断面構造を図２１に表している。以下の説明ではこの両図を参照して説明する。
図２１は、マルチチャネルＴＦＴ１１２８とそれに接続する画素電極１１２４が形成された基板１１００と、対向基板１１０１を重ね合わせ、液晶を注入した状態を示している。対向基板１１０１には遮光膜１１３２、着色膜１１３６、平坦化膜１１３７などが形成されている。画素電極１１２４は基板１１００側にあるので、対向基板１１０１側には設けられていない。基板１１００と対向基板１１０１の間に液晶層１１５０が形成されている。なお１１４６、１１４８は配向膜である。
基板１１００上には、共通電位線１１０９、及び実施の形態１乃至３で示すマルチチャネルＴＦＴ１１２８が形成される。共通電位線１１０９はマルチチャネルＴＦＴ１１２８のゲート配線１１０２と同時に形成することができる。また、第２の画素電極１１２４は略画素の形状に区画化した形状で形成する。
マルチチャネルＴＦＴ１１２８の配線１１１６、配線１１１８がゲート絶縁膜１１０６上に形成される。配線１１１６は液晶パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であると同時に、ソースまたはドレインの一方の電極となる。配線１１１８はソースまたはドレインの他方の電極となり、画素電極１１２４と接続する配線である。
配線１１１６、配線１１１８上に絶縁膜１１２０が形成される。また、絶縁膜１１２０上には、絶縁膜１１２０に形成されるコンタクトホール１１２３において、配線１１１８に接続する画素電極１１２４が形成される。画素電極１１２４は実施の形態１乃至３で示した画素電極と同様の材料を用いて形成する。なお、図２２に示すように、画素電極１１２４は、共通電位線１１０９と同時に形成した櫛形の電極と横電界が発生するように形成される。また、画素電極１１２４の櫛歯の部分が共通電位線１１０９と同時に形成した櫛形の電極と交互に咬み合うように形成される。１１０８は信号線である。
画素電極１１２４に印加される電位と共通電位線１１０９の電位との間に電界が生じると、この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度によるコントラストなどの影響は少なく、視野角が広がることとなる。
このようにして、基板１１００上にマルチチャネルＴＦＴ１１２８とそれに接続する画素電極１１２４が形成される。保持容量は共通電位線１１０９と容量電極１１１５の間にゲート絶縁膜１１０６を設け、それにより形成している。容量電極１１１５と画素電極１１２４はコンタクトホール１１３３を介して接続されている。
以上の工程により、液晶表示装置を作製することができる。本実施の形態の液晶表示装置は、オフ電流が少なく、電気特性の信頼性の高い薄膜トランジスタを用いているため、コントラストが高く、視認性の高い液晶表示装置である。また、レーザ結晶化工程のない微結晶半導体膜を用いた薄膜トランジスタを用いているため、視認性の高い液晶表示装置を量産高く作製することができる。
なお、本発明の液晶表示装置は画素を構成するトランジスタとして、微結晶半導体を用いたマルチチャネルＴＦＴで構成することにより、画素を高速に動作させることが出来る。例えば、非晶質半導体膜を用いた場合と微結晶半導体膜を用いた場合とを比較すると、微結晶半導体膜を用いた場合の方が、トランジスタの移動度が大きいため、トランジスタのスイッチングを高速に動作させることが出来る。また、フレーム周波数を高くすること、または、黒画面挿入を実現することなども実現することが出来る。
フレーム周波数を上げる場合は、画像の動きの方向に応じて、画面のデータを生成することが望ましい。つまり、動き補償を行って、データを補間することが望ましい。このように、フレーム周波数を上げ、画像データを補間することにより、動画の表示特性が改善され、滑らかな表示を行うことが出来る。例えば、２倍（例えば１２０ヘルツ、１００ヘルツ）以上、より好ましくは４倍（例えば２４０ヘルツ、２００ヘルツ）以上にすることにより、動画における画像のぼけや残像を低減することが出来る。その場合、走査線駆動回路も、駆動周波数を高くして、動作させることにより、フレーム周波数を上げることが出来る。
黒画面挿入を行う場合は、画像データと黒表示となるデータを画素部に供給できるようにする。その結果、インパルス駆動に近い形となり、残像を低減することが出来る。その場合、走査線駆動回路も、駆動周波数を高くして、動作させることにより、黒画面挿入を行うことが出来る。
（実施の形態５）
次に、本発明の液晶表示装置の一形態である表示パネルの構成について、以下に示す。
図２３（Ａ）乃至図２３（Ｃ）に、信号線駆動回路６０１３のみを別途形成し、基板６０１１上に形成された画素部６０１２と接続している表示パネルの形態を示す。画素部６０１２及び走査線駆動回路６０１４は、微結晶半導体膜を用いた薄膜トランジスタを用いて形成する。微結晶半導体膜を用いたマルチチャネルＴＦＴよりも高い移動度が得られるトランジスタで信号線駆動回路を形成することで、走査線駆動回路よりも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる。なお、信号線駆動回路６０１３は、単結晶の半導体を用いたトランジスタ、多結晶の半導体を用いた薄膜トランジスタ、またはＳＯＩ基板を用いて形成されたトランジスタであっても良い。画素部６０１２と、信号線駆動回路６０１３と、走査線駆動回路６０１４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０１５を介して供給される。
なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良い。
また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が形成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにしても良い。図２３（Ｂ）に、信号線駆動回路６０２３のみを別途形成し、基板６０２１上に形成された画素部６０２２及び走査線駆動回路６０２４と接続している液晶表示装置パネルの形態を示す。画素部６０２２及び走査線駆動回路６０２４は、微結晶半導体膜を用いた薄膜トランジスタを用いて形成する。信号線駆動回路６０２３は、ＦＰＣ６０２５を介して画素部６０２２と接続されている。画素部６０２２と、信号線駆動回路６０２３と、走査線駆動回路６０２４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０２５を介して供給される。
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、微結晶半導体膜を用いたマルチチャネルＴＦＴを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続するようにしても良い。図２３（Ｃ）に、信号線駆動回路が有するアナログスイッチ６０３３ａを、画素部６０３２、走査線駆動回路６０３４と同じ基板６０３１上に形成し、信号線駆動回路が有するシフトレジスタ６０３３ｂを別途異なる基板に形成して貼り合わせる液晶表示装置パネルの形態を示す。画素部６０３２及び走査線駆動回路６０３４は、微結晶半導体膜を用いたマルチチャネルＴＦＴを用いて形成する。信号線駆動回路が有するシフトレジスタ６０３３ｂは、ＦＰＣ６０３５を介して画素部６０３２と接続されている。画素部６０３２と、信号線駆動回路と、走査線駆動回路６０３４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０３５を介して供給される。
図２３（Ａ）乃至（Ｃ）に示すように、本発明の液晶表示装置は、駆動回路の一部または全部を、画素部と同じ基板上に、微結晶半導体膜を用いたマルチチャネルＴＦＴを用いて形成することができる。
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、図２３（Ａ）乃至（Ｃ）に示した位置に限定されない。また、コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。
なお本発明で用いる信号線駆動回路は、シフトレジスタとアナログスイッチのみを有する形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナログスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いても良い。
図２４に本発明の液晶表示装置のブロック図を示す。図２４に示す液晶表示装置は、液晶素子を備えた画素を複数有する画素部５０１と、各画素を選択する走査線駆動回路５０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５０３とを有する。
図２４において信号線駆動回路５０３は、シフトレジスタ５０４、アナログスイッチ５０５を有している。シフトレジスタ５０４には、クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が入力されている。クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）が入力されると、シフトレジスタ５０４においてタイミング信号が生成され、アナログスイッチ５０５に入力される。
またアナログスイッチ５０５には、ビデオ信号（ｖｉｄｅｏ ｓｉｇｎａｌ）が与えられている。アナログスイッチ５０５は入力されるタイミング信号に従ってビデオ信号をサンプリングし、後段の信号線に供給する。
次に、走査線駆動回路５０２の構成について説明する。走査線駆動回路５０２は、シフトレジスタ５０６、バッファ５０７を有している。また場合によってはレベルシフタを有していても良い。走査線駆動回路５０２において、シフトレジスタ５０６にクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファ５０７において緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のトランジスタのゲートが接続されている。そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファ５０７は大きな電流を流すことが可能なものが用いられる。
フルカラーの液晶表示装置で、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応するビデオ信号を、順にサンプリングして対応する信号線に供給している場合、シフトレジスタ５０４とアナログスイッチ５０５とを接続するための端子数が、アナログスイッチ５０５と画素部５０１の信号線を接続するための端子数の１／３程度に相当する。よって、アナログスイッチ５０５を画素部５０１と同じ基板上に形成することで、アナログスイッチ５０５を画素部５０１と異なる基板上に形成した場合に比べて、別途形成した基板の接続に用いる端子の数を抑えることができ、接続不良の発生確率を抑え、歩留まりを高めることができる。
なお、図２４の走査線駆動回路５０２は、シフトレジスタ５０６、及びバッファ５０７を有するが、シフトレジスタ５０６で走査線駆動回路５０２を構成してもよい。
なお、図２４に示す構成は、本発明の液晶表示装置の一形態を示したに過ぎず、信号線駆動回路と走査線駆動回路の構成はこれに限定されない。
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能である。
（実施の形態６）
本発明により得られる液晶表示装置によって、アクティブマトリクス型液晶モジュールに用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
その様な電子機器としては、ビデオカメラ、デジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２５に示す。
図２５（Ａ）はテレビジョン装置である。表示モジュールを、図２５（Ａ）に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。ＦＰＣまで取り付けられた表示パネルのことを表示モジュールとも呼ぶ。表示モジュールにより主画面２００３が形成され、その他付属設備としてスピーカー部２００９、操作スイッチなどが備えられている。このように、テレビジョン装置を完成させることができる。
図２５（Ａ）に示すように、筐体２００１に液晶素子を利用した表示用パネル２００２が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機２００６により行うことが可能であり、このリモコン装置にも出力する情報を表示する表示部２００７が設けられていても良い。
また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示用パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面２００３を視野角の優れた液晶表示パネルで形成し、サブ画面を低消費電力で表示可能な液晶表示パネルで形成しても良い。また、低消費電力化を優先させるためには、主画面２００３を液晶表示パネルで形成し、サブ画面を液晶表示パネルで形成し、サブ画面は点滅可能とする構成としても良い。
図２６はテレビ装置の主要な構成を示すブロック図を示している。表示パネル９００には、画素部９２１が形成されている。信号線駆動回路９２２と走査線駆動回路９２３は、表示パネル９００にＣＯＧ方式により実装されていても良い。
その他の外部回路の構成として、映像信号の入力側では、チューナ９２４で受信した信号のうち、映像信号を増幅する映像信号増幅回路９２５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路９２６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路９２７などを有している。コントロール回路９２７は、走査線側と信号線側にそれぞれ信号を出力する。デジタル駆動する場合には、信号線側に信号分割回路９２８を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
チューナ９２４で受信した信号のうち、音声信号は、音声信号増幅回路９２９に送られ、その出力は音声信号処理回路９３０を経てスピーカ９３３に供給される。制御回路９３１は受信局（受信周波数）や音量の制御情報を入力部９３２から受け、チューナ９２４や音声信号処理回路９３０に信号を送出する。
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。
図２５（Ｂ）は携帯電話機２３０１の一例を示している。この携帯電話機２３０１は、表示部２３０２、操作部２３０３などを含んで構成されている。表示部２３０２においては、上記実施の形態で説明した液晶表示装置を適用することで、量産性を高めることができる。
また、図２５（Ｃ）に示す携帯型のコンピュータは、本体２４０１、表示部２４０２等を含んでいる。表示部２４０２に、上記実施の形態に示す液晶表示装置を適用することにより、量産性を高めることができる。
微結晶珪素膜を成膜し、その膜をラマン分光法で結晶性を測定した結果を図２７に示す。
微結晶珪素膜の成膜条件は、ＲＦ電源周波数を１３．５６ＭＨｚとし、成膜温度を２８０℃とし、水素流量とシランガス流量の比を１００：１とし、２８０Ｐａの圧力で成膜を行った。また、図２７（Ａ）は、ラマン散乱スペクトルであり、成膜時のＲＦ電源の電力を１００Ｗとした微結晶珪素膜と、３００Ｗとした微結晶珪素膜とを比較した測定結果である。
なお、単結晶シリコンの結晶ピーク位置は、５２１ｃｍ−１である。なお、アモルファスシリコンは勿論、結晶ピークと言えるものは測定できず、図２７（Ｂ）に示すように４８０ｃｍ−１になだらかな山が測定されるだけである。本明細書の微結晶珪素膜とは、ラマン分光器で測定して４８１ｃｍ−１以上５２０ｃｍ−１以下に結晶ピーク位置を確認できるものを指す。
成膜時のＲＦ電源の電力を１００Ｗとした微結晶珪素膜の結晶ピーク位置は、５１８．６ｃｍ−１であり、半値幅（ＦＷＨＭ）は、１１．９ｃｍ−１であり、結晶／アモルファスピーク強度比（Ｉｃ／Ｉａ）は、４．１である。
また、成膜時のＲＦ電源の電力を３００Ｗとした微結晶珪素膜の結晶ピーク位置は、５１４．８ｃｍ−１であり、半値幅（ＦＷＨＭ）は、１８．７ｃｍ−１であり、結晶／アモルファスピーク強度比（Ｉｃ／Ｉａ）は、４．４である。
図２７（Ａ）に示すように、ＲＦ電力によってピークシフトと半値幅に大きな差が出ている。これは、大電力ではイオン衝撃が増加し粒成長が阻害されるため小粒径になる傾向があるためと考えられる。また、図２７（Ａ）の測定に用いた微結晶珪素膜を形成したＣＶＤ装置の電源周波数が１３．５６ＭＨｚであるので結晶／アモルファスピーク強度比（Ｉｃ／Ｉａ）は、４．１または４．４となっているが、ＲＦ電源周波数が２７ＭＨｚであれば、結晶／アモルファスピーク強度比（Ｉｃ／Ｉａ）を６とすることができることも確認している。従って、さらに２７ＭＨｚよりも高いＲＦ電源周波数、例えば、２．４５ＧＨｚのＲＦ電源周波数とすることでさらに、結晶／アモルファスピーク強度比（Ｉｃ／Ｉａ）を高めることができる。
本発明の液晶表示装置の作製方法を説明する断面図である。 本発明の液晶表示装置の作製方法を説明する断面図である。 本発明の液晶表示装置の作製方法を説明する断面図である。 本発明の液晶表示装置の作製方法を説明する断面図である。 本発明の液晶表示装置の作製方法を説明する上面図である。 本発明の液晶表示装置を説明する上面図及び断面図である。 本発明の液晶表示装置を説明する上面図及び断面図である。 本発明の液晶表示装置を説明する上面図及び断面図である。 本発明の液晶表示装置を説明する上面図である。 マイクロ波プラズマＣＶＤ装置を説明する上面図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 微結晶半導体膜をラマン分光法で測定した結果を示す図である。
符号の説明
１００ 基板
１０１ ゲート電極
１０２ ゲート絶縁膜
１０３ 微結晶半導体膜
１０３ 微結晶半導体膜
１０４ バッファ層
１０６ 導電性半導体膜
１０７ 導電膜
１０９ マルチチャネルＴＦＴ
１１０ 絶縁膜
１１１ コンタクトホール
１１２ 画素電極
１５１ レジスト
１５２ レジスト
５０１ 画素部
５０２ 走査線駆動回路
５０３ 信号線駆動回路
５０４ シフトレジスタ
５０５ アナログスイッチ
５０６ シフトレジスタ
５０７ バッファ
６０１ 走査線
６０２ 信号線
６０３ 島状半導体膜
６０４ 島状電極
６０５ 島状半導体膜
６０６ 島状電極
６０７ 画素電極
７０１ 走査線
７０２ 信号線
７０３ 島状半導体膜
７０４ 島状電極
７０５ 島状半導体膜
７０６ 島状電極
７０７ 画素電極
８０１ 走査線
８０２ 信号線
８０３ 島状半導体膜
８０４ 島状電極
８０５ 島状半導体膜
８０６ 島状電極
８０７ 画素電極
９００ 表示パネル
９２１ 画素部
９２２ 信号線駆動回路
９２３ 走査線駆動回路
９２４ チューナ
９２５ 映像信号増幅回路
９２６ 映像信号処理回路
９２７ コントロール回路
９２８ 信号分割回路
９２９ 音声信号増幅回路
９３０ 音声信号処理回路
９３１ 制御回路
９３２ 入力部
９３３ スピーカ
１０５ａ 島状半導体膜
１０５ｂ 島状半導体膜
１０８ａ 領域
１０８ｂ 領域
１０８ｃ 領域
１１００ 基板
１１０１ 対向基板
１１０２ ゲート配線
１１０３ ゲート配線
１１０４ 容量配線
１１０５ 容量配線
１１０６ ゲート絶縁膜
１１０７ 画素電極
１１０９ 共通電位線
１０１０ ロード室
１１１０ ソース領域
１０１１ 反応室（１）
１０１２ 反応室（２）
１０１３ 反応室（３）
１０１５ アンロード室
１１１５ 容量電極
１１１６ 配線
１１１７ 容量配線
１１１８ 配線
１１１９ 配線
１０２０ 共通室
１１２０ 絶縁膜
１０２１ 搬送手段
１０２２ ゲートバルブ
１１２２ 絶縁膜
１０２３ ゲートバルブ
１１２３ コンタクトホール
１０２４ ゲートバルブ
１１２４ 画素電極
１０２５ ゲートバルブ
１１２５ スリット
１０２６ ゲートバルブ
１１２６ 画素電極
１１２７ コンタクトホール
１０２８ カセット
１１２８ マルチチャネルＴＦＴ
１０２９ カセット
１１２９ マルチチャネルＴＦＴ
１１３０ 保持容量部
１１３１ 保持容量部
１１３２ 遮光膜
１１３３ コンタクトホール
１１３４ 着色膜
１１３６ 着色膜
１１３７ 平坦化膜
１１３８ 着色膜
１１４０ 対向電極
１１４１ スリット
１１４２ スペーサ
１１４４ 突起
１１４６ 配向膜
１１４８ 配向膜
１１５０ 液晶層
１１５１ 液層素子
１１５２ 液晶素子
１２００ 共通室
２００１ 筐体
２００２ 表示用パネル
２００３ 主画面
２００４ モデム
２００５ 受信機
２００６ リモコン操作機
２００７ 表示部
２００８ サブ画面
２００９ スピーカー部
２３０１ 携帯電話機
２３０２ 表示部
２３０３ 操作部
２４０１ 本体
２４０２ 表示部
６０１１ 基板
６０１２ 画素部
６０１３ 信号線駆動回路
６０１４ 走査線駆動回路
６０１５ ＦＰＣ
６０２１ 基板
６０２２ 画素部
６０２３ 信号線駆動回路
６０２４ 走査線駆動回路
６０２５ ＦＰＣ
６０３１ 基板
６０３２ 画素部
６０３４ 走査線駆動回路
６０３５ ＦＰＣ
６０３３ａ アナログスイッチ
６０３３ｂ シフトレジスタ

Claims (4)

  1. 第１の導電層を有し、
    前記第１の導電層の上方に絶縁層を有し、
    前記絶縁層の上方に第１の半導体層を有し、
    前記絶縁層の上方に第２の半導体層を有し、
    前記第１の半導体層の上方に、リンを有する第３の半導体層を有し、
    前記第２の半導体層の上方に、リンを有する第４の半導体層を有し、
    前記第１の半導体層の上方と前記第２の半導体層の上方とに、リンを有する第５の半導体層を有し、
    前記第３の半導体層の上方に第２の導電層を有し、
    前記第４の半導体層の上方に第３の導電層を有し、
    前記第５の半導体層の上方に第４の導電層を有し、
    前記第１の導電層は、前記第１の半導体層と重なる第１の領域を有し、
    前記第１の導電層は、前記第２の半導体層と重なる第２の領域を有し、
    前記第１の導電層は、前記第１の半導体層及び前記第２の半導体層と重ならない第３の領域を有し、
    前記第５の半導体層は、前記第１の領域と重なる第４の領域を有し、
    前記第５の半導体層は、前記第２の領域と重なる第５の領域を有し、
    前記第５の半導体層は、前記第３の領域と重なる第６の領域を有し、
    前記第３の領域は、前記第１の領域と前記第２の領域の間に位置し、
    前記第６の領域は、前記第４の領域と前記第５の領域の間に位置することを特徴とする表示装置。
  2. 第１の導電層を有し、
    前記第１の導電層の上方に絶縁層を有し、
    前記絶縁層の上方に第１の半導体層を有し、
    前記絶縁層の上方に第２の半導体層を有し、
    前記第１の半導体層の上方に、ボロンを有する第３の半導体層を有し、
    前記第２の半導体層の上方に、ボロンを有する第４の半導体層を有し、
    前記第１の半導体層の上方と前記第２の半導体層の上方とに、ボロンを有する第５の半導体層を有し、
    前記第３の半導体層の上方に第２の導電層を有し、
    前記第４の半導体層の上方に第３の導電層を有し、
    前記第５の半導体層の上方に第４の導電層を有し、
    前記第１の導電層は、前記第１の半導体層と重なる第１の領域を有し、
    前記第１の導電層は、前記第２の半導体層と重なる第２の領域を有し、
    前記第１の導電層は、前記第１の半導体層及び前記第２の半導体層と重ならない第３の領域を有し、
    前記第５の半導体層は、前記第１の領域と重なる第４の領域を有し、
    前記第５の半導体層は、前記第２の領域と重なる第５の領域を有し、
    前記第５の半導体層は、前記第３の領域と重なる第６の領域を有し、
    前記第３の領域は、前記第１の領域と前記第２の領域の間に位置し、
    前記第６の領域は、前記第４の領域と前記第５の領域の間に位置することを特徴とする表示装置。
  3. 請求項１又は請求項２において
    前記第５の半導体層は、概略Ｘ字状の形状を有し、
    前記第４の導電層は、概略Ｘ字状の形状を有することを特徴とする表示装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記第１の半導体層は、第１の微結晶半導体層を有し、
    前記第１の半導体層は、前記第１の微結晶半導体層の上方に第１の非晶質半導体層を有し、
    前記第２の半導体層は、第２の微結晶半導体層を有し、
    前記第２の半導体層は、前記第２の微結晶半導体層の上方に第２の非晶質半導体層を有することを特徴とする表示装置。
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