JPH02140934A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02140934A JPH02140934A JP29500388A JP29500388A JPH02140934A JP H02140934 A JPH02140934 A JP H02140934A JP 29500388 A JP29500388 A JP 29500388A JP 29500388 A JP29500388 A JP 29500388A JP H02140934 A JPH02140934 A JP H02140934A
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- wiring
- capacitance
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- signal line
- interval
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000000463 material Substances 0.000 abstract description 6
- 238000004364 calculation method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 239000010410 layer Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に機能素子間の配線に
よる信号遅延時間を定量的に与える配線構造に関する。
よる信号遅延時間を定量的に与える配線構造に関する。
従来、この種の半導体基板上に信号配線を形成する技術
としては、例えば第７図のように、半導体基板２２上に
酸化膜２３を形成した後層間絶縁膜２６を介してアルミ
ニウム等の電極材料を用いて信号線２４．２５を配線す
る構造であり、信号線２４と、信号線２５との間の配線
間隔が変化した場合、フリンジ効果などの寄生容量によ
り配線容量が異なるものとなっていた。
としては、例えば第７図のように、半導体基板２２上に
酸化膜２３を形成した後層間絶縁膜２６を介してアルミ
ニウム等の電極材料を用いて信号線２４．２５を配線す
る構造であり、信号線２４と、信号線２５との間の配線
間隔が変化した場合、フリンジ効果などの寄生容量によ
り配線容量が異なるものとなっていた。
上述した従来技術は、信号線間の距離により、フリンジ
効果による容量のつき方が変わることから、信号配線の
配線容量が変化する。
効果による容量のつき方が変わることから、信号配線の
配線容量が変化する。
信号線間隔が広い場合は、第８図に示すように信号線２
４から見える容量は、配線底面と基板２２との間の容量
と、配線側壁面と基板２２との間のフリンジ容量とをた
し合わせたものになる。逆に、配線間隔が狭い場合は、
第９図に示すように、第８図でのフリンジ容量のかわり
に隣接する信号線との間の容量が見えてくる。
４から見える容量は、配線底面と基板２２との間の容量
と、配線側壁面と基板２２との間のフリンジ容量とをた
し合わせたものになる。逆に、配線間隔が狭い場合は、
第９図に示すように、第８図でのフリンジ容量のかわり
に隣接する信号線との間の容量が見えてくる。
また、例えば、第１０図に示すように零電位に固定した
信号線２７．２９との間の信号線２８の配線容量と第１
１図に示すように、信号線３０を単独配線した場合の配
線容量とを比較すると、たとえば比誘電率を４．配線幅
を１．５μｍ、配線の厚さを１μｍ、配線底面と基板間
の厚さを１μｍとすると、信号線２８の配線容量はＣｏ
＋ ２ Ｃｒ＝ １０３．９ ［ｐＦ／ｍコ、信号線
３０の配線容量はＣｏ ＋ ２０２＝ ８４．５ ［ｐ
Ｆ／ｍコとなり約１゜２３倍の差がある。
信号線２７．２９との間の信号線２８の配線容量と第１
１図に示すように、信号線３０を単独配線した場合の配
線容量とを比較すると、たとえば比誘電率を４．配線幅
を１．５μｍ、配線の厚さを１μｍ、配線底面と基板間
の厚さを１μｍとすると、信号線２８の配線容量はＣｏ
＋ ２ Ｃｒ＝ １０３．９ ［ｐＦ／ｍコ、信号線
３０の配線容量はＣｏ ＋ ２０２＝ ８４．５ ［ｐ
Ｆ／ｍコとなり約１゜２３倍の差がある。
このように、配線容量は信号線間隔の広さに依存するこ
とから、計算機を用いた遅延シミュレーションで配線容
量負荷を単位長さ当たりとして一律に与える場合には、
半導体装置内で一義的に単位配線容量を決めることがで
きないので、配線長負荷による正確な遅延時間を求める
ことができないという欠点がある。
とから、計算機を用いた遅延シミュレーションで配線容
量負荷を単位長さ当たりとして一律に与える場合には、
半導体装置内で一義的に単位配線容量を決めることがで
きないので、配線長負荷による正確な遅延時間を求める
ことができないという欠点がある。
本発明の目的は、配線容量負荷を近似的に単一化するこ
とによって配線容量に伴う遅延時間の計算を容易にし、
かつ、正確に行なえる配線構造を提供するものである。
とによって配線容量に伴う遅延時間の計算を容易にし、
かつ、正確に行なえる配線構造を提供するものである。
本発明の半導体装置は、半導体基板上の同一層内の配線
パターンにおいて、配線間隔が最小配線ピッチでない領
域に、配線材料を用いてフローティング状態のダミーパ
ターンを形成し、そのダミーパターンと配線との間隔が
最小ピッチになるようにダミーパターンを配置した構造
と、前記のフローティング状態のダミーパターン群を第
２層目の配線により全部、もしくは部分的に接続した構
造を有している。
パターンにおいて、配線間隔が最小配線ピッチでない領
域に、配線材料を用いてフローティング状態のダミーパ
ターンを形成し、そのダミーパターンと配線との間隔が
最小ピッチになるようにダミーパターンを配置した構造
と、前記のフローティング状態のダミーパターン群を第
２層目の配線により全部、もしくは部分的に接続した構
造を有している。
このような構成によりＭＯ８形トランジスタ（以下ＭＯ
３ＦＥＴと略記する）の半導体装置において、選択酸化
膜（以下、ＬＯＣＯ８膜と記す）上の信号線の単位長さ
当たりの配線容量をその配線の間隔に依存せず一律に与
えることができるようにするものである。
３ＦＥＴと略記する）の半導体装置において、選択酸化
膜（以下、ＬＯＣＯ８膜と記す）上の信号線の単位長さ
当たりの配線容量をその配線の間隔に依存せず一律に与
えることができるようにするものである。
次に、本発明の第１の実施例について図面を参照して説
明する。本発明の半導体装置は、第１図及び第２図に示
すように半導体基板１上に、熱酸化膜２を形成し、その
上に信号配線３，４．５と、その配線材料と同じ材料で
フローティング状態のダミーパターン６．７を形成し、
ガラス質の層間絶縁膜８でおおわれた構造を有する。
明する。本発明の半導体装置は、第１図及び第２図に示
すように半導体基板１上に、熱酸化膜２を形成し、その
上に信号配線３，４．５と、その配線材料と同じ材料で
フローティング状態のダミーパターン６．７を形成し、
ガラス質の層間絶縁膜８でおおわれた構造を有する。
第１図は、第２図の表面の絶縁膜８を取り除いた図であ
り、信号線３，４，５とダミーパターン６．７との位置
関係を表わしている。（図中配線部には便宜上斜線を施
しているが断面を示すものではない。） 信号線３，４．５は最小配線間隔ピッチで配線し、信号
線３と、ダミーパターン６との間隔、及び信号線５とダ
ミーパターン７との間隔は最小配線間隔ピッチである。
り、信号線３，４，５とダミーパターン６．７との位置
関係を表わしている。（図中配線部には便宜上斜線を施
しているが断面を示すものではない。） 信号線３，４．５は最小配線間隔ピッチで配線し、信号
線３と、ダミーパターン６との間隔、及び信号線５とダ
ミーパターン７との間隔は最小配線間隔ピッチである。
信号線４から見える配線容量は、第３図に示すように信
号線４と隣接する信号線３との間の容量Ｃｓと、信号線
４と隣接する信号線５との間の容＃ＣＳと、信号線４と
半導体基板１との間の容量Ｃｏを合成したものである。
号線４と隣接する信号線３との間の容量Ｃｓと、信号線
４と隣接する信号線５との間の容＃ＣＳと、信号線４と
半導体基板１との間の容量Ｃｏを合成したものである。
信号線３から見える配線容量は信号線３と信号線４との
間の容量Ｃ８と、信号線３と半導体基板１との間の容量
Ｃｏと、信号線３とダミーパターン６との間の容量Ｃ３
及びダミーパターン６と半導体基板ｌとの間の容量ＣＢ
を直列に接続した容量を合成したものである。
間の容量Ｃ８と、信号線３と半導体基板１との間の容量
Ｃｏと、信号線３とダミーパターン６との間の容量Ｃ３
及びダミーパターン６と半導体基板ｌとの間の容量ＣＢ
を直列に接続した容量を合成したものである。
ここで、フローティング状態のダミーパターン６の面積
が十分に大きく、すなわち、ダミーパターン６と半導体
基板１との間の容量ＣＩｌが配線間容１：ｃｓよりも十
分大きい場合には、信号線３と、ダミーパターン６を介
した半導体基板１との間の容量は、信号線３とダミーパ
ターン６との間の容′！ｋＣ３に十分に近い値となり、
信号線４と同じ配線容量を持つことができる。
が十分に大きく、すなわち、ダミーパターン６と半導体
基板１との間の容量ＣＩｌが配線間容１：ｃｓよりも十
分大きい場合には、信号線３と、ダミーパターン６を介
した半導体基板１との間の容量は、信号線３とダミーパ
ターン６との間の容′！ｋＣ３に十分に近い値となり、
信号線４と同じ配線容量を持つことができる。
例えば、ダミーパターン６と半導体基板１との間の容量
ＣＢが仮りに信号配線間の容量Ｃ３の１０倍である時、
信号線３からダミーパターン６を介して半導体基板１と
の間の容量は（１／１０・Ｃ３量は、１・ＴＴＣ，＋Ｃ
ｏとなる。このとき、信号線４の配線容量は２ Ｃ，＋
Ｃｏであり、ダミーパターン６を付加したことにより
信号線３と信号線４のそれぞれの配線容量をほぼ等しく
することができる。
ＣＢが仮りに信号配線間の容量Ｃ３の１０倍である時、
信号線３からダミーパターン６を介して半導体基板１と
の間の容量は（１／１０・Ｃ３量は、１・ＴＴＣ，＋Ｃ
ｏとなる。このとき、信号線４の配線容量は２ Ｃ，＋
Ｃｏであり、ダミーパターン６を付加したことにより
信号線３と信号線４のそれぞれの配線容量をほぼ等しく
することができる。
信号線５についても、信号線３と全く同様にして配線容
量を見積ることができる。
量を見積ることができる。
このように、最小配線間隔ピッチで、横一列に並んだ多
数の信号配線の最外部の配線容量は、フローティング状
態のダミーパターンを最小配線間隔ピッチ分だけ最外部
の配線から離して配置することで、内部の配線容量と同
程度になる。
数の信号配線の最外部の配線容量は、フローティング状
態のダミーパターンを最小配線間隔ピッチ分だけ最外部
の配線から離して配置することで、内部の配線容量と同
程度になる。
次に、本発明の第２の実施例について本実施例では、第
４図および第５図に示すように半導体基板９上に熱酸化
膜１０を形成し、さらに、その上の第１層配線領域には
、信号線１１，１２．１３とその配線材料と同じ材料で
フローティング状態のダミーパターン１４，１５．１６
とを形成し、第２層の配線領域には信号線１７．１８，
１９゜２０が層間絶縁膜２１を介して配線された構造を
有している。（第４図中配線部には便宜上斜線を施した
が断面を示すものではない。） 信号線１２は最小配線間隔ピッチで信号線１１と１３間
に隣接して設けられており、配線の端部で第２層目の配
線１７．１８にスルーホールを介して接続されている。
４図および第５図に示すように半導体基板９上に熱酸化
膜１０を形成し、さらに、その上の第１層配線領域には
、信号線１１，１２．１３とその配線材料と同じ材料で
フローティング状態のダミーパターン１４，１５．１６
とを形成し、第２層の配線領域には信号線１７．１８，
１９゜２０が層間絶縁膜２１を介して配線された構造を
有している。（第４図中配線部には便宜上斜線を施した
が断面を示すものではない。） 信号線１２は最小配線間隔ピッチで信号線１１と１３間
に隣接して設けられており、配線の端部で第２層目の配
線１７．１８にスルーホールを介して接続されている。
フローティング状態のダミーパターン１５は配線の都合
上途中で切断されている信号線１２の空いた領域を補な
うように配置されており、第２層配線１９と２０で大面
積を有するフローティング状態のダミーパターン１４と
１６に接続されている。第４図のＣ−Ｃ’線に沿う断面
において、信号線１１，１２．１３が最小配線間隔ピッ
チで平行にならんでいる領域では、第１の実施例と同様
に信号線１１，１２．１３の単位長さ当たりの配線容量
はほぼ同じである。
上途中で切断されている信号線１２の空いた領域を補な
うように配置されており、第２層配線１９と２０で大面
積を有するフローティング状態のダミーパターン１４と
１６に接続されている。第４図のＣ−Ｃ’線に沿う断面
において、信号線１１，１２．１３が最小配線間隔ピッ
チで平行にならんでいる領域では、第１の実施例と同様
に信号線１１，１２．１３の単位長さ当たりの配線容量
はほぼ同じである。
信号線１２のかわりに、フローティング状態のダミーパ
ターン１５が置きかわったＢ−Ｂ’線に沿う断面は第５
図のようになり、この領域での信号線１３から見える配
線容量は第６図の模式図のように信号線１３とダミーパ
ターン１６との間の容量Ｃ８及び、ダミーパターン１６
と半導体基板９との間の容量ＣＢを直列に接続した容量
と、信号線１３とダミーパターン１５との間の容量Ｃ３
及びダミーパターン１５と半導体基板９との間の容量Ｃ
ｏを直列に接続した容量と、信号線１３と半導体基板９
との間の容＆Ｃｏとを合成したものである。
ターン１５が置きかわったＢ−Ｂ’線に沿う断面は第５
図のようになり、この領域での信号線１３から見える配
線容量は第６図の模式図のように信号線１３とダミーパ
ターン１６との間の容量Ｃ８及び、ダミーパターン１６
と半導体基板９との間の容量ＣＢを直列に接続した容量
と、信号線１３とダミーパターン１５との間の容量Ｃ３
及びダミーパターン１５と半導体基板９との間の容量Ｃ
ｏを直列に接続した容量と、信号線１３と半導体基板９
との間の容＆Ｃｏとを合成したものである。
ここで、フローティング状態のダミーパターン１６の面
積が十分に大きく、すなわち、ダミーパターン１６と半
導体基板９との間の容量ＣＢが配線容＃Ｓ３よりも十分
に大きい場合には、信号線１３とダミーパターン１６を
介した半導体基板９との間の容量は信号線１３とダミー
パターン１６間の容量Ｃ３に十分近い値となる。また、
信号線１３からダミーパターン１５側に見える容量は、
ダミーパターン１５とダミーパターン１６とが第２層の
配線材料で接続されていることからダミーパターン１５
と半導体基板９との間の容量Ｃｏと、ダミーパターン１
６と半導体基板９との間の容量ＣＢとの並列接続容量と
、信号線１３とダミーパターン１５との間の容ｆｉｒ
Ｃｓ 、との直列接続容量であり（１／ Ｃｓ ＋ １
／ （Ｃｏ ＋ ＣＢ） −’と表わせる。ここでＣ
ＢがＣ９よりも十分に大きい場合には、信号線１３とダ
ミーパターン１５を介した半導体基板９との間の容量は
、信号線１３とダミーパターン１６間の容量Ｃ８に十分
近い値となる。
積が十分に大きく、すなわち、ダミーパターン１６と半
導体基板９との間の容量ＣＢが配線容＃Ｓ３よりも十分
に大きい場合には、信号線１３とダミーパターン１６を
介した半導体基板９との間の容量は信号線１３とダミー
パターン１６間の容量Ｃ３に十分近い値となる。また、
信号線１３からダミーパターン１５側に見える容量は、
ダミーパターン１５とダミーパターン１６とが第２層の
配線材料で接続されていることからダミーパターン１５
と半導体基板９との間の容量Ｃｏと、ダミーパターン１
６と半導体基板９との間の容量ＣＢとの並列接続容量と
、信号線１３とダミーパターン１５との間の容ｆｉｒ
Ｃｓ 、との直列接続容量であり（１／ Ｃｓ ＋ １
／ （Ｃｏ ＋ ＣＢ） −’と表わせる。ここでＣ
ＢがＣ９よりも十分に大きい場合には、信号線１３とダ
ミーパターン１５を介した半導体基板９との間の容量は
、信号線１３とダミーパターン１６間の容量Ｃ８に十分
近い値となる。
このため、信号線１３から見える容量は、最小配線間隔
ピッチで配線した時の配線間容量とほぼ等しくなる。
ピッチで配線した時の配線間容量とほぼ等しくなる。
以上説明したように本発明は、同一層内の配線間の領域
で配線間隔が最小配線ピッチでない領域に、配線材料を
用いてフローティング状態のダミーパターンを形成し、
そのダミーパターンと配線との間隔が最小ピッチになる
ようにダミーパターンを配置することにより、いかなる
配線に対しても、その単位長さ当たりの配線容量は最小
配線間隔で配線した場合の単位長さ当たりの配線容量と
ほぼ等しくできる効果がある。そのため計算機を用いた
遅延シミュレーションにおいても、配線パターンにかか
わらず一義的に単位配線容量を決めることができるため
、正確な遅延時間を求めることができる。
で配線間隔が最小配線ピッチでない領域に、配線材料を
用いてフローティング状態のダミーパターンを形成し、
そのダミーパターンと配線との間隔が最小ピッチになる
ようにダミーパターンを配置することにより、いかなる
配線に対しても、その単位長さ当たりの配線容量は最小
配線間隔で配線した場合の単位長さ当たりの配線容量と
ほぼ等しくできる効果がある。そのため計算機を用いた
遅延シミュレーションにおいても、配線パターンにかか
わらず一義的に単位配線容量を決めることができるため
、正確な遅延時間を求めることができる。
第１図は、本発明の第１の実施例を示す平面図、第２図
は第１図のＡ−Ａ’線断面図、第３図は、第２図での配
線容量を説明する為の模式図、第４図は、本発明の第２
の実施例を示す平面図、第５図は第４図のＢ−Ｂ’線断
面図、第６図は第５図での配線容量を説明する為の模式
図、第７図は、従来技術を示す断面図、第８図〜第１１
図は従来技術における配線容量を説明する模式図である
。 １．９．２２・・・・・・半導体基板、２，１０，２３
・・・・・・酸化膜、３，４，５，１１，１２，１３，
２４゜２５、２７．２８．２９．３０・・・・・・信号
線、６，７゜１４．１５．１６・・・・・・ダミーパタ
ーン、８，２１゜２６・・・・・・層間絶縁膜。 代理人 弁理士 内 原 晋 翳２
は第１図のＡ−Ａ’線断面図、第３図は、第２図での配
線容量を説明する為の模式図、第４図は、本発明の第２
の実施例を示す平面図、第５図は第４図のＢ−Ｂ’線断
面図、第６図は第５図での配線容量を説明する為の模式
図、第７図は、従来技術を示す断面図、第８図〜第１１
図は従来技術における配線容量を説明する模式図である
。 １．９．２２・・・・・・半導体基板、２，１０，２３
・・・・・・酸化膜、３，４，５，１１，１２，１３，
２４゜２５、２７．２８．２９．３０・・・・・・信号
線、６，７゜１４．１５．１６・・・・・・ダミーパタ
ーン、８，２１゜２６・・・・・・層間絶縁膜。 代理人 弁理士 内 原 晋 翳２
Claims (1)
- 半導体基板上の同一層内の配線層において、配線間隔が
所定の配線ピッチより広い配線に隣接して該配線との間
隔が前記所定の配線ピッチになるように形成されたダミ
ーパターンを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29500388A JPH02140934A (ja) | 1988-11-21 | 1988-11-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29500388A JPH02140934A (ja) | 1988-11-21 | 1988-11-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02140934A true JPH02140934A (ja) | 1990-05-30 |
Family
ID=17815080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29500388A Pending JPH02140934A (ja) | 1988-11-21 | 1988-11-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02140934A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6294841B1 (en) * | 1998-06-08 | 2001-09-25 | Siemens Aktiengesellschaft | Integrated semiconductor circuit having dummy structures |
| JP2009237673A (ja) * | 2008-03-26 | 2009-10-15 | Epson Imaging Devices Corp | 静電容量型入力装置、入力機能付き表示装置および電子機器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60119749A (ja) * | 1983-12-02 | 1985-06-27 | Hitachi Ltd | 多層配線部材 |
| JPS60183784A (ja) * | 1984-03-01 | 1985-09-19 | キヤノン株式会社 | 配線装置 |
-
1988
- 1988-11-21 JP JP29500388A patent/JPH02140934A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60119749A (ja) * | 1983-12-02 | 1985-06-27 | Hitachi Ltd | 多層配線部材 |
| JPS60183784A (ja) * | 1984-03-01 | 1985-09-19 | キヤノン株式会社 | 配線装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6294841B1 (en) * | 1998-06-08 | 2001-09-25 | Siemens Aktiengesellschaft | Integrated semiconductor circuit having dummy structures |
| JP2009237673A (ja) * | 2008-03-26 | 2009-10-15 | Epson Imaging Devices Corp | 静電容量型入力装置、入力機能付き表示装置および電子機器 |
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