JPS5844760A - 薄膜混成集積回路の製造方法 - Google Patents
薄膜混成集積回路の製造方法Info
- Publication number
- JPS5844760A JPS5844760A JP56142934A JP14293481A JPS5844760A JP S5844760 A JPS5844760 A JP S5844760A JP 56142934 A JP56142934 A JP 56142934A JP 14293481 A JP14293481 A JP 14293481A JP S5844760 A JPS5844760 A JP S5844760A
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- Japan
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- space
- thin film
- resistance
- integrated circuit
- film
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
- H01L27/016—Thin-film circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は薄膜混成集積回路、４１ＫＣＲ徴合素子を含む
薄膜集積回路モジ轟−ルを１枚の基板上に形成して作成
される薄膜混成集積回路の製造方法に関する。
薄膜集積回路モジ轟−ルを１枚の基板上に形成して作成
される薄膜混成集積回路の製造方法に関する。
薄膜混成集積回路において、＝ンデンナ素子と抵抗素子
とが１続形成されてなる薄膜ＣＲ複合素子は、一般に第
１図に示す如くグレーズドアル建す基板１の上にタンタ
ル酸化膜ＣＴ＆＊ Ｏｓ ）にてなるか縁層２を被着し
、その上にタンタル（β−Ｔａ又はα−Ｔａ）薄膜にて
なる下部電極３と下部電極３の一部表層をｌｉｌ極酸化
してなる誘電体層（Ｔａｇ Ｏｓ ）４が形成される。
とが１続形成されてなる薄膜ＣＲ複合素子は、一般に第
１図に示す如くグレーズドアル建す基板１の上にタンタ
ル酸化膜ＣＴ＆＊ Ｏｓ ）にてなるか縁層２を被着し
、その上にタンタル（β−Ｔａ又はα−Ｔａ）薄膜にて
なる下部電極３と下部電極３の一部表層をｌｉｌ極酸化
してなる誘電体層（Ｔａｇ Ｏｓ ）４が形成される。
そして、下部電極３から少し離れた側方には窒化タンタ
ル（Ｔａ＊Ｎ）薄１１１にてなる抵抗層５を形成し、抵
抗層５の中央露呈部に窒化タンタルの酸化膜（Ｔａｇ
Ｎｘ０１）８を形成させたのち、ニクμム（ＮｉＣｒ）
を密着層６とし金（Ａｕ）にてなる上部電極７は下部電
極３の露呈部上面と、誘電体層４から抵抗層５の抵抗層
５をレーザトリミングを施して完成畜れる。
ル（Ｔａ＊Ｎ）薄１１１にてなる抵抗層５を形成し、抵
抗層５の中央露呈部に窒化タンタルの酸化膜（Ｔａｇ
Ｎｘ０１）８を形成させたのち、ニクμム（ＮｉＣｒ）
を密着層６とし金（Ａｕ）にてなる上部電極７は下部電
極３の露呈部上面と、誘電体層４から抵抗層５の抵抗層
５をレーザトリミングを施して完成畜れる。
１１２図は上記ＣＲ複合素子の形成工程を順次厚したｔ
のであシ、まず＃！２図−）に示す如く、下部電極３の
一部に誘電体層４を形成したのち、全面を覆うようにし
て窒化メンタル膜５′が被着される０次いで、窒化タン
タル膜５′を選択的に除去して第２図（ｂ）Ｋ示す如く
、抵抗層５をパターン形成したのち、第２図（ｃ）Ｋ示
す如き密着層６と上部電極７とが積層形成される。
のであシ、まず＃！２図−）に示す如く、下部電極３の
一部に誘電体層４を形成したのち、全面を覆うようにし
て窒化メンタル膜５′が被着される０次いで、窒化タン
タル膜５′を選択的に除去して第２図（ｂ）Ｋ示す如く
、抵抗層５をパターン形成したのち、第２図（ｃ）Ｋ示
す如き密着層６と上部電極７とが積層形成される。
かかる薄膜構成にてなるＣＲ僚会合素子含み１枚の基板
から豪数個採取する薄膜混成集積回路において、抵抗層
５の抵抗値を所望値とするため抵抗膜５′の面積抵抗値
（、Ｂ／口）を、複数個の°薄膜集積回路モジュールが
隣接し、かつ、コンデンサ素子用Ｉ電体層４がすでく形
成された基板ｌの上面で測定することは、誘電体層４の
影響を受Ｎて正しく測定することができない、そのため
、従来はコンゾンデ素子構成膜を被着しないダミー基板
上に、抵抗１１５／の被着と同時に抵抗膜を被着さゼ蚊
抵抗鵬の面積抵抗値を測定していた・しかじ、ダミー基
板上の抵抗膜の面積抵抗値と製品基板上の抵抗ｍｓ’の
面積抵抗値とは許答範囲を越えて異なることがあＪ）、
ＣＢモジー−ルの特に固定ｒ容量値、固定抵抗値からは
ずれるものがあシ、そのＣとによる不良率は数−に及ぶ
ことφ１あった。
から豪数個採取する薄膜混成集積回路において、抵抗層
５の抵抗値を所望値とするため抵抗膜５′の面積抵抗値
（、Ｂ／口）を、複数個の°薄膜集積回路モジュールが
隣接し、かつ、コンデンサ素子用Ｉ電体層４がすでく形
成された基板ｌの上面で測定することは、誘電体層４の
影響を受Ｎて正しく測定することができない、そのため
、従来はコンゾンデ素子構成膜を被着しないダミー基板
上に、抵抗１１５／の被着と同時に抵抗膜を被着さゼ蚊
抵抗鵬の面積抵抗値を測定していた・しかじ、ダミー基
板上の抵抗膜の面積抵抗値と製品基板上の抵抗ｍｓ’の
面積抵抗値とは許答範囲を越えて異なることがあＪ）、
ＣＢモジー−ルの特に固定ｒ容量値、固定抵抗値からは
ずれるものがあシ、そのＣとによる不良率は数−に及ぶ
ことφ１あった。
本発明の目的は上記欠点を除去することであり、この目
的は＊ａ個の薄膜集積回路モジュールが形成される絶縁
基板の中央部に抵抗膜の面積抵抗測定用スペースを設け
、前記各モジュールのＣＲＲ合素子用誘電体層及び前記
スペースを覆う抵抗膜を彼看し、その抵抗膜の…１積抵
抗値は誘電体層を形成しない前記スペースにおいて測定
することを％＊とした４ｄ４混成東槙回路の製造方法を
提供して達成される。
的は＊ａ個の薄膜集積回路モジュールが形成される絶縁
基板の中央部に抵抗膜の面積抵抗測定用スペースを設け
、前記各モジュールのＣＲＲ合素子用誘電体層及び前記
スペースを覆う抵抗膜を彼看し、その抵抗膜の…１積抵
抗値は誘電体層を形成しない前記スペースにおいて測定
することを％＊とした４ｄ４混成東槙回路の製造方法を
提供して達成される。
以下、図面ｆｉ：ＨＡ・７−１て本発明方法を説明する
。
。
Ｍ３図図上上発明の一実施列に係わる面積抵抗測定用ス
ペースを設けた絶縁基板の平面図であｐ、グレーズドア
ルミナ基板ｌＯの上面にはＸ方向へ５個、Ｙ方向へ９１
１５の４換集積回路モジ、−ル領域１１が設定さＪＬ、
ｅ＋線で示す中央領櫨１２は抵抗−の面積抵抗測定用
スペースである。そし１４４−のモジ、−ルー域には＠
述したＣＲＲ合素子を含む集積回路が形成さ扛るが、Ｃ
Ｒ禎会合素子形成過揚において第２図（ａ）に示す如く
、抵抗ｄ（５’）を被着したときスペース１１では、基
板１１上の絶縁層（２）の上に抵抗膜（５′）がＰ１時
被着される。
ペースを設けた絶縁基板の平面図であｐ、グレーズドア
ルミナ基板ｌＯの上面にはＸ方向へ５個、Ｙ方向へ９１
１５の４換集積回路モジ、−ル領域１１が設定さＪＬ、
ｅ＋線で示す中央領櫨１２は抵抗−の面積抵抗測定用
スペースである。そし１４４−のモジ、−ルー域には＠
述したＣＲＲ合素子を含む集積回路が形成さ扛るが、Ｃ
Ｒ禎会合素子形成過揚において第２図（ａ）に示す如く
、抵抗ｄ（５’）を被着したときスペース１１では、基
板１１上の絶縁層（２）の上に抵抗膜（５′）がＰ１時
被着される。
従って、抵抗１１（５’）の面積抵抗値を例えば四探針
法で測定しようとするときは、スペース１２上で＃ｊ定
すれば誘電体層（４）に影響されることなく正確な値が
得られる。
法で測定しようとするときは、スペース１２上で＃ｊ定
すれば誘電体層（４）に影響されることなく正確な値が
得られる。
第４図は前記基板１０に抵抗膜を破着するスパッタリン
グ時間と、基板スペース１１で測定した前記抵抗膜の面
積抵抗値との関係例を示す図である。ただし、図中のＸ
印はダイ−基板を使用した基準抵抗値であシ、・印は基
板上スペースＩＩＫおける＊ＳＵ抵抗像をプロットした
ものである・従りて、スパッタリング中の異常放電等に
よシ面積抵抗値が大きくなった異常抵抗Ｉｌｌ （ＩＩ
足点Ａ）、又は小さくなった異常抵抗膜（測定点Ｂ）は
、その実測値に基づき、抵抗層（５）にパターン形成し
たのちの抵抗化ｇ＠に、形成されるタンタル酸化膜（８
）の厚さを調整することによｐ所望抵抗値のＣＲ複合嵩
子が得られるように１にる。
グ時間と、基板スペース１１で測定した前記抵抗膜の面
積抵抗値との関係例を示す図である。ただし、図中のＸ
印はダイ−基板を使用した基準抵抗値であシ、・印は基
板上スペースＩＩＫおける＊ＳＵ抵抗像をプロットした
ものである・従りて、スパッタリング中の異常放電等に
よシ面積抵抗値が大きくなった異常抵抗Ｉｌｌ （ＩＩ
足点Ａ）、又は小さくなった異常抵抗膜（測定点Ｂ）は
、その実測値に基づき、抵抗層（５）にパターン形成し
たのちの抵抗化ｇ＠に、形成されるタンタル酸化膜（８
）の厚さを調整することによｐ所望抵抗値のＣＲ複合嵩
子が得られるように１にる。
以上１１！明した如く本発明方法によれば、製品基板に
被着した抵抗Ｐｓ％性を検知できるため、該特％ｌｒ基
ずくトリミンクを可能ならしめ、ＣＲ複合禦子を含みＩ
ｊ ＃、 ＋し１取りしてなる薄膜混成集積回路の製造
歩留りを向トし殉た効果がある。
被着した抵抗Ｐｓ％性を検知できるため、該特％ｌｒ基
ずくトリミンクを可能ならしめ、ＣＲ複合禦子を含みＩ
ｊ ＃、 ＋し１取りしてなる薄膜混成集積回路の製造
歩留りを向トし殉た効果がある。
な訃、本発明（・Ｊ上記実施例に限定するもの↑なく、
ｒ％許訣求の範囲」内において適宜−ｊ！施し得るもの
である。
ｒ％許訣求の範囲」内において適宜−ｊ！施し得るもの
である。
第１図はＣ４護混成集積回路に換形底されたＣＲ惰合案
子、り一般ｆＪＵＪ直を示す一所面図、第２図は＠ａｅ
ＣＲ複合素−Ｆの形成工程を順次示した側断面図、第３
図１は不発！！￥４ン〕−実施例に係わる面積抵抗＋１
１１１ ：？用スペースを投口た薄膜混成集積回路用基
板・・−Ｊ平面図、挑４図ｔｉ第３図に示した基板に抵
抗膜を被着するスパ・タリング時間と該１板の所定スペ
ースで測定したｒｔｌｌ Ｂピ抵抗換の面積抵抗値との
関貸例を耶１図である。 なお、図中１’ｆ↓・いＴＪｌ、１０はグレーズド基板
、５は抵抗層、５′は抵抗膜、８は抵抗化成による窒化
タンタル酸化膜、ｌｌ＃′ｉ薄膜集積回路モジュール、
１２は面積抵抗測定用スペース、Ａ。 Ｂは異常抵抗測定値を示す・
子、り一般ｆＪＵＪ直を示す一所面図、第２図は＠ａｅ
ＣＲ複合素−Ｆの形成工程を順次示した側断面図、第３
図１は不発！！￥４ン〕−実施例に係わる面積抵抗＋１
１１１ ：？用スペースを投口た薄膜混成集積回路用基
板・・−Ｊ平面図、挑４図ｔｉ第３図に示した基板に抵
抗膜を被着するスパ・タリング時間と該１板の所定スペ
ースで測定したｒｔｌｌ Ｂピ抵抗換の面積抵抗値との
関貸例を耶１図である。 なお、図中１’ｆ↓・いＴＪｌ、１０はグレーズド基板
、５は抵抗層、５′は抵抗膜、８は抵抗化成による窒化
タンタル酸化膜、ｌｌ＃′ｉ薄膜集積回路モジュール、
１２は面積抵抗測定用スペース、Ａ。 Ｂは異常抵抗測定値を示す・
Claims (1)
- コンデンサ素子と抵抗素子とが接続形成されてなるＣＲ
Ｉ［会素子を含む複数個の薄膜集積回路モジ１−ルが１
枚の＃！！縁基縁上板上成されて作成され、 る薄膜
混成集積回路の製造方法において、絶縁基板の中央ＩＢ
Ｋ抵抗抵抗面積抵抗測定用スペー虞を般社、各薄膜集積
回路モジ、−ルのＣＢ複合素子用誘電体層及び前記スペ
ースを覆うように被着した抵抗膜の面積抵抗値は、誘電
体層を形成しない前記スペースにおいて測定することを
特徴とした薄膜混成集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142934A JPS5844760A (ja) | 1981-09-10 | 1981-09-10 | 薄膜混成集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142934A JPS5844760A (ja) | 1981-09-10 | 1981-09-10 | 薄膜混成集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5844760A true JPS5844760A (ja) | 1983-03-15 |
| JPH0140517B2 JPH0140517B2 (ja) | 1989-08-29 |
Family
ID=15327036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56142934A Granted JPS5844760A (ja) | 1981-09-10 | 1981-09-10 | 薄膜混成集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844760A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319301A (ja) * | 1989-06-16 | 1991-01-28 | Hitachi Ltd | 薄膜抵抗体の成膜方法 |
| JPH0319302A (ja) * | 1989-06-16 | 1991-01-28 | Hitachi Ltd | 薄膜抵抗体の製造方法 |
-
1981
- 1981-09-10 JP JP56142934A patent/JPS5844760A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319301A (ja) * | 1989-06-16 | 1991-01-28 | Hitachi Ltd | 薄膜抵抗体の成膜方法 |
| JPH0319302A (ja) * | 1989-06-16 | 1991-01-28 | Hitachi Ltd | 薄膜抵抗体の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0140517B2 (ja) | 1989-08-29 |
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