JPH1092689A - キャパシタおよびその製造方法 - Google Patents
キャパシタおよびその製造方法Info
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- JPH1092689A JPH1092689A JP24378296A JP24378296A JPH1092689A JP H1092689 A JPH1092689 A JP H1092689A JP 24378296 A JP24378296 A JP 24378296A JP 24378296 A JP24378296 A JP 24378296A JP H1092689 A JPH1092689 A JP H1092689A
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- capacitance
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Abstract
(57)【要約】
【課題】 所望の容量に精度よく調整することができる
キャパシタを簡便に提供する。 【解決手段】 導体（１２、１２）間に誘電体膜（１
３）を有するキャパシタにおいて、導体（１２、１２）
間の容量をモニターしながら、キャパシタを構成する部
分の誘電体膜（１４）の結晶化度を選択的に変化させ
て、その部分の誘電体膜（１４）とそれ以外の部分の誘
電体膜（１３）とで誘電率を変化させる。
キャパシタを簡便に提供する。 【解決手段】 導体（１２、１２）間に誘電体膜（１
３）を有するキャパシタにおいて、導体（１２、１２）
間の容量をモニターしながら、キャパシタを構成する部
分の誘電体膜（１４）の結晶化度を選択的に変化させ
て、その部分の誘電体膜（１４）とそれ以外の部分の誘
電体膜（１３）とで誘電率を変化させる。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路に用いられ
るキャパシタおよびその製造方法に関する。
るキャパシタおよびその製造方法に関する。
【０００２】
【従来の技術】従来、集積回路に用いられるキャパシタ
の容量を調整する場合、以下のような方法が用いられて
いた。例えば、基板上に下部電極、誘電体膜および上部
電極を形成してキャパシタ構造を作製する。下部電極−
上部電極間に電圧を印加し、キャパシタンスブリッジや
ＬＣＲメータにより容量を測定する。所定の容量が得ら
れない場合には、レーザートリミングなどの方法によ
り、上部電極の線幅や線路長を変えてキャパシタ面積を
変える。再度下部電極−上部電極間に電圧を印加し、キ
ャパシタンスブリッジやＬＣＲメータにより容量を測定
して、容量が許容範囲に収まっていることを確認する。
の容量を調整する場合、以下のような方法が用いられて
いた。例えば、基板上に下部電極、誘電体膜および上部
電極を形成してキャパシタ構造を作製する。下部電極−
上部電極間に電圧を印加し、キャパシタンスブリッジや
ＬＣＲメータにより容量を測定する。所定の容量が得ら
れない場合には、レーザートリミングなどの方法によ
り、上部電極の線幅や線路長を変えてキャパシタ面積を
変える。再度下部電極−上部電極間に電圧を印加し、キ
ャパシタンスブリッジやＬＣＲメータにより容量を測定
して、容量が許容範囲に収まっていることを確認する。
【０００３】しかし、上記のようにキャパシタ面積を変
えて容量を設定する方法では、上部電極を加工した後で
なければ容量を測定できないため、所望の容量を精度よ
く得ることが困難であった。
えて容量を設定する方法では、上部電極を加工した後で
なければ容量を測定できないため、所望の容量を精度よ
く得ることが困難であった。
【０００４】
【発明が解決しようとする課題】本発明の目的は、所望
の容量に精度よく調整することができるキャパシタを簡
便に提供することにある。
の容量に精度よく調整することができるキャパシタを簡
便に提供することにある。
【０００５】
【課題を解決するための手段】本発明のキャパシタは、
誘電体の対向する面の一部に形成された一対の導体を有
するキャパシタにおいて、導体間でキャパシタを構成す
る部分の誘電体膜とそれ以外の部分の誘電体膜とが同一
組成の材料からなり、キャパシタを構成する部分の誘電
体膜がそれ以外の部分の誘電体膜の誘電率よりも小さい
ことを特徴とするものである。
誘電体の対向する面の一部に形成された一対の導体を有
するキャパシタにおいて、導体間でキャパシタを構成す
る部分の誘電体膜とそれ以外の部分の誘電体膜とが同一
組成の材料からなり、キャパシタを構成する部分の誘電
体膜がそれ以外の部分の誘電体膜の誘電率よりも小さい
ことを特徴とするものである。
【０００６】本発明のキャパシタの製造方法は、導体間
に誘電体膜を有する構造を形成する工程と、導体間の容
量をモニターしながら、導体間でキャパシタを構成する
部分の誘電体膜の結晶化度を選択的に変化させて所望の
容量に設定する工程とを具備したことを特徴とするもの
である。
に誘電体膜を有する構造を形成する工程と、導体間の容
量をモニターしながら、導体間でキャパシタを構成する
部分の誘電体膜の結晶化度を選択的に変化させて所望の
容量に設定する工程とを具備したことを特徴とするもの
である。
【０００７】
【発明の実施の形態】本発明におけるキャパシタの構造
は特に限定されない。例えば、下部導体（導体基板また
は基板上に形成された下部電極）、下部導体の全面を覆
う誘電体膜および上部導体（上部電極）を積層し、上下
の導体間でキャパシタを構成する構造が挙げられる。ま
た、基板上に所定パターンの複数の導体（例えば櫛形電
極）および基板の全面を覆う誘電体膜を形成し、隣接す
る導体間でキャパシタを構成する構造でもよい。
は特に限定されない。例えば、下部導体（導体基板また
は基板上に形成された下部電極）、下部導体の全面を覆
う誘電体膜および上部導体（上部電極）を積層し、上下
の導体間でキャパシタを構成する構造が挙げられる。ま
た、基板上に所定パターンの複数の導体（例えば櫛形電
極）および基板の全面を覆う誘電体膜を形成し、隣接す
る導体間でキャパシタを構成する構造でもよい。
【０００８】本発明のキャパシタに用いられる誘電体膜
は、同一組成の材料からなる連続した膜であるが、導体
間でキャパシタを構成する部分とそれ以外の部分とで互
いに誘電率が異なる、いわゆる誘電率傾斜誘電体膜であ
る。例えば、導体間でキャパシタを構成する部分とそれ
以外の部分とでは、誘電体膜の結晶化度が互いに異なっ
ていることに起因して誘電率が異なっている。
は、同一組成の材料からなる連続した膜であるが、導体
間でキャパシタを構成する部分とそれ以外の部分とで互
いに誘電率が異なる、いわゆる誘電率傾斜誘電体膜であ
る。例えば、導体間でキャパシタを構成する部分とそれ
以外の部分とでは、誘電体膜の結晶化度が互いに異なっ
ていることに起因して誘電率が異なっている。
【０００９】本発明のキャパシタを製造するには、まず
基板上で導体間に誘電体膜を有する構造を形成する。基
板の全面に誘電体膜の形成する方法は、ゾル−ゲル法、
スパッタリング、ＣＶＤなどいかなる方法でもよい。こ
のような方法で形成される誘電体膜の結晶性は低くアモ
ルファス状であるが、一部に結晶も存在する状態であ
る。
基板上で導体間に誘電体膜を有する構造を形成する。基
板の全面に誘電体膜の形成する方法は、ゾル−ゲル法、
スパッタリング、ＣＶＤなどいかなる方法でもよい。こ
のような方法で形成される誘電体膜の結晶性は低くアモ
ルファス状であるが、一部に結晶も存在する状態であ
る。
【００１０】次に、導体間の容量をモニターしながら、
導体間でキャパシタを構成する部分の誘電体膜の結晶化
度を選択的に変化させる。導体間の容量をモニターする
には、キャパシタンスブリッジやＬＣＲメータを用いる
ことができる。誘電体膜の所定部分の結晶化度を選択的
に変化させるには、例えば誘電体膜の所定部分をレーザ
ーアニールして結晶化度を上げることにより誘電率を上
げる方法が用いられる。このように導体間の容量をモニ
ターしながら、誘電体膜の所定部分を選択的にレーザー
アニールすることにより、容量を所望の値に調整するこ
とができる。したがって、従来の方法と異なり、最初に
形成した導体（電極）の面積を変えることなく、所望の
容量に調整することができる。また、導体が伝送線路と
して用いられている場合、配線幅を変えることなく所望
の特性インピーダンスを得ることができる。しかも、複
数の配線で幅が違っていても、伝送線路の特性インピー
ダンスを一定にすることができる。
導体間でキャパシタを構成する部分の誘電体膜の結晶化
度を選択的に変化させる。導体間の容量をモニターする
には、キャパシタンスブリッジやＬＣＲメータを用いる
ことができる。誘電体膜の所定部分の結晶化度を選択的
に変化させるには、例えば誘電体膜の所定部分をレーザ
ーアニールして結晶化度を上げることにより誘電率を上
げる方法が用いられる。このように導体間の容量をモニ
ターしながら、誘電体膜の所定部分を選択的にレーザー
アニールすることにより、容量を所望の値に調整するこ
とができる。したがって、従来の方法と異なり、最初に
形成した導体（電極）の面積を変えることなく、所望の
容量に調整することができる。また、導体が伝送線路と
して用いられている場合、配線幅を変えることなく所望
の特性インピーダンスを得ることができる。しかも、複
数の配線で幅が違っていても、伝送線路の特性インピー
ダンスを一定にすることができる。
【００１１】本発明のキャパシタにおいて、誘電率の高
い部分を誘電率の低い部分で囲んだ構造を採用すれば、
電磁界漏れの小さい低損失配線を形成することができ
る。なお、本発明の誘電率傾斜誘電体膜は誘電体伝送線
路としても使用できる。
い部分を誘電率の低い部分で囲んだ構造を採用すれば、
電磁界漏れの小さい低損失配線を形成することができ
る。なお、本発明の誘電率傾斜誘電体膜は誘電体伝送線
路としても使用できる。
【００１２】
【実施例】以下、本発明の実施例を図面を参照して説明
する。 実施例１ 図１（ａ）、（ｂ）に示すように、ＭＭＩＣ（Microwav
e Monolithic IC ）のＧａＡｓ基板１１上に膜厚１μｍ
のＡｕを堆積し、線幅が５００μｍとなるようにパター
ニングして櫛形電極１２、…を形成した。ペンタエトキ
シタンタルＴａ（ＯＣ2 Ｈ5 ）5 のゾルを調製し、この
ゾルをスピンナーで全面にコーティングしてアモルファ
スＴａ2 Ｏ5 からなる誘電体膜１３を形成した。隣接す
る櫛形電極１２、１２間の容量をモニターしながら、櫛
形電極１２、１２間の誘電体膜１３の一部をレーザーア
ニールしてその部分の結晶化度を上げることにより、高
誘電率領域１４を形成して所望の容量を得た。この操作
を別の櫛形電極１２、１２間でも繰り返してそれぞれ高
誘電率領域１４を形成して所望の容量を得た。
する。 実施例１ 図１（ａ）、（ｂ）に示すように、ＭＭＩＣ（Microwav
e Monolithic IC ）のＧａＡｓ基板１１上に膜厚１μｍ
のＡｕを堆積し、線幅が５００μｍとなるようにパター
ニングして櫛形電極１２、…を形成した。ペンタエトキ
シタンタルＴａ（ＯＣ2 Ｈ5 ）5 のゾルを調製し、この
ゾルをスピンナーで全面にコーティングしてアモルファ
スＴａ2 Ｏ5 からなる誘電体膜１３を形成した。隣接す
る櫛形電極１２、１２間の容量をモニターしながら、櫛
形電極１２、１２間の誘電体膜１３の一部をレーザーア
ニールしてその部分の結晶化度を上げることにより、高
誘電率領域１４を形成して所望の容量を得た。この操作
を別の櫛形電極１２、１２間でも繰り返してそれぞれ高
誘電率領域１４を形成して所望の容量を得た。
【００１３】実施例２ 図２に示すように、スパッタリングによりＧａＡｓ基板
２１の全面に膜厚１μｍのアモルファスＳｒＴｉＯ3 を
堆積して誘電体膜２２を形成した。この誘電体膜２２上
に膜厚１μｍのＡｕを堆積し、線幅が５００μｍとなる
ようにパターニングしてストリップライン２３、…を形
成した。基板２１−ストリップライン２３間の容量をモ
ニターしながら、ストリップライン２３にレーザービー
ムを照射して、ストリップライン２３直下のアモルファ
スＳｒＴｉＯ3 の結晶化度を上げることにより、高誘電
率領域２４を形成して所望の容量を得た。この操作を別
のストリップライン２３でも繰り返してそれぞれ高誘電
率領域２４を形成して所望の容量を得た。
２１の全面に膜厚１μｍのアモルファスＳｒＴｉＯ3 を
堆積して誘電体膜２２を形成した。この誘電体膜２２上
に膜厚１μｍのＡｕを堆積し、線幅が５００μｍとなる
ようにパターニングしてストリップライン２３、…を形
成した。基板２１−ストリップライン２３間の容量をモ
ニターしながら、ストリップライン２３にレーザービー
ムを照射して、ストリップライン２３直下のアモルファ
スＳｒＴｉＯ3 の結晶化度を上げることにより、高誘電
率領域２４を形成して所望の容量を得た。この操作を別
のストリップライン２３でも繰り返してそれぞれ高誘電
率領域２４を形成して所望の容量を得た。
【００１４】実施例３ 図３に示すように、スパッタリングによりＧａＡｓ基板
２１の全面に膜厚１μｍのアモルファスＳｒＴｉＯ3 を
堆積して誘電体膜２２を形成した。この誘電体膜２２上
に膜厚１μｍのＡｕを堆積し、線幅が５００μｍとなる
ようにパターニングしてストリップライン２３、…を形
成した。隣接するストリップライン２３間の容量をモニ
ターしながら、ストリップライン２３、２３間の誘電体
膜２２をレーザーアニールしてその部分の結晶化度を上
げることにより、高誘電率領域２４を形成して所望の容
量を得た。この操作を別のストリップライン２３、２３
間でも繰り返してそれぞれ高誘電率領域２４を形成して
所望の容量を得た。
２１の全面に膜厚１μｍのアモルファスＳｒＴｉＯ3 を
堆積して誘電体膜２２を形成した。この誘電体膜２２上
に膜厚１μｍのＡｕを堆積し、線幅が５００μｍとなる
ようにパターニングしてストリップライン２３、…を形
成した。隣接するストリップライン２３間の容量をモニ
ターしながら、ストリップライン２３、２３間の誘電体
膜２２をレーザーアニールしてその部分の結晶化度を上
げることにより、高誘電率領域２４を形成して所望の容
量を得た。この操作を別のストリップライン２３、２３
間でも繰り返してそれぞれ高誘電率領域２４を形成して
所望の容量を得た。
【００１５】実施例４ 実施例２と同様な方法で、図４に示すように、ＧａＡｓ
基板２１上に膜厚１μｍのアモルファスＳｒＴｉＯ3 か
らなる誘電体膜２２を形成し、その上に膜厚１μｍ、線
幅５００μｍのＡｕからなるストリップライン２３形成
した。グランドＧＮＤ−ストリップライン２３間の容量
をモニターしながら、ストリップライン２３にレーザー
ビームを照射して、ストリップライン２３直下のアモル
ファスＳｒＴｉＯ3 の結晶化度を上げることにより、高
誘電率領域２４を形成して所望の容量を得た。この場
合、ストリップライン２３直下の高誘電率領域２４の誘
電率は１５０であり、その周囲の誘電体膜２２の誘電率
は３０である。このように高誘電率領域２４の周囲を低
誘電率の誘電体膜２２で囲むことにより、電磁界漏れの
小さい低損失配線を形成できた。
基板２１上に膜厚１μｍのアモルファスＳｒＴｉＯ3 か
らなる誘電体膜２２を形成し、その上に膜厚１μｍ、線
幅５００μｍのＡｕからなるストリップライン２３形成
した。グランドＧＮＤ−ストリップライン２３間の容量
をモニターしながら、ストリップライン２３にレーザー
ビームを照射して、ストリップライン２３直下のアモル
ファスＳｒＴｉＯ3 の結晶化度を上げることにより、高
誘電率領域２４を形成して所望の容量を得た。この場
合、ストリップライン２３直下の高誘電率領域２４の誘
電率は１５０であり、その周囲の誘電体膜２２の誘電率
は３０である。このように高誘電率領域２４の周囲を低
誘電率の誘電体膜２２で囲むことにより、電磁界漏れの
小さい低損失配線を形成できた。
【００１６】
【発明の効果】以上詳述したように本発明によれば、所
望の容量に調整されたキャパシタを簡便に提供すること
ができる。
望の容量に調整されたキャパシタを簡便に提供すること
ができる。
【図１】本発明の実施例１におけるキャパシタの平面図
および断面図。
および断面図。
【図２】本発明の実施例２におけるキャパシタの断面
図。
図。
【図３】本発明の実施例３におけるキャパシタの断面
図。
図。
【図４】本発明の実施例４におけるキャパシタの断面
図。
図。
１１…ＧａＡｓ基板 １２…櫛形電極 １３…Ｔａ2 Ｏ5 誘電体膜 １４…高誘電率領域 ２１…ＧａＡｓ基板 ２２…ＳｒＴｉＯ3 誘電体膜 ２３…ストリップライン ２４…高誘電率領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉原 邦夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 昆野 舜夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (2)
- 【請求項１】 誘電体の対向する面の一部に形成された
一対の導体を有するキャパシタにおいて、導体間でキャ
パシタを構成する部分の誘電体膜とそれ以外の部分の誘
電体膜とが同一組成の材料からなり、キャパシタを構成
する部分の誘電体膜がそれ以外の部分の誘電体膜の誘電
率よりも小さいことを特徴とするキャパシタ。 - 【請求項２】 導体間に誘電体膜を有する構造を形成す
る工程と、導体間の容量をモニターしながら、導体間で
キャパシタを構成する部分の誘電体膜の結晶化度を選択
的に変化させて所望の容量に設定する工程とを具備した
ことを特徴とするキャパシタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24378296A JPH1092689A (ja) | 1996-09-13 | 1996-09-13 | キャパシタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24378296A JPH1092689A (ja) | 1996-09-13 | 1996-09-13 | キャパシタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1092689A true JPH1092689A (ja) | 1998-04-10 |
Family
ID=17108896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24378296A Pending JPH1092689A (ja) | 1996-09-13 | 1996-09-13 | キャパシタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1092689A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006033217A (ja) * | 2004-07-14 | 2006-02-02 | Nippon Telegr & Teleph Corp <Ntt> | マイクロストリップ線路及び特性インピーダンス制御方法 |
| CN100466254C (zh) * | 2005-03-17 | 2009-03-04 | 富士通微电子株式会社 | 半导体器件和mim电容器 |
| CN103038844A (zh) * | 2010-07-30 | 2013-04-10 | 三洋电机株式会社 | 基板内置用电容器、具备其的电容器内置基板、及基板内置用电容器的制造方法 |
| US20130120902A1 (en) * | 2010-07-30 | 2013-05-16 | Sanyo Electric Co., Ltd. | Substrate-incorporated capacitor, capacitor-incorporating substrate provided with the same, and method for manufacturing substrate-incorporated capacitor |
-
1996
- 1996-09-13 JP JP24378296A patent/JPH1092689A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006033217A (ja) * | 2004-07-14 | 2006-02-02 | Nippon Telegr & Teleph Corp <Ntt> | マイクロストリップ線路及び特性インピーダンス制御方法 |
| CN100466254C (zh) * | 2005-03-17 | 2009-03-04 | 富士通微电子株式会社 | 半导体器件和mim电容器 |
| CN103038844A (zh) * | 2010-07-30 | 2013-04-10 | 三洋电机株式会社 | 基板内置用电容器、具备其的电容器内置基板、及基板内置用电容器的制造方法 |
| US20130120904A1 (en) * | 2010-07-30 | 2013-05-16 | Sanyo Electric Co., Ltd. | Substrate-incorporated capacitor, capacitor-incorporating substrate provided with the same, and method for manufacturing substrate-incorporated capacitor |
| US20130120902A1 (en) * | 2010-07-30 | 2013-05-16 | Sanyo Electric Co., Ltd. | Substrate-incorporated capacitor, capacitor-incorporating substrate provided with the same, and method for manufacturing substrate-incorporated capacitor |
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