JPH06188571A - 多層配線基板 - Google Patents
多層配線基板Info
- Publication number
- JPH06188571A JPH06188571A JP4336453A JP33645392A JPH06188571A JP H06188571 A JPH06188571 A JP H06188571A JP 4336453 A JP4336453 A JP 4336453A JP 33645392 A JP33645392 A JP 33645392A JP H06188571 A JPH06188571 A JP H06188571A
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- JP
- Japan
- Prior art keywords
- layer
- power supply
- wiring board
- multilayer wiring
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】 多層配線基板に関し，電源層と接地層間に薄
膜コンデンサを内蔵した基板の製造歩留を向上させるこ
とを目的とする。 【構成】 １）基板 1上に順に形成された接地層 2と誘
電層 3と複数のパターンに分割された第１の電源層41〜
44および第１の電源層とは異なる層に形成された第２の
電源層 8とを有し，該第１の電源層のうち該接地層と短
絡しているパターン以外の該第１の電源層が該第２の電
源層に接続されているように構成する。 ２）前記１）の記述において，接地層と電源層を入れ換
えるように構成する。
膜コンデンサを内蔵した基板の製造歩留を向上させるこ
とを目的とする。 【構成】 １）基板 1上に順に形成された接地層 2と誘
電層 3と複数のパターンに分割された第１の電源層41〜
44および第１の電源層とは異なる層に形成された第２の
電源層 8とを有し，該第１の電源層のうち該接地層と短
絡しているパターン以外の該第１の電源層が該第２の電
源層に接続されているように構成する。 ２）前記１）の記述において，接地層と電源層を入れ換
えるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は高速ディジタル回路等に
用いられる多層配線基板，特に複数のベアチップ実装し
てなる多層配線基板に関する。
用いられる多層配線基板，特に複数のベアチップ実装し
てなる多層配線基板に関する。
【０００２】半導体チップの動作速度の向上に伴い，電
源を流れる瞬間電流が増大し，電源ノイズが問題になっ
ていた。電源ノイズを低く抑えるためには電源インピー
ダンスを低くすることが要求される。
源を流れる瞬間電流が増大し，電源ノイズが問題になっ
ていた。電源ノイズを低く抑えるためには電源インピー
ダンスを低くすることが要求される。
【０００３】そのため通常は，多層配線基板においては
電源層と接地層との間にセラミックコンデンサ等を入れ
て電源インピーダンスを下げているが，回路が高速化す
るにしたがいコンデンサ自身のインピーダンスが無視で
きなくなっている。
電源層と接地層との間にセラミックコンデンサ等を入れ
て電源インピーダンスを下げているが，回路が高速化す
るにしたがいコンデンサ自身のインピーダンスが無視で
きなくなっている。
【０００４】このため，電源層と接地層とをその間に薄
い誘電層を挟んで積層し，電源層自身をコンデンサとし
て利用する構造が必要となっている。
い誘電層を挟んで積層し，電源層自身をコンデンサとし
て利用する構造が必要となっている。
【０００５】
【従来の技術】従来は，基板上に形成された接地層の上
に誘電体層として薄い無機膜を被着し，その上に電源層
を形成して薄膜コンデンサを形成することにより電源イ
ンピーダンスを下げていた。
に誘電体層として薄い無機膜を被着し，その上に電源層
を形成して薄膜コンデンサを形成することにより電源イ
ンピーダンスを下げていた。
【０００６】上記無機膜はプラズマ気相成長(CVD) 法，
あるいは陽極酸化により形成していた。例えば，米国特
許第5134539 号に開示されている内容には, 接地層をア
ルミニウム(Al)膜で形成し，その表面を陽極酸化した
後, その上に電源層を積層する構造が示されている。と
ころが, これらのコンデンサは短絡不良が多いという欠
点がある。
あるいは陽極酸化により形成していた。例えば，米国特
許第5134539 号に開示されている内容には, 接地層をア
ルミニウム(Al)膜で形成し，その表面を陽極酸化した
後, その上に電源層を積層する構造が示されている。と
ころが, これらのコンデンサは短絡不良が多いという欠
点がある。
【０００７】図３は従来例による多層配線基板の断面図
である。図において，基板 1の上に接地層 2, 誘電層
3, 電源層 4を積層する。誘電層3の厚さはコンデンサの
容量をできるだけ大きくするため, 1μｍ以下と薄くす
るのが普通である。
である。図において，基板 1の上に接地層 2, 誘電層
3, 電源層 4を積層する。誘電層3の厚さはコンデンサの
容量をできるだけ大きくするため, 1μｍ以下と薄くす
るのが普通である。
【０００８】このように薄い誘電層は, 基板の凹凸ある
いは表面に付着した塵の影響を受けやすく絶縁不良部
(欠陥部)5を生ずる。多層配線基板の大きさは通常50〜1
00mm角程度であり，このように大きな範囲にわたって短
絡部のないコンデンサを形成することは困難であった。
いは表面に付着した塵の影響を受けやすく絶縁不良部
(欠陥部)5を生ずる。多層配線基板の大きさは通常50〜1
00mm角程度であり，このように大きな範囲にわたって短
絡部のないコンデンサを形成することは困難であった。
【０００９】
【発明が解決しようとする課題】電源層と接地層間に薄
膜コンデンサを内蔵した基板は非常に製造歩留が悪く,
従って高価であるという問題を生じていた。
膜コンデンサを内蔵した基板は非常に製造歩留が悪く,
従って高価であるという問題を生じていた。
【００１０】本発明は電源層と接地層間に薄膜コンデン
サを内蔵した基板の製造歩留を向上させることを目的と
する。
サを内蔵した基板の製造歩留を向上させることを目的と
する。
【００１１】
【課題を解決するための手段】上記課題の解決は，１）
基板 1上に順に形成された接地層 2と誘電層 3と複数の
パターンに分割された第１の電源層41〜44および第１の
電源層とは異なる層に形成された第２の電源層 8とを有
し，該第１の電源層のうち該接地層と短絡しているパタ
ーン以外の該第１の電源層が該第２の電源層に接続され
ている多層配線基板, あるいは２）前記１）の記述にお
いて，接地層と電源層を入れ換えた多層配線基板により
達成される。
基板 1上に順に形成された接地層 2と誘電層 3と複数の
パターンに分割された第１の電源層41〜44および第１の
電源層とは異なる層に形成された第２の電源層 8とを有
し，該第１の電源層のうち該接地層と短絡しているパタ
ーン以外の該第１の電源層が該第２の電源層に接続され
ている多層配線基板, あるいは２）前記１）の記述にお
いて，接地層と電源層を入れ換えた多層配線基板により
達成される。
【００１２】
【作用】図１は本発明の原理説明図である。図におい
て，基板 1の上に接地層 2, 誘電層 3を積層し，その上
に分割された電源層41，42, 43, 44を形成する。ここ
で，欠陥部 5により電源層43は絶縁不良であるとする。
て，基板 1の上に接地層 2, 誘電層 3を積層し，その上
に分割された電源層41，42, 43, 44を形成する。ここ
で，欠陥部 5により電源層43は絶縁不良であるとする。
【００１３】次いで, 基板上に絶縁層 6を被着し，絶縁
層にはVIA(層間接続導体) 71, 72,74が形成され，対応
する電源層41，42, 44に接続されている。絶縁不良であ
る電源層43はどこにも接続されていない。
層にはVIA(層間接続導体) 71, 72,74が形成され，対応
する電源層41，42, 44に接続されている。絶縁不良であ
る電源層43はどこにも接続されていない。
【００１４】次いで，第２の電源層 8が形成され，その
上に絶縁層 9を介して信号層10が形成されている。本発
明は，電源層41，42, 43, 44を形成した後, 電源層と接
地層間の絶縁を検査し，絶縁不良の電源層を第２の電源
層 8に接続しないことにより，不良の救済をはかること
ができる。その結果，基板の製造歩留を向上させること
ができる。
上に絶縁層 9を介して信号層10が形成されている。本発
明は，電源層41，42, 43, 44を形成した後, 電源層と接
地層間の絶縁を検査し，絶縁不良の電源層を第２の電源
層 8に接続しないことにより，不良の救済をはかること
ができる。その結果，基板の製造歩留を向上させること
ができる。
【００１５】
【実施例】本発明の一実施例を図１を用いて説明する。
基板 1としてシリコン(Si)ウエハを用いる。その上に接
地層として, Crを 0.1μｍ, Cuを 5μｍ, Crを 0.1μｍ
を連続して被着する。次いでその上にプラズマCVD 法に
より, 誘電層 3として二酸化シリコン(SiO2)膜を 0.5μ
ｍ被着する。さらにその上に接地層と同じCr/Cu/Cr層を
被着し，パターニングして分割された電源層41，42, 4
3, 44を形成する。
基板 1としてシリコン(Si)ウエハを用いる。その上に接
地層として, Crを 0.1μｍ, Cuを 5μｍ, Crを 0.1μｍ
を連続して被着する。次いでその上にプラズマCVD 法に
より, 誘電層 3として二酸化シリコン(SiO2)膜を 0.5μ
ｍ被着する。さらにその上に接地層と同じCr/Cu/Cr層を
被着し，パターニングして分割された電源層41，42, 4
3, 44を形成する。
【００１６】次に, 分割された電源層41，42, 43, 44と
接地層 2との間の絶縁を検査し，絶縁不良のパターンの
位置を記録しておく。次いで，基板上に絶縁膜 6として
感光性ポリイミド膜を塗布し, マスクを介してVIA の部
分以外を露光する。絶縁不良の部分はVIA の部分に露光
を追加してVIA が形成されないようにする。感光性ポリ
イミドはネガ型の露光特性を持つので, 追加露光により
VIA は形成されなくなる。露光後, 感光性ポリイミドを
現像し，熱処理を行って硬化させる。
接地層 2との間の絶縁を検査し，絶縁不良のパターンの
位置を記録しておく。次いで，基板上に絶縁膜 6として
感光性ポリイミド膜を塗布し, マスクを介してVIA の部
分以外を露光する。絶縁不良の部分はVIA の部分に露光
を追加してVIA が形成されないようにする。感光性ポリ
イミドはネガ型の露光特性を持つので, 追加露光により
VIA は形成されなくなる。露光後, 感光性ポリイミドを
現像し，熱処理を行って硬化させる。
【００１７】さらに, Cr/Cu/Cr層と感光性ポリイミドを
用いて, 多層配線を形成し，基板を完成する。図２は本
発明の他の実施例を説明する断面図である。
用いて, 多層配線を形成し，基板を完成する。図２は本
発明の他の実施例を説明する断面図である。
【００１８】この例では，電源層41，42, 43, 44と第２
の電源層 8との間に信号層10, 11が挟まれて，ストリッ
プラインを形成している。なお，この構成において，電
源層と接地層を入れ換えた構造としてもよい。
の電源層 8との間に信号層10, 11が挟まれて，ストリッ
プラインを形成している。なお，この構成において，電
源層と接地層を入れ換えた構造としてもよい。
【００１９】
【発明の効果】本発明によれば，電源層と接地層間に薄
膜コンデンサを内蔵した基板の製造歩留を著しく向上さ
せることができた。
膜コンデンサを内蔵した基板の製造歩留を著しく向上さ
せることができた。
【図１】 本発明の原理説明図
【図２】 本発明の他の実施例を説明する断面図
【図３】 従来例による多層配線基板の断面図
1 基板でSi基板 2 接地層でCr/Cu/Cr層 3 誘電層でCVD SiO2層 4 電源層でCr/Cu/Cr層 41, 42, 43, 44 分割された電源層 5 誘電層の欠陥部 6 絶縁層でポリイミド膜 71, 72, 74 VIA(層間接続導体) 8 第２の電源層でCr/Cu/Cr層 9 絶縁層でポリイミド膜 10, 11 信号層でCr/Cu/Cr層
Claims (2)
- 【請求項１】 基板(1) 上に順に形成された接地層(2)
と誘電層(3）と複数のパターンに分割された第１の電源
層（41〜44) および第１の電源層とは異なる層に形成さ
れた第２の電源層(8) とを有し，該第１の電源層のうち
該接地層と短絡しているパターン以外の該第１の電源層
が該第２の電源層に接続されていることを特徴とする多
層配線基板。 - 【請求項２】 請求項１の記述において，接地層と電源
層を入れ換えたことを特徴とする多層配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4336453A JPH06188571A (ja) | 1992-12-17 | 1992-12-17 | 多層配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4336453A JPH06188571A (ja) | 1992-12-17 | 1992-12-17 | 多層配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06188571A true JPH06188571A (ja) | 1994-07-08 |
Family
ID=18299298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4336453A Withdrawn JPH06188571A (ja) | 1992-12-17 | 1992-12-17 | 多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06188571A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006210776A (ja) * | 2005-01-31 | 2006-08-10 | Ibiden Co Ltd | コンデンサ内蔵パッケージ基板及びその製法 |
| JP2009010411A (ja) * | 2008-08-22 | 2009-01-15 | National Institute Of Advanced Industrial & Technology | 多層微細配線構造 |
| JP2012009613A (ja) * | 2010-06-24 | 2012-01-12 | Fukuoka Univ | 配線基板形成方法、及び配線基板 |
-
1992
- 1992-12-17 JP JP4336453A patent/JPH06188571A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006210776A (ja) * | 2005-01-31 | 2006-08-10 | Ibiden Co Ltd | コンデンサ内蔵パッケージ基板及びその製法 |
| US7755166B2 (en) | 2005-01-31 | 2010-07-13 | Ibiden Co., Ltd. | Package substrate with built-in capacitor and manufacturing method thereof |
| JP4512497B2 (ja) * | 2005-01-31 | 2010-07-28 | イビデン株式会社 | コンデンサ内蔵パッケージ基板及びその製法 |
| JP2009010411A (ja) * | 2008-08-22 | 2009-01-15 | National Institute Of Advanced Industrial & Technology | 多層微細配線構造 |
| JP2012009613A (ja) * | 2010-06-24 | 2012-01-12 | Fukuoka Univ | 配線基板形成方法、及び配線基板 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |