JP2013089986A - ディジタル制御発振装置および高周波信号処理装置 - Google Patents
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- 230000010355 oscillation Effects 0.000 title claims abstract description 166
- 238000012545 processing Methods 0.000 title claims description 28
- 239000002184 metal Substances 0.000 claims description 74
- 238000000034 method Methods 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 10
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 230000000295 complement effect Effects 0.000 claims description 8
- 238000001514 detection method Methods 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 230000008569 process Effects 0.000 claims description 4
- 238000012935 Averaging Methods 0.000 claims description 2
- 230000009467 reduction Effects 0.000 abstract description 3
- 101100437089 Drosophila melanogaster ATPsynO gene Proteins 0.000 abstract 2
- 230000003321 amplification Effects 0.000 abstract 1
- 238000003199 nucleic acid amplification method Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 60
- 238000010586 diagram Methods 0.000 description 29
- 230000003071 parasitic effect Effects 0.000 description 27
- 230000005540 biological transmission Effects 0.000 description 26
- 239000003990 capacitor Substances 0.000 description 23
- DELJNDWGTWHHFA-UHFFFAOYSA-N 1-azaniumylpropyl(hydroxy)phosphinate Chemical compound CCC(N)P(O)(O)=O DELJNDWGTWHHFA-UHFFFAOYSA-N 0.000 description 19
- 101710145642 Probable Xaa-Pro aminopeptidase P Proteins 0.000 description 19
- XNPKNHHFCKSMRV-UHFFFAOYSA-N 4-(cyclohexylamino)butane-1-sulfonic acid Chemical compound OS(=O)(=O)CCCCNC1CCCCC1 XNPKNHHFCKSMRV-UHFFFAOYSA-N 0.000 description 17
- 239000004065 semiconductor Substances 0.000 description 16
- 238000004891 communication Methods 0.000 description 14
- 239000013256 coordination polymer Substances 0.000 description 14
- 230000000694 effects Effects 0.000 description 9
- 101100444285 Arabidopsis thaliana DYAD gene Proteins 0.000 description 7
- 101150016929 SWI1 gene Proteins 0.000 description 7
- 101100489717 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND2 gene Proteins 0.000 description 7
- 230000006870 function Effects 0.000 description 7
- 101150011461 SWI3 gene Proteins 0.000 description 6
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 102100034033 Alpha-adducin Human genes 0.000 description 5
- 101100171060 Caenorhabditis elegans div-1 gene Proteins 0.000 description 5
- 101000799076 Homo sapiens Alpha-adducin Proteins 0.000 description 5
- 101000629598 Rattus norvegicus Sterol regulatory element-binding protein 1 Proteins 0.000 description 5
- 230000009286 beneficial effect Effects 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 5
- 238000012795 verification Methods 0.000 description 5
- 102100024348 Beta-adducin Human genes 0.000 description 4
- 101000689619 Homo sapiens Beta-adducin Proteins 0.000 description 4
- 101100489713 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND1 gene Proteins 0.000 description 4
- 238000001228 spectrum Methods 0.000 description 4
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 3
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 3
- 101000702559 Homo sapiens Probable global transcription activator SNF2L2 Proteins 0.000 description 3
- 101000702545 Homo sapiens Transcription activator BRG1 Proteins 0.000 description 3
- 102100031027 Transcription activator BRG1 Human genes 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 238000003786 synthesis reaction Methods 0.000 description 3
- -1 AMPM Chemical compound 0.000 description 2
- 102100034004 Gamma-adducin Human genes 0.000 description 2
- 101000799011 Homo sapiens Gamma-adducin Proteins 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000007562 laser obscuration time method Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000010187 selection method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
- H03B5/1237—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator
- H03B5/1262—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising switched elements
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- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
- H03B5/1206—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification
- H03B5/1212—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification the amplifier comprising a pair of transistors, wherein an output terminal of each being connected to an input terminal of the other, e.g. a cross coupled pair
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- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/02—Automatic control of frequency or phase; Synchronisation using a frequency discriminator comprising a passive frequency-determining element
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H03L7/08—Details of the phase-locked loop
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Abstract
【解決手段】例えば、発振出力ノードOscP,OscM間に並列に結合されるアンプ回路ブロックAMPBK、コイル素子LP,LM、複数の単位容量ユニットCIU等を備え、各CIUは、容量素子CIp,CImと、当該CIp,CImを発振周波数の設定パラメータとして寄与させるか否かを選択するスイッチSWIを備える。ここで、SWIは、デコーダ回路DECからのオン・オフ制御線BIT_CIによって駆動され、当該BIT_CIは、シールド部GSによってOscP,OscMとの間でシールドされる。
【選択図】図1
Description
《ディジタル制御発振回路の概略回路構成》
図1は、本発明の実施の形態1によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路の概略的な構成例を示す回路図である。図1に示すディジタル制御発振回路DCOは、アンプ回路ブロックAMPBKと、コイル素子LP,LMと、3系統の容量バンクCABS,CINT,CFRACと、デコーダ回路DECを備えている。AMPBKは、負性抵抗回路として機能し、正極側発振出力ノードOscPを入力、負極側発振出力ノードOscMを出力として反転動作を行うアンプ回路AMPMと、その逆に、OscMを入力、OscPを出力として反転動作を行うアンプ回路AMPPを備える。
図2は、図1のディジタル制御発振回路において、その各単位容量ユニット内のスイッチ周りの詳細な構成例を示す回路図である。図2には、図1における容量バンクCINT内の1個の単位容量ユニットCIUを代表として、その構成例が示されている。図2の例では、スイッチSWIが、容量素子CIpとCImの間に設けられた3個のスイッチSWI1〜SWI3で構成される。SWI1は、CIpの一端(ノードSWID)とCImの一端(ノードSWIS)との間にソース・ドレイン経路が形成されたNMOSトランジスタで構成される。SWI2は、SWIDと接地電源電圧GNDの間にソース・ドレイン経路が形成されたNMOSトランジスタで構成され、SWI3は、SWISとGNDの間にソース・ドレイン経路が形成されたNMOSトランジスタで構成される。GNDは、例えば図1におけるGND2が用いられる。SWI1〜SWI3を構成する各NMOSトランジスタのゲートは、CIUが備えるオン・オフ制御ノードBITNDに接続され、このBITNDが前述したオン・オフ制御線BIT(図1ではBIT_CI)で駆動される。
図4は、図1のディジタル制御発振回路において、その容量バンクのレイアウト概要の一例を表す模式図である。図4には、図1における容量バンクCINTのレイアウト概要が示されており、ここでは、簡略化して、8行×4列のマトリックス状に32個の単位容量ユニットCIUが配置されている。ただし、CINTは、実際には、例えば、32行×64列のマトリックスに伴う2048個のCIUを備える。図4において、発振出力ノードOscPは、行方向に沿って延伸する発振出力ノード(発振出力配線)OscPrと、そこから等間隔で分岐し、列方向に沿って並んで延伸する4本の発振出力ノード(発振出力配線)OscPc[0]〜OscPc[3]を含む。同様に、発振出力ノードOscMは、行方向に沿って延伸する発振出力ノード(発振出力配線)OscMrと、そこから等間隔で分岐し、列方向に沿って並んで延伸する4本の発振出力ノード(発振出力配線)OscMc[0]〜OscMc[3]を含む。
図5は、本発明の前提として検討したディジタル制御発振回路において、そのDNLが悪化する要因の一例を表す説明図である。例えば、図5において、仮に、各オン・オフ制御線BITと発振出力ノードOscP,OscMとのレイアウト関係が、完全に対称となっていれば、BITとOscP,OscMとの間の寄生容量CPp,CPmの大きさは等しくなり(CPp=CPm=CP)、DNLの悪化を抑制できる可能性がある。より具体的には、CPp,CPmがOscP,OscMに与える影響度合いは、実際にはBITの電圧レベル(インピーダンスZLOG)に応じて変動し得るが、CPp,CPmの大きさが同一であれば、その影響がOscP,OscMに対して均等に加わり、DNLの悪化を十分に抑制できる可能性がある。
図6は、図4のレイアウト概要において、その各単位容量ユニット周りの詳細なレイアウト構成例ならびにデバイス断面構造例を示す平面図および断面図である。図6において、単位容量ユニットCIU内の各符号は、前述した図2の各符号に対応している。図2に示されない各符号において、M1,M2,M3,M4は、それぞれ第1、第2、第3、第4メタル配線層であり、CTは各メタル配線層間を適宜接続するコンタクト層であり、ISLは各メタル配線層を覆う絶縁膜である。また、図6に示す断面図(A−A’間断面およびB−B’間断面)では、メタル配線層の部分が抽出して示されているが、実際には、その下層(Z軸方向)に半導体基板が存在する。
図7は、本発明の実施の形態1によるディジタル制御発振装置において、図1のディジタル制御発振回路を適用したディジタルPLL回路の概略構成例を示すブロック図である。図7に示すディジタルPLL回路(ディジタル制御発振装置)DPLLは、時間差検出回路(ディジタル位相比較部)TDC、ディジタルロウパスフィルタ(ディジタルループフィルタ)DLPFと、ディジタル制御発振回路DCO、マルチモジュラス周波数分周回路(分周部)MMD、シグマデルタ変調回路(又はデルタシグマ変調回路)SDMを備えている。このDCOに図1の構成例が適用される。
《容量バンクのレイアウト概要[2]》
図8は、本発明の実施の形態2によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路内の容量バンクのレイアウト概要の一例を表す模式図である。図8に示す容量バンクCINTaは、前述した図4の容量バンクCINTの変形例となっており、図4のCINTと比較すると、オン・オフ制御線BIT_CIに加えてデコーダ回路DEC内のロジック回路LOG[0]〜LOG[3]が、シールド部GSによって保護された点が異なっている。これ以外の構成に関しては、図4の場合と同様であるため、詳細な説明は省略する。
図9は、本発明の実施の形態2によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路の概略的なレイアウト構成例を示す平面図である。図9に示す各符号は、図1に示した各符号に対応している。図9に示すディジタル制御発振回路DCOは、略リング状に形成され、Y軸対称に配置されたメタル配線(LP,LM)を備えている。当該メタル配線は、その中点(中点タップ)に固定電圧(交流的な接地電源電圧)V3が印加され、当該中点タップを基準として一方の側でコイル素子LPを実現し、他方の側でコイル素子LMを実現する。当該リングの内側には、Y軸方向に向けて順に第1領域AR1、第2領域AR2、第3領域AR3が設けられる。
図10は、図8および図9において、そのロジック回路と発振出力ノードとの配線層の関係例を表す説明図である。例えば図8および図9の例では、ロジック回路LOGは、特に発振出力ノードOscMに近接して配置され、加えてLP,LM(実質的にOscP,OscM)にも近接して配置される。したがって、図8で述べたように、LOGとOscP,OscMとの間の寄生容量が問題となる恐れがある。そこで、図10に示すようにLOGとOscP,OscMとの間に位置する配線層にシールド部(シールド層)GSを設けることが有益となる。
《容量バンクのレイアウト概要[3]》
図11は、本発明の実施の形態3によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路内の容量バンクのレイアウト概要の一例を表す模式図である。図11に示す容量バンクCINTbは、前述した図8の容量バンクCINTaの変形例となっており、説明の便宜上、図8のCINTaにおける単位容量ユニットCIUの1列部分(ここでは8個のCIU)を代表的に抽出したものとなっている。ここで、図11のCINTbは、図8のCINTaと比較して、各オン・オフ制御線BIT_CI[0]〜BIT_CI[3]を駆動するロジック回路LOG内のバッファ回路BF0w1,BF1w2,BF2w4,BF4w1が示された点が異なっている。そして、この各バッファ回路の駆動能力に重み付けを行った点が特徴となっている。これ以外の構成に関しては、図8の場合と同様であるため、詳細な説明は省略する。
図14は、図11の構成例を適用した図1のDCO回路におけるDNLの検証結果を示す図であり、図15は、図14の比較例として、本発明の前提として検討したDCO回路におけるDNLの検証結果を示す図である。図14および図15において、横軸は、ディジタルコード(図1のW_INT(BIT_CI)に該当)であり、縦軸はDNL[LSB]である。まず、図15に示すように、本発明の前提となるDCO回路(すなわち前述したシールド方式および重み付け方式を備えないDCO回路)では、DNLの値が大きくなっており、一般的に最低限必要とされる|LSB/2|以内の条件を満たせなくなっている。一方、図14では、DNLの値が大きく低減されており、|LSB/2|に対しても十分にマージンが確保されている。
《高周波信号処理装置の各種概略構成》
本実施の形態4では、実施の形態1〜実施の形態3で説明したようなディジタル制御発振装置を備えた各種無線通信システム(代表的には携帯電話機)用の高周波信号処理装置の各種構成例について説明する。
AMPBK アンプ回路ブロック
AMPM,AMPP アンプ回路
AR 領域
BF バッファ回路
BIT オン・オフ制御線(オン・オフ制御信号)
BITND オン・オフ制御ノード
CA,CI,CF 容量素子
CABS,CINT,CFRAC 容量バンク
CIU 単位容量ユニット
CODE ディジタルコード
COX ゲート絶縁膜
CP 寄生容量
CT コンタクト層
DAT−AM 振幅変調用コード
DAT−DIVN 分周比設定コード
DAT−PM 位相変調用コード
DCO ディジタル制御発振回路
DEC デコーダ回路
DF 拡散層
DIV,DIVN 分周回路
DLPF ディジタルロウパスフィルタ
DPLL ディジタルPLL回路
DRV ドライバ回路
FDIV 分周発振信号
GND 接地電源電圧
GS シールド部
GT ゲート層
IOL ロジック制御回路
ISL 絶縁膜
LNA ロウノイズアンプ回路
LP,LM コイル素子
LPFT,LPFR ロウパスフィルタ
M メタル配線層
MIX 振幅変調用ミキサ回路
MIXR 受信用ミキサ回路
MIXT 送信用ミキサ回路
MMD マルチモジュラス周波数分周回路
OscP,OscM 発振出力ノード
PGA プログラマブルゲイン回路
PLLCTL PLL制御回路
PLLOUT 発振出力信号
REF 基準発振信号
RFIC 高周波信号処理装置
RXIN 受信高周波信号
SDDCO DCO用シグマデルタ変調回路
SDM シグマデルタ変調回路
SUB 半導体基板
SWA,SWI,SWF スイッチ
TDC 時間差検出回路
TXIN 送信ベースバンド信号
TXOUT 送信高周波信号
V 固定電圧
VDD 電源電圧
VDRV 可変ドライバ回路
VGA 可変増幅回路
W_ABS 自動バンド制御信号
W_FRAC 分数容量値制御信号
W_INT 整数容量値制御信号
Claims (17)
- 相補の発振出力信号が出力される第1及び第2発振出力ノードと、
前記第1発振出力ノードと前記第2発振出力ノードとの間に結合されるコイル素子と、
前記第1発振出力ノードと前記第2発振出力ノードとの間に並列に結合される複数の容量ユニットと、
前記第1発振出力ノードと前記第2発振出力ノードとの間に負性抵抗を生成する負性抵抗生成回路と、
前記複数の容量ユニットを制御する制御回路とを備え、
前記複数の容量ユニットのそれぞれは、
容量素子と、
前記容量素子を、発振周波数の設定パラメータとして前記第1及び第2発振出力ノードに結合するか否かを選択する制御ノードとを備え、
前記制御回路は、複数の制御線を介して前記複数の容量ユニット内の各制御ノードを駆動し、
前記複数の制御線と前記第1及び第2発振出力ノードとの間には、前記複数の制御線と前記第1及び第2発振出力ノードとの間が実効的にシールドされるように第1シールド層が配置されることを特徴とするディジタル制御発振装置。 - 請求項1記載のディジタル制御発振装置において、
前記第1シールド層の一部は、断面上で、前記複数の制御線の周りを全て囲むように配置されることを特徴とするディジタル制御発振装置。 - 請求項2記載のディジタル制御発振装置において、
前記複数の制御線は、第1制御線と第2制御線を含み、
前記第1制御線は、前記複数の容量ユニットのうちの2のN(Nは0以上の整数)乗個の容量ユニットの前記制御ノードに結合され、
前記第2制御線は、前記複数の容量ユニットのうちの2のM(Mは0以上の整数)乗個の容量ユニットの前記制御ノードに結合され、
前記制御回路は、
前記第1制御線を駆動する第1バッファ回路と、
前記第2制御線を駆動する第2バッファ回路とを備え、
前記第2バッファ回路の駆動能力は、前記第1バッファ回路の駆動能力を基準として、2の(M−N)乗倍となっていることを特徴とするディジタル制御発振装置。 - 請求項3記載のディジタル制御発振装置において、さらに、
前記相補の発振出力信号を分周し、分周発振信号を出力する分周回路と、
予め入力された基準発振信号の位相と前記分周発振信号の位相を比較し、当該比較結果を第1ディジタルコードとして出力する位相差検出回路と、
前記第1ディジタルコードを対象に平均化処理を行い、第2ディジタルコードを出力するディジタルフィルタと、
前記分周回路に分周比を設定すると共に、当該分周比を時系列的に変化させるシグマデルタ変調回路とを備え、
前記制御回路は、前記第2ディジタルコードの大きさに応じて前記複数の容量ユニット内の各制御ノードを駆動することを特徴とするディジタル制御発振装置。 - 請求項1記載のディジタル制御発振装置において、
前記負性抵抗生成回路は、第1電源で動作し、
前記制御回路は、前記第1電源と異なる第2電源で動作し、
前記第1シールド層には、前記第2電源が供給されることを特徴とするディジタル制御発振装置。 - 請求項1記載のディジタル制御発振装置において、さらに、
前記制御回路と前記第1及び第2発振出力ノードとの間には、前記制御回路と前記第1及び第2発振出力ノードとの間が実効的にシールドされるように第2シールド層が配置されることを特徴とするディジタル制御発振装置。 - 請求項1記載のディジタル制御発振装置において、
前記複数の容量ユニットのそれぞれは、
一端が前記第1発振出力ノードに結合される第1容量素子と、
一端が前記第2発振出力ノードに結合される第2容量素子と、
前記第1容量素子の他端と前記第2容量素子の他端に結合され、前記制御ノードによってオン・オフが制御される第1スイッチと、
前記第1容量素子の他端と電源ノードの間に結合され、前記制御ノードによってオン・オフが制御される第2スイッチと、
前記第2容量素子の他端と前記電源ノードの間に結合され、前記制御ノードによってオン・オフが制御される第3スイッチとを備えることを特徴とするディジタル制御発振装置。 - 略リング状に形成され、第1軸を基準に対称に配置され、中点が交流的に接地されることで中点を基準として一方の側に第1コイル素子を、他方の側に第2コイル素子をそれぞれ実現するコイル用メタル配線と、
前記コイル用メタル配線の前記第1コイル素子側から分岐し、前記第1軸と直交する第2軸に沿って延伸するK(Kは1以上の整数)本の第1発振出力ノード用メタル配線と、
前記コイル用メタル配線の前記第2コイル素子側から分岐し、前記第2軸に沿って延伸するK本の第2発振出力ノード用メタル配線と、
前記略リング状の形状を持つ前記コイル用メタル配線のリング内に形成され、マトリックス状に配置される複数の第1容量ユニットを含む第1容量バンクと、
前記コイル用メタル配線の前記リング内に形成され、前記複数の第1容量ユニットを制御する第1制御回路と、
前記コイル用メタル配線の前記リング内に形成され、前記K本の第1発振出力ノード用メタル配線と前記K本の第2発振出力ノード用メタル配線との間に負性抵抗を生成する負性抵抗生成回路とを備え、
前記複数の第1容量ユニットのそれぞれは、
第1容量素子と、
前記第1容量素子を、発振周波数の設定パラメータとして前記K本の第1発振出力ノード用メタル配線と前記K本の第2発振出力ノード用メタル配線に結合するか否かを選択する制御ノードとを備え、
前記第1制御回路は、複数の制御用メタル配線を介して前記複数の第1容量ユニット内の各制御ノードを駆動し、
前記複数の制御用メタル配線と、前記K本の第1発振出力ノード用メタル配線、前記K本の第2発振出力ノード用メタル配線、および前記コイル用メタル配線との間には、前記複数の制御用メタル配線と、前記K本の第1発振出力ノード用メタル配線、前記K本の第2発振出力ノード用メタル配線、および前記コイル用メタル配線との間が実効的にシールドされるように第1シールド層が配置されることを特徴とするディジタル制御発振装置。 - 請求項8記載のディジタル制御発振装置において、
前記複数の制御用メタル配線は、前記マトリックス状に配置される前記複数の第1容量ユニットの合間の領域に配置され、
前記第1シールド層は、前記合間の領域を断面で見た場合に、
前記複数の制御用メタル配線の上層に配置される第1シールド用メタル配線と、
前記複数の制御用メタル配線の下層に配置される第2シールド用メタル配線と、
前記複数の制御用メタル配線の左右に配置され、前記第1シールド用メタル配線と前記第2シールド用メタル配線とを接続する複数のコンタクト層ならびに単数又は複数の第3シールド用メタル配線とを有することを特徴とするディジタル制御発振装置。 - 請求項9記載のディジタル制御発振装置において、
前記複数の制御用メタル配線は、第1制御用メタル配線と第2制御用メタル配線を含み、
前記第1制御用メタル配線は、前記複数の第1容量ユニットのうちの2のN(Nは0以上の整数)乗個の第1容量ユニットにおける前記制御ノードに結合され、
前記第2制御用メタル配線は、前記複数の第1容量ユニットのうちの2のM(Mは0以上の整数)乗個の第1容量ユニットにおける前記制御ノードに結合され、
前記第1制御回路は、
前記第1制御用メタル配線を駆動する第1バッファ回路と、
前記第2制御用メタル配線を駆動する第2バッファ回路とを備え、
前記第2バッファ回路の駆動能力は、前記第1バッファ回路の駆動能力を基準として、2の(M−N)乗倍となっていることを特徴とするディジタル制御発振装置。 - 請求項8記載のディジタル制御発振装置において、
前記負性抵抗生成回路は、第1電源で動作し、
前記第1制御回路は、前記第1電源と異なる第2電源で動作し、
前記第1シールド層には、前記第2電源が供給されることを特徴とするディジタル制御発振装置。 - 請求項8記載のディジタル制御発振装置において、さらに、
前記第1制御回路と、前記K本の第1発振出力ノード用メタル配線、前記K本の第2発振出力ノード用メタル配線、および前記コイル用メタル配線との間には、前記第1制御回路と、前記K本の第1発振出力ノード用メタル配線、前記K本の第2発振出力ノード用メタル配線、および前記コイル用メタル配線との間が実効的にシールドされるように第2シールド層が配置されることを特徴とするディジタル制御発振装置。 - 請求項12記載のディジタル制御発振装置において、
前記第1制御回路は、断面上で第I(Iは1以上の整数)メタル配線層以下によって形成され、
前記コイル用メタル配線、前記K本の第1発振出力ノード用メタル配線および前記K本の第2発振出力ノード用メタル配線は、断面上で第Jメタル配線層以上によって形成され、
前記第Jメタル配線層は、前記第Iメタル配線層よりも2層以上、上層であり、
前記第2シールド層は、平面上で前記第1制御回路の形成領域を包含する領域で、かつ断面上で前記第Iメタル配線層よりも上層に位置し、前記第Jメタル配線層よりも下層に位置するメタル配線層によって形成されることを特徴とするディジタル制御発振装置。 - 請求項8記載のディジタル制御発振装置において、
前記負性抵抗生成回路は、前記コイル用メタル配線の前記リング内で略中心部分に配置されることを特徴とするディジタル制御発振装置。 - 第1ディジタル制御発振回路と、
前記第1ディジタル制御発振回路を用いてベースバンド信号のアップコンバートを行う周波数変換回路とを備え、
前記第1ディジタル制御発振回路は、
相補の発振出力信号が出力される第1及び第2発振出力ノードと、
前記第1発振出力ノードと前記第2発振出力ノードとの間に結合されるコイル素子と、
前記第1発振出力ノードと前記第2発振出力ノードとの間に並列に結合される複数の容量ユニットと、
前記第1発振出力ノードと前記第2発振出力ノードとの間に負性抵抗を生成する負性抵抗生成回路と、
前記複数の容量ユニットを制御する制御回路とを備え、
前記複数の容量ユニットのそれぞれは、
容量素子と、
前記容量素子を、発振周波数の設定パラメータとして前記第1及び第2発振出力ノードに結合するか否かを選択する制御ノードとを備え、
前記制御回路は、複数の制御線を介して前記複数の容量ユニット内の各制御ノードを駆動し、
前記複数の制御線と前記第1及び第2発振出力ノードとの間には、前記複数の制御線と前記第1及び第2発振出力ノードとの間が実効的にシールドされるように第1シールド層が配置されることを特徴とする高周波信号処理装置。 - 請求項15記載の高周波信号処理装置において、
前記第1シールド層の一部は、断面上で、前記複数の制御線の周りを全て囲むように配置されることを特徴とする高周波信号処理装置。 - 請求項16記載の高周波信号処理装置において、
前記複数の制御線は、第1制御線と第2制御線を含み、
前記第1制御線は、前記複数の容量ユニットのうちの2のN(Nは0以上の整数)乗個の容量ユニットの前記制御ノードに結合され、
前記第2制御線は、前記複数の容量ユニットのうちの2のM(Mは0以上の整数)乗個の容量ユニットの前記制御ノードに結合され、
前記制御回路は、
前記第1制御線を駆動する第1バッファ回路と、
前記第2制御線を駆動する第2バッファ回路とを備え、
前記第2バッファ回路の駆動能力は、前記第1バッファ回路の駆動能力を基準として、2の(M−N)乗倍となっていることを特徴とする高周波信号処理装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011225598A JP5847527B2 (ja) | 2011-10-13 | 2011-10-13 | ディジタル制御発振装置および高周波信号処理装置 |
US13/651,390 US8884708B2 (en) | 2011-10-13 | 2012-10-13 | Digitally controlled oscillator device and high frequency signal processing device |
US14/513,644 US9300306B2 (en) | 2011-10-13 | 2014-10-14 | Digitally controlled oscillator device and high frequency signal processing device |
US15/069,970 US9735731B2 (en) | 2011-10-13 | 2016-03-15 | Digitally controlled oscillator device and high frequency signal processing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011225598A JP5847527B2 (ja) | 2011-10-13 | 2011-10-13 | ディジタル制御発振装置および高周波信号処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013089986A true JP2013089986A (ja) | 2013-05-13 |
JP5847527B2 JP5847527B2 (ja) | 2016-01-27 |
Family
ID=48085606
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011225598A Expired - Fee Related JP5847527B2 (ja) | 2011-10-13 | 2011-10-13 | ディジタル制御発振装置および高周波信号処理装置 |
Country Status (2)
Country | Link |
---|---|
US (3) | US8884708B2 (ja) |
JP (1) | JP5847527B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9673755B1 (en) | 2016-02-09 | 2017-06-06 | Cognitive Systems Corp. | Controlling a switched capacitor bank in a voltage controlled oscillator for wireless sensor devices |
WO2018067406A1 (en) | 2016-10-07 | 2018-04-12 | Analog Devices, Inc. | Apparatus and methods for frequency tuning of rotary traveling wave oscillators |
US9929722B1 (en) * | 2017-01-30 | 2018-03-27 | International Business Machines Corporation | Wire capacitor for transmitting AC signals |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08274167A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | 半導体装置 |
JP2006245551A (ja) * | 2005-02-02 | 2006-09-14 | Ricoh Co Ltd | 半導体集積装置及びそのシールド配線方法 |
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JP2010056856A (ja) * | 2008-08-28 | 2010-03-11 | Renesas Technology Corp | 半導体集積回路 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ATE309641T1 (de) * | 2000-09-15 | 2005-11-15 | Cit Alcatel | Spannungsgesteuerter oszillator mit automatischer mittenfrequenzeinstellung |
US7715836B2 (en) * | 2002-09-03 | 2010-05-11 | Broadcom Corporation | Direct-conversion transceiver enabling digital calibration |
US7576382B2 (en) | 2005-02-02 | 2009-08-18 | Ricoh Company, Ltd. | Semiconductor integrated device and method of providing shield interconnection therein |
JP2010010864A (ja) * | 2008-06-25 | 2010-01-14 | Nec Corp | 電圧制御発振器 |
-
2011
- 2011-10-13 JP JP2011225598A patent/JP5847527B2/ja not_active Expired - Fee Related
-
2012
- 2012-10-13 US US13/651,390 patent/US8884708B2/en active Active
-
2014
- 2014-10-14 US US14/513,644 patent/US9300306B2/en active Active
-
2016
- 2016-03-15 US US15/069,970 patent/US9735731B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08274167A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | 半導体装置 |
JP2006245551A (ja) * | 2005-02-02 | 2006-09-14 | Ricoh Co Ltd | 半導体集積装置及びそのシールド配線方法 |
US20080122670A1 (en) * | 2006-11-29 | 2008-05-29 | Sitime Corporation | Precision capacitor array |
US20090184771A1 (en) * | 2008-01-17 | 2009-07-23 | Texas Instruments Incorporated | Systems and Methods for Reducing Flicker Noise in an Oscillator |
JP2010056856A (ja) * | 2008-08-28 | 2010-03-11 | Renesas Technology Corp | 半導体集積回路 |
Also Published As
Publication number | Publication date |
---|---|
US9735731B2 (en) | 2017-08-15 |
US8884708B2 (en) | 2014-11-11 |
US20150028926A1 (en) | 2015-01-29 |
JP5847527B2 (ja) | 2016-01-27 |
US20160197581A1 (en) | 2016-07-07 |
US20130093523A1 (en) | 2013-04-18 |
US9300306B2 (en) | 2016-03-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140814 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140904 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20150226 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20150226 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150731 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150811 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151008 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20151125 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5847527 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |