DE19913140C2 - Elektrische integrierte Schaltung - Google Patents
Elektrische integrierte SchaltungInfo
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- DE19913140C2 DE19913140C2 DE19913140A DE19913140A DE19913140C2 DE 19913140 C2 DE19913140 C2 DE 19913140C2 DE 19913140 A DE19913140 A DE 19913140A DE 19913140 A DE19913140 A DE 19913140A DE 19913140 C2 DE19913140 C2 DE 19913140C2
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- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
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Landscapes
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Description
Die Erfindung betrifft eine elektrische integrierte Schaltung mit einer
CMOS-Ausgangstreiberstufe, die mittels Schaltsteuerimpulsen von
Steuersignalquellen steuerbar ist.
Bei vielen Anwendungen muß darauf geachtet werden, daß eine der
artige Schaltung weder zu starke elektromagnetische Störabstrahlungen
aufweist noch zu sehr gegenüber der Einstrahlung von elektromagneti
schen Störstrahlungen empfindlich ist.
Aus DE 44 21 419 ist eine MOS-Treiberschaltung bekannt, die beim Treiben
Ohmscher, kapazitiver und induktiver Lasten Querströme zwischen den Aus
gangstransistoren verhindern soll. Die Schaltung weist einen ersten von einer
ersten Treiberstufe und einen zweiten von einer zweiten Treiberstufe im Ge
gentakt in leitenden bzw. nicht leitenden Zustand gesteuerten Ausgangstransi
stor auf, an deren Verbindungspunkt eine zu treibende Last anschließbar ist,
wobei zwischen einen Dateneingang und eine erste Treiberstufe eine erste
Haltestufe und zwischen den Dateneingang und die zweite Treiberstufe eine
zweite Haltestufe geschaltet sind, wobei die erste Haltestufe aufgrund eines von
der zweiten Treiberstufe gelieferten Enablesignals ein von dem Dateneingang
kommendes Datensignal an die erste Treiberstufe weitergibt, und die zweite
Haltestufe aufgrund eines von der ersten Treiberstufe gelieferten Enablesignals
das von dem Dateneingang kommende Datensignal an die zweite Treiberstufe
weitergibt. Die erste und die zweite Treiberstufe umfassen jeweils ein nieder
ohmiges und ein hochohmiges Treiberelement, wobei die hochohmigen Trei
berelemente die Ausgangstransistoren in den leitenden bzw. nicht leitenden
Zustand überführen und die niederohmigen Treiberelemente die Ausgang
stransistoren im nicht leitenden Zustand halten. Durch das Aufteilen der Trei
berstufe in jeweils ein hochohmiges und ein niederohmiges Treiberelement
wird erreicht, daß das Überführen der Ausgangstransistoren in den leitenden
bzw. nicht leitenden Zustand kontinuierlich, d. h. mit einer deutlich begrenzten
Flankensteilheit erfolgt, und trotzdem nach Erreichen des nicht leitenden Zu
stands eines Ausgangstransitors ein Querstrom zwischen den beiden Transi
storen verhindert wird. Die Haltestufe und die niederohmige Treiberstufe halten
das Ausgangssignal auch bei auftretenden Störungen auf einem definierten
Potential.
Aus US 5 315 187 ist eine MOS-Treiberschaltung bekannt aufweisend eine er
ste Parallelschaltung zwischen Steuersignalquelle und Gate-Anschluss eines
ersten Treibertransistors sowie eine zweite Parallelschaltung zwischen Steuer
signalquelle und Gate-Anschluss eines zweiten Treibertransistors, wobei die
Parallelschaltungen je aus zwei Transistoren unterschiedlichen Leitungstyps
bestehen. Dadurch wird die Treiberstufe zweistufig geschaltet, um ein Prellen
der Versorgungsspannungen zu vermeiden.
Mit der vorliegenden Erfindung wird eine integrierte Schaltung mit
CMOS-Ausgangstreiberstufe verfügbar gemacht, die zu einer erheblichen
Verbesserung des EMV-Verhaltens (EMV: Elektromagnetische Ver
träglichkeit) führt.
Eine erfindungsgemäße integrierte Schaltung ist in Anspruch 1 angege
ben und kann den abhängigen Ansprüchen gemäß weitergebildet sein.
Die bei der erfindungsgemäßen integrierten Schaltung vorgesehene Ein
schaltstromreduzierstufe führt zu einem Schalten der Ausgangstreiber
stufe mit weichen Flanken und entsprechend geringer elektromagneti
scher Störabstrahlung. Dies wird durch die Überlagerung des Durch
laßverhaltens parallel geschalteter MOS-Transistoren erreicht, von denen
einer im Einschaltzustand praktisch wie ein Ohmscher Widerstand wirkt
und der andere einen niedrigen Einschalt-Durchlaßwiderstand besitzt,
jedoch dadurch, daß sein Gate an den Gateanschluß des je anderen
Treibertransistors angeschlossen ist, mit einer Verzögerung in den
Durchlaßzustand gelangt, die von der Änderung des Gatepotentials die
ses je anderen Treibertransistors bei Schaltvorgängen abhängt. Auf diese
Weise erreicht man weiche Flankenübergänge ohne die Erfordernis von
externen zusätzlichen (= außerhalb des ICs) Filterschaltungen.
Man kann die Weichheit der Schaltflanken der Treibertransistoren erhö
hen, indem man mehrere niederohmige Transistoren in Reihenschaltung
anordnet und den hochohmigen Paralleltransistor dieser gesamten Rei
henschaltung parallel schaltet.
Man kann den Grad der Flankenweichheit auch dadurch programmierbar
machen, daß man mindestens einem der niederohmigen Transistoren
einen Überbrückungsschalttransistor parallel schaltet, mit welchem der
überbrückte Transistor wirksam oder unwirksam geschaltet werden
kann. Eine andere Möglichkeit der Programmierbarkeit der Flanken
weichheit besteht darin, mindestens einen der in Reihe geschalteten
niederohmigen Transistoren programmierbar entweder in Diodenschal
tung zu bringen oder ihn permanent leitfähig zu gestalten.
Elektromagnetische Störungen werden auch dadurch erzeugt, daß zwi
schen den Versorgungsspannungsanschlüssen der integrierten Schaltung
während Schaltvorgängen impulsförmige Querströme fließen. Dies wird
bei einer bevorzugten Ausführungsform der erfindungsgemäßen Schal
tung dadurch verhindert, daß zwischen die Steuersignalquelle und die
Einschaltstromreduzierschaltung eine Inverterstufe und eine dieser nach
folgende Querstromvermeidungsstufe geschaltet sind. Die Inverterstufe
umfaßt zwei parallel geschaltete CMOS-Inverterstufen, wobei bei jeder
Inverterstufe einer der beiden CMOS-Transistoren als schnell schaltender
Transistor und der andere der beiden CMOS-Transistoren als langsam
schaltender Transistor ausgelegt ist und wobei bei dem einen Inverter
der hochpotentialseitige P-Kanal-Transistor und bei dem anderen Inverter
der niederpotentialseitige N-Kanal-Transistor als schnell schaltender
Transistor und der jeweils andere als langsam schaltender Transistor
ausgelegt sind. Die Querstromvermeidungsstufe umfaßt eine zwischen
die beiden Versorgungsspannungsanschlüsse geschaltete Reihenschaltung
mit einem hochpotentialseitigen MOS-Transistor eines ersten Kanaltyps,
einem niederpotentialseitigen MOS-Transistor des entgegengesetzten
Kanaltyps und einer dazwischen befindlichen Parallelschaltung mit zwei
MOS-Transistoren unterschiedlichen Kanaltyps. Der hochpotentialseitige
MOS-Transistor und der MOS-Transistor der Parallelschaltung mit
entgegengesetztem Kanaltyp werden von dem Ausgang des einen Inver
ters gesteuert, während der niederpotentialseitige MOS-Transistor und
der andere MOS-Transistor der Parallelschaltung von dem Ausgang des
zweiten Inverters gesteuert werden. Die hinsichtlich der Schaltgeschwin
digkeiten asymmetrische Dimensionierung der Inverter führt dazu, daß
bei der Umschaltsteuerung der Ausgangstreiberstufe nie ein leitender
Pfad zwischen den beiden Versorgungsspannunganschlüssen über die
Querstromvermeidungsstufe entsteht, sondern die Zuführung des hohen
Versorgungsspannungspotentials bzw. des niedrigen Versorgungsspan
nungspotentials an das Gate des niederpotentialseitigen Treibertransistors
bzw. des hochpotentialseitigen Treibertransistors immer nur über den
niederpotentialseitigen MOS-Transistor und einen der beiden MOS-Tran
sistoren der Parallelschaltung bzw. über den hochpotentialseitigen MOS-
Transistor und den anderen der beiden parallelen MOS-Transistoren
geschieht, wobei von dem hochpotentialseitigen und dem niederpoten
tialsseitigen Transistorpaar einerseits und den beiden parallel geschalte
ten Transistoren andererseits immer mindestens einer im Sperrzustand
ist.
Die Dimensionsierung der Invertertransistoren als schnell oder langsam
schaltende MOS-Transistoren wird über die Dimensionierung ihres
Verhältnisses von Kanalweite zu Kanallänge bewirkt.
Eine zusätzliche Maßnahme zur Vermeidung von Querströmen durch die
beiden Treibertransistoren hindurch besteht in einer zwischen die Ein
schaltstromreduzierschaltung und die Ausgangstreiberstrufe gefügten
Schalterstufe. Diese umfaßt zwei Schalttransistoren, die je zwischen das
Gate eines der beiden Treibertransistoren und den hochpotentialseitigen
bzw. niederpotentialseitigen Versorgungsspannungsanschluß geschaltet
sind und die von je einem der beiden Inverter gesteuert werden. Auf
grund der asymmetrischen Dimensionierung der beiden Inverter kommt
es bei einer Umschaltung der Treiberstufe dazu, daß das Ausschalten des
jeweils abzuschaltenden Treibertransistors schnell und das Einschalten
des jeweils einzuschaltenden anderen Treibertransistors langsam erfolgt,
Querströme über die Reihenschaltung der beiden Treibertransistoren
somit vermieden werden.
Bei einer Ausführungsform der Erfindung wird die Flankensteilheit am
Ausgang der Ausgangstreiberstufe zusätzlich mit Hilfe einer Rückkopp
lungsstufe für jeden der beiden Treibertransistoren abgesenkt. Jede der
beiden Rückkopplungsstufen weist eine Miller-Rückkopplungsschaltung
auf, welche unter dem Einfluß der Miller-Kapazität eine Flankensteil
heitsverminderung bewirkt. Vorzugsweise besteht eine Programmier
barkeit insofern, als die Rückkopplungsstufen rückkopplungswirksam
oder rückkopplungsunwirksam schaltbar sind, wodurch unterschiedliche
Flankensteilheiten am Ausgang der Ausgangstreiberstufe einstellbar sind.
Um elektromagnetische Störungen unschädlich zu machen, die über die
Versorgungsspannungsleitungen hereinkommen, weist eine Ausführungs
form der Erfindung zwischen der Steuersignalquelle und der Einschalt
stromreduzierstufe eine Filterstufe auf. Diese ist vorzugsweise mit
Längsinduktivitäten und Längswiderständen und Querkapazitäten auf
gebaut.
Die erfindungsgemäße integrierte Schaltung kann sowohl als Ausgangs-
als auch als Eingangsschaltung konzipiert sein, wobei an einem Ein
gangs-/Ausgangs-Anschluß der integrierten Schaltung entweder Aus
gangstreiberimpulse der Ausgangstreiberstufe als Ausgangssignale abge
geben werden oder über diesen Anschluß Eingangssignale eingegeben
werden, welche von dem Anschluß auf einen Eingang eines Schmitt-
Triggers und auf einen Eingang eines Analogschalters gegeben werden.
Der Schmitt-Trigger weist bei einer bevorzugten Ausführungsform zwei
unabhängig einstellbare Schwellenwerte auf. Damit kann man den
Schmitt-Trigger daran anpassen, ob das am Anschluß eingehende Signal
hohes Rauschen und hohe Störspitzen oder niedriges Rauschen und
niedrige Störspitzen aufweist. Im Falle des Betriebs der Gesamtschaltung
als Ausgangsstufe sollte der Schmitt-Trigger einen zusätzlichen Eingang
(enable) erhalten, um Querströme im Schmitt-Trigger (während des
Pegelwechsels an inout) zu vermeiden.
Der Analogschalter kann gemäß DE 37 17 922 C2 ausgebildet sein. Ein
derartiger Analogschalter weist zwei Querzweige mit einer Reihenschal
tung aus zwei P-Kanal-MOS-Transistoren im einen Querzweig und einer
Reihenschaltung aus zwei N-Kanal-MOS-Transistoren im zweiten Quer
zweig auf, wobei in jedem Querzweig ein Schaltungspunkt zwischen den
beiden MOS-Transistoren mittels eines weiteren MOS-Transistors ent
gegengesetzten Kanaltyps zum hochpotentialseitigen bzw. niederpoten
tialseitigen Versorgungsspannungsanschluß geklemmt ist, wenn der Ana
logschalter nicht leitend geschaltet ist. Auf diese Weise wird verhindert,
daß über den abgeschalteten Analogschalter Störsignale übertragen wer
den können. Störsignalübertragungen während des Einschaltzustandes des
Analogschalters können mit Hilfe eines passiven internen Filternetzwerks
in beiden Richtungen unschädlich gemacht werden.
Um die Auswirkungen von Störsignalen, die auf Versorgungsspannungs
leitungen auftreten, möglichst gering zu halten, weisen bei einer bevor
zugten Ausführungsform der Erfindung derjenige Schaltungsteil, welcher
auf den Anschluß der integrierten Schaltung Ausgangssignale liefert, und
die Schaltungsteile, welchen über den Anschluß Eingangssignale zu
geführt werden, getrennte Spannungsversorgungsleitungen auf.
Es sei hier bemerkt, daß die Inverterstufe mit zwei Invertern unsym
metrischen Aufbaus der erwähnten Art, insbesondere in Verbindung mit
der genannten Querstromvermeidungsstufe, die Einschaltstromreduzier
stufe, die Flankensteilheitsverminderung mittels der genannten Rückkop
plungsschaltung und das Vorsehen separater Versorgungsspannungslei
tungen für den Ausgangsteil der erfindungsgemäßen Schaltung einerseits
und die Eingangsteile dieser Schaltung andererseits je unabhängig von
den anderen Schaltungsteilen eigenständige Erfindungsqualität haben.
Ausführungsformen der Erfindung werden nun anhand von Zeichnungen
näher erläutert. In den Zeichnungen zeigen:
Fig. 1 ein Blockschaltbild einer erfindungsgemäßen integrierten Schal
tung;
Fig. 2 ein Schaltungsdiagramm der in Fig. 1 gezeigten integrierten
Schaltung;
Fig. 3 eine Modifizierung der in Fig. 2 gezeigten Parallelschaltungen
der Einschaltstromreduzierstufe der erfindungsgemäßen Schal
tung;
Fig. 4 eine erste programmierbare Modifikation der Parallelschaltun
gen der Einschaltstromreduzierstufe;
Fig. 5 eine zweite programmierbare Modifikation der Parallelschaltun
gen der Einschaltstromreduzierstufe;
Fig. 6 eine Ausführungsform einer unsymmetrischen Inverterstufe der
erfindungsgemäßen Schaltung;
Fig. 7 ein Beispiel eines impulsförmigen Signals, das dem Eingang der
in Fig. 6 gezeigten Inverterstufe zuführbar ist, falls outsel1
und 2 gleichphasig angesteuert werden;
Fig. 8 eine Impulsantwort des oberen Inverters der Inverterstufe auf
den in Fig. 7 gezeigten Eingangsimpuls;
Fig. 9 eine Impulsantwort des unteren Inverters der Inverterstufe auf
den Eingangsimpuls der Fig. 7;
Fig. 10 eine Darstellung, aus welcher für eine Reihe der in Fig. 1
gezeigten Transistoren entnehmbar ist, ob sie während der
einzelnen Zeitabschnitte der Fig. 7 bis 9 leiten oder nicht
leiten;
Fig. 11A-11F
Impulsverläufe an verschiedenen Stellen der in Fig. 2 gezeigten
Schaltung;
Fig. 12A-12F
die Abfallflanken der in Fig. 11 gezeigten Impulse mit grö
ßerer zeitlicher Auflösung; und
Fig. 13A-13F
die Anstiegsflanken der in Fig. 11 gezeigten Impulse mit
größerer zeitlicher Auflösung.
Eine Ausführungsform einer erfindungsgemäßen integrierten Schaltung
ist in Fig. 1 in Blockdarstellung gezeigt.
Ein Anschluß inout der Schaltung kann je nach deren Betrieb als Aus
gangsanschluß oder als Eingangsanschluß wirken. Als Ausgangsanschluß
wirkt inout für den oberen Schaltungsteil, der zwischen einem Eingangs
signalanschluß in und dem Anschluß inout eine Reihenschaltung mit
einer Inverterstufe IVS, einer Filterstufe FS, einer Querstromvermei
dungsstufe QVS, einer Einschaltstromreduzierstufe ERS, einer Schalter
stufe SWS, einer Ausgangstreiberstufe ATS und einer Miller-Rückkopp
lungsstufe MRS aufweist. Dabei ist ein Verbindungspunkt zwischen ATS
und MRS mit inout verbunden und ist der Ausgang von MRS auf den
Eingang von ATS rückgekoppelt. Für den unteren Schaltungsteil mit
einem Schmitt-Trigger ST und einem Analogschalter AS wirkt der An
schluß inout als Eingangsanschluß. Über inout eingehende digitale Signa
le werden über den Schmitt-Trigger ST auf einen digitalen Ausgang dout
gegeben, während über inout eingehende Analogsignale über den Ana
logschalter AS auf einen analogen Ausgang aout gelangen.
Ein ausführliches Schaltungsdiagramm der in Fig. 1 gezeigten Schaltung
ist in Fig. 2 dargestellt.
Die Inverterstufe IVS umfaßt einen ersten Inverter INV1 und einen dazu
parallel geschalteten zweiten Inverter INV2 mit Eingängen in1 bzw. in2
und Ausgängen out1 bzw. out2. Gestrichelt dargestellt ist eine Verbin
dung von in1 und in2 mit einem gemeinsamen Eingangsanschluß in.
Normalerweise werden die beiden Eingänge IN1 und IN2 identisch
angesteuert, wenn der obere Schaltungsteil in Fig. 1 in Betrieb genom
men wird und inout als Ausgangsanschluß wirkt. Wird dagegen der
Anschluß inout als Eingangsanschluß betrieben und ein digitales oder
analoges Eingangssignal von inout auf den Schmitt-Trigger ST bzw. auf
den Analogschalter AS gegeben, der obere Schaltungsteil also nicht
betrieben, werden den Eingängen IN1 und IN2 der Inverterstufe IVS
unterschiedliche Steuersignale zugeführt. Dies hat zur Folge, daß der
Verbindungspunkt der Ausgangstreiberstufe ATS, an welchen der An
schluß inout angeschlossen ist, hochohmig ist. Damit wird eine
Signaleinspeisung über den Anschluß inout entweder zum Schmitt-Trig
ger ST oder zum Analogschalter AS möglich.
Der obere Schaltungsteil in Fig. 2 weist einen hochpotentialseitigen
Versorgungsspannungsanschluß VDDP und einen niederpotentialseitigen
Versorgungsspannungsanschluß VSSP auf. Die Filterstufe FS weist einen
mit VDDP verbundenen ersten Längszweig mit einer Reihenschaltung
aus einer ersten Induktivität L1, einem ersten Widerstand R1 und einer
zweiten Induktivität L2 auf. Ein mit VSSP verbundener zweiter Längs
zweig der Filterstufe FS weist eine Reihenschaltung aus einer dritten
Induktivität L3, einem zweiten Widerstand R2 und einer vierten Induk
tivität L4 auf. Die Filterschaltung FS weist außerdem zwei Querzweige
mit einem dritten Kondensator C3 bzw. einem vierten Kondensator C4
auf, wobei sich diese beiden Querzweige zwischen Verbindungspunkten
zwischen L1, R1 und L3, R2 bzw. zwischen R1, L2 und R2, L4 er
strecken.
Auf die Filterstufe FS folgt die Querstromvermeidungsstufe QVS mit
einer zwischen VDDP und VSSP geschalteten Reihenschaltung mit
einem hochpotentialseitigen MOS-Transistor Q1, einem niederpotential
seitigen MOS-Transistor Q2 und einer dazwischen befindlichen Parallel
schaltung mit zwei MOS-Transistoren Q4 und Q5. Gateanschlüsse von
Q1 und Q4 sind mit dem Ausgang out1 des Inverters INV1 und Gatean
schlüsse der Transistoren Q2 und Q5 sind mit dem Ausgang out2 des
Inverters INV2 verbunden.
Auf QVS folgt die Einschaltstromreduzierstufe ERS mit einer hochpoten
tialseitigen Parallelschaltung mit Transistoren Q6, Q7 und einer niederpotentialseitigen
Parallelschaltung mit Transistoren Q8, Q9. Die Gatean
schlüsse von Q6 und Q8 sind mit dem hochpotentialseitigen Versor
gungsspannungsanschluß VDDP bzw. mit dem niederpotentialseitigen
Versorgungsspannungsanschluß VSSP verbunden. Über die hochpoten
tialseitige Parallelschaltung Q6, Q7 ist ein Netzpunkt 23 zwischen Q1
und Q4 mit dem Gateanschluß eines hochpotentialseitigen Treibertransis
tors Q10 der Ausgangstreiberstufe ATS verbunden. Über die nieder
potentialseitige Parallelschaltung Q8, Q9 ist ein Netzpunkt 52 zwischen
Q2 und Q5 mit dem Gateanschluß eines niederpotentialseitigen Treiber
transistors Q11 der Ausgangstreiberstufe ATS verbunden.
Zwischen ERS und ATS befindet sich die Schalterstufe SWS mit einem
hochpotentialsseitigen Schaltertransistor Q12 und einem niederpotential
seitigen Schaltertransistor Q13. Die Hauptstrecke von Q12 ist zwischen
VDDP und eine Verbindungsleitung zwischen der hochpotentialseitigen
Parallelschaltung Q6, Q7 und dem Widerstand R3 geschaltet. Die Haupt
strecke von Q13 ist zwischen VSSP und eine Verbindungsleitung
zwischen der niederpotentialseitigen Parallelschaltung Q8, Q9 und dem
Widerstand R5 geschaltet. Die Gateanschlüsse von Q12 und Q13 sind
mit dem Ausgang out1 des Inverters INV1 bzw. mit dem Ausgang out2
des Inverters INV2 verbunden.
Die Treibertransistoren Q10 und Q11 bilden eine Reihenschaltung,
welche zwischen VDDP und VSSP geschaltet ist, wobei ein Verbin
dungspunkt zwischen Q10 und Q11 mit dem Anschluß inout der Schal
tung verbunden ist.
Bei der in Fig. 2 gezeigten Ausführungsform der erfindungsgemäßen
Schaltung sind alle Transistoren als MOS-Transistoren ausgebildet.
Dabei sind die Transistoren Q1, Q5, Q7, Q8, Q10 und Q12 als P-Kanal-
MOS-Transistoren und die Transistoren Q2, Q4, Q6, Q9, Q11 und Q13
als N-Kanal-MOS-Transistoren ausgebildet.
Die Transistoren Q1, Q2, Q7, Q9, Q12 und Q13 sind als schnell schal
tende Transistoren mit niedrigem Einschaltdurchlaßwiderstand ausgebil
det, wofür sie mit einem großen Verhältnis von Kanalweite zu Kanal
länge versehen sind. Die Transistoren Q4, Q5, Q6 und Q8 sind als
langsam schaltende Transistoren mit hohem Einschaltdurchlaßwiderstand
ausgebildet, wofür sie ein kleines Verhältnis von Kanalweite zu Kanal
länge aufweisen. Q6 und Q8 werden dabei nicht als Schalter, sondern
als spannungsabhängige Widerstände benutzt.
Die Miller-Rückkopplungsstufe MRS umfaßt für jeden der beiden Trei
bertransistoren Q10 und Q11 eine zwischen den Anschluß inout und den
Gateanschluß des jeweiligen Treibertransistors Q10, Q11 geschaltete
Reihenschaltung mit einem mit dem Anschluß inout verbundenen Rück
kopplungswiderstand R6 bzw. R7, mit einem Rückkopplungskondensator
C5 bzw. C6 und mit einem elektronischen Schalter S1 bzw. S2, über
welchen der jeweilige Rückkopplungskondensator C5 bzw. C6 mit dem
Gateanschluß des zugehörigen Treibertransistors Q10 bzw. Q11 verbind
bar ist. Das für die elektronischen Schalter S1 und S2 gewählte Schal
tungssymbol bedeutet eine Parallelschaltung eines P-Kanal-MOS-Tran
sistors und eines N-Kanal-MOS-Transistors. Über Anschlüsse slow1 und
slow2 ist programmierbar, ob die beiden Miller-Rückkopplungsschaltun
gen aktiviert oder nicht aktiviert sein sollen. Im aktivierten Zustand ist
der zugehörige elektronische Schalter S1 bzw. S2 leitend geschaltet und
findet sich die jeweilige Miller-Rückkopplungsschaltung im flanken
steilheitsvermindernden Rückkopplungsbetrieb. Sind die elektronischen
Schalter S1 und S2 gesperrt geschaltet, ist der Rückkopplungsbetrieb
blockiert und findet durch die Miller-Rückkopplungsschaltungen keine
zusätzliche Flankensteilheitsverminderung statt. Damit die beiden parallel
geschalteten MOS-Transistoren der elektronischen Schalter S1 und S2 je
gleichzeitig leitend oder nicht leitend gesteuert werden, werden die über
die Programmiereingänge slow1 und slow2 zugeführten Steuersignale auf
einen der beiden parallel geschalteten MOS-Transistoren direkt und auf
den anderen über einen Inverter INV3 bzw. einen Inverter INV4 ge
führt.
Der Schmitt-Trigger weist einen mit inout verbundenen Signaleingang
SED für digitale Eingangssignale und einen Ausgang SAD für digitale
Ausgangssignale auf. Außerdem besitzt der Schmitt-Trigger zwei Steuer
eingänge CEH und CEL, über welchen ein Steuersignal VthH bzw. ein
Steuersignal VthL zuführbar ist, mit welchen der Schmitt-Trigger ST in
einen Zustand mit hohem Trigger-Schwellenwert bzw. in einen Zustand
mit niedrigem Trigger-Schwellenwert umschaltbar ist. Auf diese Weise
ist eine Anpassung an die Rausch- und Störspitzenintensität des über den
Anschluß inout hereinkommenden Eingangssignals möglich.
Außerdem besitzt der Schmitt-Trigger ST einen Eingang enable, über
welchen der Schmitt-Trigger aktiviert oder deaktiviert werden kann.
Der Analogschalter AS enthält zwei zueinander parallel geschaltete
Reihenschaltungen mit zwei N-Kanal-MOS-Transistoren Q14, Q15 im
einen Parallelzweig und zwei P-Kanal-MOS-Transistoren Q16, Q17 im
anderen Parallelzweig. Ein Verbindungspunkt V1 zwischen Q14 und
Q15 ist über einen P-Kanal-MOS-Klemmtransistor Q18 mit einem hoch
potentialseitigen Versorgungsspannungsanschluß Vdd verbunden, wäh
rend ein Verbindungspunkt V2 zwischen Q16 und Q17 über einen N-
Kanal-MOS-Klemmtransistor Q19 mit einem Masseanschluß GND ver
bunden ist. Der Analogschalter AS ist über einen Steuereingang select
aktivierbar oder deaktivierbar. Zu diesem Zweck wird das über select
eingehende Steuersignal auf die Gateanschlüsse von Q14, Q15 und Q18
direkt und auf die Gateanschlüsse von Q16, Q17 und Q19 über einen
Inverter INV5 geführt. Im aktivierten Zustand sind die Transistoren
Q14, Q15, Q16, und Q17 leitend und die Klemmtransistoren Q18, Q19
nicht leitend geschaltet. Im nicht aktivierten Zustand sind die Transisto
ren Q14, Q15, Q16, und Q17 nicht leitend und die Klemmtransistoren
Q18 und Q19 leitend geschaltet. Im ersteren Fall kann ein über den
Anschluß inout eingehendes Analogsignal durch den analogen Schalter
AS hindurch zu einem Eingangsanschluß analogin für nachfolgende
analoge Schaltungsteile gelangen. Im nicht aktivierten Zustand ist der
Analogschalter AS signalundurchlässig und werden Störsignale aufgrund
der Klemmung von V1 und V2 über die Klemmtransistoren Q18 und
Q19 nicht durchgelassen.
In den Fig. 3-5 sind Modifikationen der in der Einschaltstromreduzier
stufe verwendeten Transistor-Parallelschaltungen dargestellt. Gezeigt ist
jeweils die in Fig. 2 untere, die Transistoren Q8 und Q9 enthaltende
Parallelschaltung.
Bei der in Fig. 3 gezeigten Modifikation ist dem Transistor Q8 eine
Reihenschaltung mit dem Transistor Q9 und einem als Diode geschalte
ten Transistor Q9' parallel geschaltet.
Die in den Fig. 4 und 5 gezeigten Modifikationen sind elektrisch
programmierbar.
Bei der in Fig. 4 gezeigten Modifikation ist dem als Diode geschalteten
Transistor Q9' ein Überbrückungstransistor QS parallel geschaltet, der
mittels einer seinem Gate zugeführten Programmierspannung Vp entwe
der leitend oder nicht leitend schaltbar ist. Im leitenden Zustand über
brückt er Q9', macht Q9' also unwirksam, während er im nicht leiten
den Zustand auf die Funktion von Q9' keinen Einfluß nimmt.
Bei der in Fig. 5 gezeigten Modifikation ist Q9' über einen Program
mierschalter Sp entweder in einen Diodenzustand bringbar oder in einen
Zustand, in dem Q9' in einen leitenden Zustand mit geringem Durch
laßwiderstand geschaltet ist. Zu diesem Zweck ist das Gate von Q9'
über den Programmierschalter Sp an hohes Potential, beispielsweise des
hochpotentialseitigen Versorgungsspannungsanschlusses VDDP, legbar.
Die in den Fig. 3 bis 5 getrichelt gekennzeichneten Schaltungsblöcke
können anstelle der in diesen Figur gezeigten Schaltungselemente durch
programmierbare EPROM, FLASH, EEPROM-Transistoren mit zusätzlichen
Schaltungseingängen und Logikschaltungen für die Programmie
rung gebildet werden.
Fig. 6 zeigt eine Ausführungsform der Inverterschaltung IVS mit Inver
tern INV1 und INV2. Beide Inverter werden je durch eine zwischen die
Versorgungsanschlüsse VDDP und VSSP geschaltete CMOS-
Reihenschaltung mit einem P-Kanal-Transistor QP1 bzw. QP2 und
einem N-Kanal-Transistor QN1 bzw. QN2 gebildet. Die Gates aller vier
Transistoren QP1, QN1, QP2 und QN2 sind gemeinsam mit einem
Eingangsanschluß in verbunden. Ein Verbindungspunkt zwischen QP1
und QN1 bildet einen Inverterausgang out1 des Inverters 1 und ein
Verbindungspunkt zwischen QP2 und QN2 bildet einen Inverterausgang
out2 des zweiten Inverters INV2. QP1 und QN2 sind als schnell schal
tende Transistoren mit niedrigem Einschaltdurchlaßwiderstand ausgebil
det, während QN1 und QP2 als langsam schaltende Transistoren mit
hohem Einschaltdurchlaßwiderstand ausgebildet sind.
Die Funktionsweise der in Fig. 2 gezeigten Schaltung wird nun anhand
der Fig. 7 bis 13 näher erläutert.
Die Funktionsweise der in Fig. 2 gezeigten Schaltung wird nun anhand
des Schaltbildes (Fig. 2), von Zeitdiagrammen (Fig. 7, 8, 9), der Stufe
IVS (Fig. 6), des Zeitdiagrams der Ein-/Ausschaltzustände der Transi
storen Q1, 2, 4, 5, 8, 6, 12, 13, 11 und 10 (Fig. 10) sowie der Knoten
potentialverläufe (Fig. 11A-F, bzw. Fig. 13A-F) beispielhaft erläutert:
- a) Als Ausgangszustand wird der während eines Zeitabschnitts t1 in Fig. 7 bis 10 herrschende Zustand (outsel1 = outsel2 = 0) betrachtet. Am Knoten inout wird ein dem positiven Potential entsprechender Pegel VDDP über Q10 getrieben (Vout1 = Vout2 = 1). Die Schaltung arbeitet dabei statisch, d. h., falls am Knoten inout kein Strom entnommen wird, ist die Gesamtstromaufnahme Null. Q10 ist während dieser Zeit mit seinem Gate über die Strecke Q7/Q6-Q4-Q2 - auf Potential VSSP also durchgeschaltet, während das Gate von Q11 über Q13 auf dem gleichen Potential liegt, daher also abgeschaltet ist, da Q11 vom ent gegengesetzten Transistortyp (n-Kanal) wie Q10 (p-Kanal) ist.
- b) Es soll nun beispielhaft ein Abschaltvorgang (Pegelwechsel von '1' auf '0' am Knoten inout) erläutert werden, der mit dem Start eines Zeit abschnitts t2 beginnt. Dazu ist es notwendig, die beiden Eingänge outsel1 und outsel2 der Stufe INV von 0 auf 1 umzuprogrammieren (s. Fig. 7). Der Abschaltvorgang soll ohne harte Flanken erfolgen und zudem keine Störungen auf dem Versorgungsknoten VDDP, VSSP (durch Schaltungsquerströme) verursachen.
Aufgrund der bereits vorgegebenen Dimensionierungsvorschriften für die
Stufe IVS bzw. der Transistoren Q1, Q4, Q5, Q2, Q12, Q13 wird
zunächst der Treibertransistor Q10 sehr schnell abgeschaltet (über Q12,
s. Fig. 13B, Knoten 23 = Gatespannung Q12). Zum Erreichen ge
dämpfter (weicher) Übergangsflanken an Knoten inout muß nun Q11
möglichst langsam eingeschaltet werden, zudem zeitlich versetzt zum
Abschalten von Q10, der bereits völlig abgeschaltet sein soll, bevor Q11
leitend wird. (Ansonsten fließt ein Querstrom durch Q10/Q11).
Um dies zu erreichen, wird Knoten 52 über Q1, Q5 einerseits durch die
asymetrische Dimensionierung der Stufe IVS und andererseits durch die
hochohmige Ausführung von Q5 langsamer in Richtung VDDP gesteuert
als Netz 36 (Fig. 13D). Zudem wird der Pegel des Netzpunktes 52
solange nicht an den Netzpunkt 45 (Gate von Q11) weitergegeben, wie
sich Netzpunkt 36 nicht auf mind. Vthn bewegt hat. Dies gilt bei einem
in Reihe geschalteten Transistor Q9, wobei Vthn die Einschaltschwelle
eines n-Kanal-Transistors ist. Q10 beginnt also schnell abzuschalten
(Fig. 13C).
Hat Netzpunkt 45 die Einschaltschwelle Vthn von Q11 erreicht, beginnt
Q11 leitend zu werden und eine galvanische Verbindung zwischen inout
und VSSP zu schaffen, d. h. Knoten inout zu entladen. Zu diesem Zeit
punkt ist Q10 bereits abgeschaltet.
Das Einschaltverhalten von Q11 kann zudem noch durch die Rückkopp
lung über R7-C6-S2 um den dabei auftretenden Miller-Effekt (Vergröße
rung der dyn. Eingangskapazität des Gateanschlusses von Q11) verlang
samt werden.
Netzpunkt 45 lädt sich darauffolgend bis auf VDD = Vthn auf, was eine
Strombegrenzung und damit eine weiche Übergangsflanke an inout be
wirkt. Im eingeschwungenen Zustand wird Netzpunkt 45 dann über Q8
dennoch auf VDDP geladen und kann somit die volle Treiberleistung
bieten, die sich im DC-Fall (Gleichspannungs-Fall) nicht negativ auf das
EMV-Verhalten auswirkt. Damit ist die Umladung und somit die Um
schaltung von inout abgeschlossen.
Der Umschaltvorgang in entgegengesetzter Richtung erfolgt analog.
Claims (20)
1. Elektrische integrierte Schaltung, aufweisend:
eine zwischen einen hochpotentialseitigen Versorgungsspannungs anschluß (VDDP) und einen niederpotentialseitigen Versorgungs spannungsanschluß (VSSP) geschaltete CMOS-Ausgangstreiberstufe (ATS) mit einem ersten MOS-Treibertransistor (Q10) des einen Ka naltyps und einem zweiten MOS-Treibertransistor (Q11) des ande ren Kanaltyps, mittels welcher an einen Anschluß (inout) der inte grierten Schaltung Treiberimpulse lieferbar sind;
eine Schaltsteuerimpulse liefernde Steuersignalquelle (outsel1, out sel2);
und eine Einschaltstromreduzierstufe (ERS) zur Reduzierung des durch den jeweils einzuschaltenden Treibertransistor (Q10, Q11) in der Einschaltphase fließenden Stroms,
mit einer ersten Parallelschaltung (Q6, Q7) und einer zweiten Par allelschaltung (Q8, Q9) mit je einem MOS-Paralleltransistor (Q7 bzw. Q8) des einen Kanaltyps und einem dazu parallel geschalteten MOS-Paralleltransistor (Q6 bzw. Q9) des anderen Kanaltyps,
wobei die erste Parallelschaltung (Q6, Q7) zwischen die Steuersig nalquelle (outsel1, outsel2) und den Gate-Anschluß des ersten Trei bertransistors (Q10) und die zweite Parallelschaltung (Q8, Q9) zwi schen die Steuersignalquelle (outsel1, outsel2) und den Gate-Anschluß des zweiten Treibertransistors (Q11) geschaltet ist
wobei bei jeder der beiden Parallelschaltungen der Gateanschluß desjenigen Paralleltransistors (Q7 bzw. Q9), welcher den gleichen Kanaltyp wie der zur jeweiligen Parallelschaltung gehörende Trei bertransistor (Q10 bzw. Q11) aufweist, mit dem Gateanschluß des zur je anderen Parallelschaltung gehörenden Treibertransistors (Q10 bzw. Q11) gekoppelt ist, während der Gateanschluß desjenigen Par alleltransistors (Q6 bzw. Q8), welcher einen anderen Kanaltyp als der zur jeweiligen Parallelschaltung gehörende Treibertransistor (Q10 bzw. Q11) aufweist, mit dem gleichen Versorgungsspannungs anschluß (VDDP bzw. VSSP) wie der zur jeweiligen Parallelschal tung gehörende Treibertransistor (Q10 bzw. Q11) verbunden ist.
und wobei diejenigen Paralleltransistoren (Q6, Q8), deren Gatean schlüsse mit den Versorgungsspannungsanschlüssen (VDDP, VSSP) verbunden sind, im Einschaltzustand einen hochohmigen Einschalt- Durchlaßwiderstand aufweisen, und diejenigen Paralleltransistoren (Q7, Q9), deren Gateanschlüsse mit den Gateanschlüssen der Trei bertransistoren (Q10, Q11) der je anderen Parallelschaltung gekop pelt sind, durch Schalttransistoren mit einem niederohmigen Ein schalt-Durchlaßwiderstand gebildet sind.
eine zwischen einen hochpotentialseitigen Versorgungsspannungs anschluß (VDDP) und einen niederpotentialseitigen Versorgungs spannungsanschluß (VSSP) geschaltete CMOS-Ausgangstreiberstufe (ATS) mit einem ersten MOS-Treibertransistor (Q10) des einen Ka naltyps und einem zweiten MOS-Treibertransistor (Q11) des ande ren Kanaltyps, mittels welcher an einen Anschluß (inout) der inte grierten Schaltung Treiberimpulse lieferbar sind;
eine Schaltsteuerimpulse liefernde Steuersignalquelle (outsel1, out sel2);
und eine Einschaltstromreduzierstufe (ERS) zur Reduzierung des durch den jeweils einzuschaltenden Treibertransistor (Q10, Q11) in der Einschaltphase fließenden Stroms,
mit einer ersten Parallelschaltung (Q6, Q7) und einer zweiten Par allelschaltung (Q8, Q9) mit je einem MOS-Paralleltransistor (Q7 bzw. Q8) des einen Kanaltyps und einem dazu parallel geschalteten MOS-Paralleltransistor (Q6 bzw. Q9) des anderen Kanaltyps,
wobei die erste Parallelschaltung (Q6, Q7) zwischen die Steuersig nalquelle (outsel1, outsel2) und den Gate-Anschluß des ersten Trei bertransistors (Q10) und die zweite Parallelschaltung (Q8, Q9) zwi schen die Steuersignalquelle (outsel1, outsel2) und den Gate-Anschluß des zweiten Treibertransistors (Q11) geschaltet ist
wobei bei jeder der beiden Parallelschaltungen der Gateanschluß desjenigen Paralleltransistors (Q7 bzw. Q9), welcher den gleichen Kanaltyp wie der zur jeweiligen Parallelschaltung gehörende Trei bertransistor (Q10 bzw. Q11) aufweist, mit dem Gateanschluß des zur je anderen Parallelschaltung gehörenden Treibertransistors (Q10 bzw. Q11) gekoppelt ist, während der Gateanschluß desjenigen Par alleltransistors (Q6 bzw. Q8), welcher einen anderen Kanaltyp als der zur jeweiligen Parallelschaltung gehörende Treibertransistor (Q10 bzw. Q11) aufweist, mit dem gleichen Versorgungsspannungs anschluß (VDDP bzw. VSSP) wie der zur jeweiligen Parallelschal tung gehörende Treibertransistor (Q10 bzw. Q11) verbunden ist.
und wobei diejenigen Paralleltransistoren (Q6, Q8), deren Gatean schlüsse mit den Versorgungsspannungsanschlüssen (VDDP, VSSP) verbunden sind, im Einschaltzustand einen hochohmigen Einschalt- Durchlaßwiderstand aufweisen, und diejenigen Paralleltransistoren (Q7, Q9), deren Gateanschlüsse mit den Gateanschlüssen der Trei bertransistoren (Q10, Q11) der je anderen Parallelschaltung gekop pelt sind, durch Schalttransistoren mit einem niederohmigen Ein schalt-Durchlaßwiderstand gebildet sind.
2. Schaltung nach Anspruch 1,
bei welcher sich der niederohmige Paralleltransistor (Q9) in Reihen schaltung mit mindestens einem als Diode geschalteten weiteren niederohmigen MOS-Transistor (Q9') des gleichen Kanaltyps befin det,
wobei der andere Paralleltransistor (Q8) der gesamten Reihenschal tung parallel geschaltet ist.
bei welcher sich der niederohmige Paralleltransistor (Q9) in Reihen schaltung mit mindestens einem als Diode geschalteten weiteren niederohmigen MOS-Transistor (Q9') des gleichen Kanaltyps befin det,
wobei der andere Paralleltransistor (Q8) der gesamten Reihenschal tung parallel geschaltet ist.
3. Schaltung nach Anspruch 2,
bei welcher die Einschaltstromreduzierungsfähigkeit der Einschalt
stromreduzierstufe (ERS) dadurch programmierbar ist, daß minde
stens einem der Diodentransistoren (Q9') ein Überbrückungsschalt
transistor (QS) parallelgeschaltet ist, der je nach seinem program
mierten Schaltzustand den zugehörigen Diodentransistor (Q9') über
brückt oder nicht.
4. Schaltung nach Anspruch 2 oder 3,
bei welcher die Einschaltstromreduzierungsfähigkeit der Einschalt
stromreduzierstufe (ESR) dadurch programmierbar ist, daß bei
mindestens einem der Diodentransistoren (Q9') der Gateanschluß
über einen programmsteuerbaren Schalter (Sp) entweder mit einer
der beiden Hauptelektroden (Source bzw. Drain) dieses Dioden
transistors (Q9') oder mit demjenigen Versorgungsspannungsan
schluß (VDDP bzw. VSSP), mit welchem der zur je anderen Par
allelschaltung gehörende Treibertransistor (Q10 bzw. Q11) verbun
den ist, verbindbar ist.
5. Schaltung nach einem der Ansprüche 1 bis 4,
bei welcher zwischen die Steuersignalquelle (outsel1, outsel2) und die Einschaltstromreduziersstufe (ERS) eine Inverterstufe (IVS) und eine dieser nachfolgende Querstromvermeidungsstufe (QVS) ge schaltet sind; wobei:
die Inverterstufe (IVS) einen der Steuerung des ersten Treibertransi stors (Q10) dienenden ersten Inverter (INV1) und einen der Steue rung des zweiten Treibertransistors (Q11) dienenden zweiten Inver ter (INV2) aufweist, die je eine Reihenschaltung aus einem P-Kanal- MOS-Invertertransistor (QP1, QP2) und einem N-Kanal-MOS-Inver tertransistor (QN1, QN2) aufweisen;
die Querstromvermeidungsstufe (QVS) eine zwischen die beiden Versorgungsspannungsanschlüsse (VDDP, VSSP) geschaltete Rei henschaltung mit einem hochpotentialseitigen MOS-Transistor (Q1), der vom gleichen Kanaltyp wie der hochpotentialseitige Treiber transistor (Q10) ist, einem niederpotentialseitigen MOS-Transistor (Q2), der vom gleichen Kanaltyp wie der niederpotentialseitige Treibertransistor (Q11) ist, und einer dazwischen befindlichen drit ten Parallelschaltung mit zwei MOS-Transistoren (Q4, Q5) unter schiedlichen Kanaltyps aufweist;
und in Abhängigkeit von dem jeweiligen Ausgangssignal der Inver terstufe der Gateanschluß des hochpotentialseitigen Treibertransi stors (Q10) über den hochpotentialseitigen MOS-Transistor (Q1) und der Gateanschluß des niederpotentialseitigen Treibertransistors (Q11) über den hochpotentialseitigen MOS-Transistor (Q1) und einen ersten (Q5) der MOS-Transistoren der dritten Parallelschaltung mit dem hochpotentialseitigen Versorgungsspannungsanschluss (VDDP) oder der Gateanschluß des niederpotentialseitigen Treiber transistors (Q11) über den niederpotentialseitigen MOS-Transistor (Q2) und der Gateanschluß des hochpotentialseitigen Treibertransi stors (Q10) über den niederpotentialseitigen MOS-Transistor (Q2) und den zweiten (Q4) der MOS-Transistoren der dritten Parallel schaltung mit dem niederpotentialseitigen Versorgungsspannungs anschluß (VSSP) gekoppelt sind.
bei welcher zwischen die Steuersignalquelle (outsel1, outsel2) und die Einschaltstromreduziersstufe (ERS) eine Inverterstufe (IVS) und eine dieser nachfolgende Querstromvermeidungsstufe (QVS) ge schaltet sind; wobei:
die Inverterstufe (IVS) einen der Steuerung des ersten Treibertransi stors (Q10) dienenden ersten Inverter (INV1) und einen der Steue rung des zweiten Treibertransistors (Q11) dienenden zweiten Inver ter (INV2) aufweist, die je eine Reihenschaltung aus einem P-Kanal- MOS-Invertertransistor (QP1, QP2) und einem N-Kanal-MOS-Inver tertransistor (QN1, QN2) aufweisen;
die Querstromvermeidungsstufe (QVS) eine zwischen die beiden Versorgungsspannungsanschlüsse (VDDP, VSSP) geschaltete Rei henschaltung mit einem hochpotentialseitigen MOS-Transistor (Q1), der vom gleichen Kanaltyp wie der hochpotentialseitige Treiber transistor (Q10) ist, einem niederpotentialseitigen MOS-Transistor (Q2), der vom gleichen Kanaltyp wie der niederpotentialseitige Treibertransistor (Q11) ist, und einer dazwischen befindlichen drit ten Parallelschaltung mit zwei MOS-Transistoren (Q4, Q5) unter schiedlichen Kanaltyps aufweist;
und in Abhängigkeit von dem jeweiligen Ausgangssignal der Inver terstufe der Gateanschluß des hochpotentialseitigen Treibertransi stors (Q10) über den hochpotentialseitigen MOS-Transistor (Q1) und der Gateanschluß des niederpotentialseitigen Treibertransistors (Q11) über den hochpotentialseitigen MOS-Transistor (Q1) und einen ersten (Q5) der MOS-Transistoren der dritten Parallelschaltung mit dem hochpotentialseitigen Versorgungsspannungsanschluss (VDDP) oder der Gateanschluß des niederpotentialseitigen Treiber transistors (Q11) über den niederpotentialseitigen MOS-Transistor (Q2) und der Gateanschluß des hochpotentialseitigen Treibertransi stors (Q10) über den niederpotentialseitigen MOS-Transistor (Q2) und den zweiten (Q4) der MOS-Transistoren der dritten Parallel schaltung mit dem niederpotentialseitigen Versorgungsspannungs anschluß (VSSP) gekoppelt sind.
6. Schaltung nach Anspruch 5,
bei welcher der erste Inverter (INV1) den hochpotentialseitigen
MOS-Transistor (Q1) und den zweiten MOS-Transistor (Q4) der
dritten Parallelschaltung (Q4, Q5) und der zweite Inverter (INV2)
den niederpotentialseitigen MOS-Transistor (Q2) und den ersten
MOS-Transistor (Q5) der dritten Parallelschaltung (Q4, Q5) ansteuert
und jeder der beiden Inverter (INV1, INV2) hinsichtlich seiner
Transistoren asymetrisch dimensioniert ist, derart, daß der erste
Inverter (INV1) den zweiten MOS-Transistor (Q4) der dritten Pa
rallelschaltung schnell einschaltet aber langsam ausschaltet und den
hochpotentialseitigen MOS-Transistor (Q1) langsam einschaltet aber
schnell ausschaltet und daß der zweite Inverter (INV2) den ersten
MOS-Transistor (Q5) der dritten Parallelschaltung schnell einschal
tet aber langsam ausschaltet und den niederpotentialseitigen MOS-
Transistor (Q2) langsam einschaltet aber schnell ausschaltet.
7. Schaltung nach Anspruch 6,
bei welcher bei jedem der beiden Inverter (INV1, INV2) der für das
schnelle Schalten zuständige MOS-Transistor ein zu einem niedrigen
Einschaltdurchlaßwiderstand führendes Verhältnis von Kanalweite zu
Kanallänge und der für das langsame Schalten zuständige MOS-
Transistor ein zu einem hohen Einschaltdurchlaßwiderstand führen
des Verhältnis von Kanalweite zu Kanallänge aufweist.
8. Schaltung nach einem der Ansprüche 1 bis 7,
bei welcher zwischen die Einschaltstromreduzierschaltung (ERS)
und die Ausgangstreiberstufe (ATS) eine Schalterstufe (SWS) ge
schaltet ist, die für jeden der beiden Treibertransistoren (Q10, Q11)
einen zwischen die Einschaltstromreduzierstufe (ESR) und den
Gateanschluß des je zugehörigen Treibertransistors (Q10, Q11)
geschalteten Schalttransistor (Q12 bzw. Q13) aufweist, der vom
gleichen Kanaltyp wie der zugehörige Treibertransistor (Q10, Q11)
ist, dessen Gateanschluß mit der Schaltsteuerimpulsquelle (IVS)
gekoppelt ist, dessen eine Hauptstreckenelektrode mit einer Verbin
dungsleitung zwischen der zu dem jeweiligen Treibertransistor (Q10
bzw. Q11) gehörenden Parallelschaltung (Q9, Q8 bzw. Q7, Q6) und
dem Gateanschluß dieses Treibertransistors (Q10, Q11) verbunden
ist und dessen andere Hauptstreckenelektrode mit dem gleichen
Versorgungsspannungsanschluß (VDDP bzw. VSSP) wie der zuge
hörige Treibertransistor (Q10, Q11) verbunden ist.
9. Schaltung nach Anspruch 8 in Verbindung mit einem der Ansprüche
5 bis 7,
bei welcher der Gateanschluß eines jeden der beiden Schalttransisto
ren (Q12, Q13) mit demjenigen der beiden Inverter (INV1, INV2)
gekoppelt ist, welcher der Steuerung des zu dem jeweiligen Schalt
transistor (Q12, Q13) gehörenden Treibertransistor (Q10 bzw. Q11)
dient.
10. Schaltung nach Anspruch 9,
bei welcher die beiden Schalttransistoren (Q12, Q13) als schnell
schaltende Transistoren dimensioniert sind.
11. Schaltung nach einem der Ansprüche 5 bis 7,
bei welcher der hochpotentialseitige MOS-Transistor (Q1), der
niederpotentialseitige MOS-Transistor (Q2), und diejenigen Parallel
transistoren (Q9, Q7), deren Gateanschlüsse mit dem Gateanschluß
des zur je anderen Parallelschaltung gehörenden Treibertransistors
(Q10, Q11) gekoppelt sind, als schnell schaltende Transistoren
und die beiden MOS-Transistoren (Q4, Q5) der dritten Parallel
schaltung und diejenigen Paralleltransistoren (Q8, Q6), deren Gate
anschlüsse je mit einem der beiden Versorgungsspannungsan
schlüsse (VDDP, VSSP) verbunden sind, als langsam schaltende
Transistoren dimensioniert sind.
12. Schaltung nach einem der Ansprüche 1 bis 11,
bei welcher der Ausgangstreiberstufe (ATS) eine schaltbare Rück
kopplungsstufe (MRS) zugeordnet ist, welche eine Absenkung der
Flankensteilheit der an dem Anschluß (inout) entstehenden Treiber
impulse bewirkt.
13. Schaltung nach Anspruch 12,
bei welcher die Rückkopplungstufe (MRS) für jeden der beiden
Treibertransistoren (Q10, Q11) je eine Miller-Rückkopplungsschal
tung aufweist, die eine zwischen den Anschluß (inout) und den
Gateanschluß des jeweiligen Treibertransistors (Q10, Q11) geschalte
te Reihenschaltung mit einem mit dem Anschluß (inout) verbunde
nen Rückkopplungswiderstand (R6, R7), mit einem Rückkopplungs
kondensator (C5, C6) und mit einem elektronischen Rückkopplungs
schalter (S1, S2) umfaßt.
14. Schaltung nach einem der Ansprüche 1 bis 13,
bei welcher zwischen der Steuersignalquelle (outsel1, outsel2) und
der Einschaltstromreduzierstufe (ERS) eine mit der Schaltung mono
lithisch integrierte RLC-Filterstufe (FS) zur Reduzierung von auf den
Versorgungsspannungsleitungen der Versorgungsspannungsan
schlüsse (VDDP, VSSP) auftretenden HF-Störungen vorgesehen ist.
15. Schaltung nach Anspruch 14, bei welcher
mindestens die Ausgangstreiberstufe (ATS) ein/aus-schaltbar ist;
an den Anschluß (inout) einerseits ein Eingang eines ein/aus-schalt baren Schmitt-Triggers (ST) und andererseits ein Eingang eines ein/aus-schaltbaren Analogschalters (AS) angeschlossen ist;
und der Anschluß (inout) in einem Schaltzustand der Schaltung, in welchem die Ausgangstreiberstufe (ATS) eingeschaltet und der Schmitt-Trigger (ST) und der Analogschalter (AS) ausgeschaltet sind, für eine Signalrichtung von der Steuersignalquelle (outsel1, outsel2) zur Ausgangstreiberstufe (ATS) als Ausgangsanschluß und in einem Schaltzustand der Schaltung, in welchem die Ausgangs treiberstufe (ATS) ausgeschaltet und der Schmitt-Trigger (ST) oder der Analogschalter (AS) eingeschaltet ist, für eine Signalrichtung vom Anschluß (inout) zum Schmitt-Trigger (ST) bzw. zum Analog schalter (AS) als Eingangsanschluß wirkt.
mindestens die Ausgangstreiberstufe (ATS) ein/aus-schaltbar ist;
an den Anschluß (inout) einerseits ein Eingang eines ein/aus-schalt baren Schmitt-Triggers (ST) und andererseits ein Eingang eines ein/aus-schaltbaren Analogschalters (AS) angeschlossen ist;
und der Anschluß (inout) in einem Schaltzustand der Schaltung, in welchem die Ausgangstreiberstufe (ATS) eingeschaltet und der Schmitt-Trigger (ST) und der Analogschalter (AS) ausgeschaltet sind, für eine Signalrichtung von der Steuersignalquelle (outsel1, outsel2) zur Ausgangstreiberstufe (ATS) als Ausgangsanschluß und in einem Schaltzustand der Schaltung, in welchem die Ausgangs treiberstufe (ATS) ausgeschaltet und der Schmitt-Trigger (ST) oder der Analogschalter (AS) eingeschaltet ist, für eine Signalrichtung vom Anschluß (inout) zum Schmitt-Trigger (ST) bzw. zum Analog schalter (AS) als Eingangsanschluß wirkt.
16. Schaltung nach Anspruch 15,
bei welcher für jede Signalrichtung gesonderte Versorgungsspan
nungsleitungen vorgesehen sind.
17. Schaltung nach Anspruch 16,
bei welcher für einen Signalweg über den Schmitt-Trigger (ST)
einerseits und einen Signalweg über den Analogschalter (AS) ande
rerseits je gesonderte Versorgungsspannungsleitungen vorgesehen
sind.
18. Schaltung nach einem der Ansprüche 15 bis 17,
bei welcher die Ausgangstreiberstufe (ATS) durch Anlegen identi
scher Schaltsteuerimpulse an Eingangsanschlüsse beider Inverter
(INV1, INV2) einschaltbar und durch Anlegen einer bestimmten
Kombination von Schaltsteuerimpulsen an die Eingangsanschlüsse
beider Inverter (INV1, INV2) ausschaltbar ist.
19. Schaltung nach einem der Ansprüche 15 bis 18,
bei welcher der Schmitt-Trigger (ST) einen steuerbaren Hystere
sebereich aufweist.
20. Schaltung nach einem der Ansprüche 8 bis 19,
bei welcher der erste Treibertransistor (Q10) mit dem hochpotential seitigen Versorgungsspannungsanschluß (VDDP) und der zweite Treibertransistor (Q11) mit dem niederpotentialseitigen Versor gungsspannungsanschluß (VSSP) verbunden sind und bei welcher
der erste Treibertransistor (Q10), der erste Paralleltransistor (Q8) der zweiten Parallelschaltung (Q9, Q8), der zweite Paralleltransistor (Q7) der ersten Parallelschaltung, der hochpotentialseitige MOS- Transistor (Q1) und der zum ersten Treibertransistor (Q10) gehö rende Schalttransistor (Q12) P-Kanal-MOS-Transistoren
und der zweite Treibertransistor (Q11), der erste Paralleltransistor (Q6) der ersten Parallelschaltung (Q7, Q6), der zweite Paralleltran sistor (Q9) der zweiten Parallelschaltung (Q9, Q8), der niederpoten tialseitige MOS-Transistor (Q2) und der zum zweiten Treibertransi stor (Q11) gehörende Schalttransistor (Q13) N-Kanal-MOS-Transi storen sind.
bei welcher der erste Treibertransistor (Q10) mit dem hochpotential seitigen Versorgungsspannungsanschluß (VDDP) und der zweite Treibertransistor (Q11) mit dem niederpotentialseitigen Versor gungsspannungsanschluß (VSSP) verbunden sind und bei welcher
der erste Treibertransistor (Q10), der erste Paralleltransistor (Q8) der zweiten Parallelschaltung (Q9, Q8), der zweite Paralleltransistor (Q7) der ersten Parallelschaltung, der hochpotentialseitige MOS- Transistor (Q1) und der zum ersten Treibertransistor (Q10) gehö rende Schalttransistor (Q12) P-Kanal-MOS-Transistoren
und der zweite Treibertransistor (Q11), der erste Paralleltransistor (Q6) der ersten Parallelschaltung (Q7, Q6), der zweite Paralleltran sistor (Q9) der zweiten Parallelschaltung (Q9, Q8), der niederpoten tialseitige MOS-Transistor (Q2) und der zum zweiten Treibertransi stor (Q11) gehörende Schalttransistor (Q13) N-Kanal-MOS-Transi storen sind.
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