DE19825744C2 - Integrierte Halbleiter-Schaltungseinrichtung - Google Patents

Description

Die Erfindung betrifft eine integrierte Halbleiter- Schaltungseinrichtung, die eine Speicherschaltung umfaßt und durch ein Komplementär-MOS-Herstellungs­ verfahren (CMOS-Herstellungsverfahren) hergestellt ist.

Während der vergangenen Jahre wurden integrierte Halb­ leiter-Schaltungen, die unter Verwendung des CMOS-Her­ stellungsverfahrens hergestellt wurden, weithin und üb­ licherweise als Speicher verwendet, weil sie den Vor­ teil einer höheren Integration aufweisen. Vor kurzem wurde vorgeschlagen und weithin so verfahren, unter Verwendung des CMOS-Herstellungsverfahrens sowohl eine integrierte Halbleiter-Schaltung als auch eine Flash­ speicherschaltung auf ein und demselben Halbleiterchip herzustellen, um die Integrationsdichte zu erhöhen.

Fig. 10 ist ein Blockdiagramm, das einen Aufbau einer herkömmlichen integrierten Halbleiter-Schaltungsein­ richtung, die gemäß dem vorstehend beschriebenen Kon­ zept hergestellt wird, zeigt. In Fig. 10 bezeichnet das Bezugszeichen 1 eine zentrale Verarbeitungseinheit (CPU), die in der integrierten Halbleiter-Schaltungs­ einrichtung enthalten ist, bezeichnet 2 eine Flashspei­ cherschaltung, die in der integrierten Halbleiter- Schaltungseinrichtung enthalten ist, und bezeichnet 3 einen Eingangs/Ausgangs-Port bzw. I/O-Port, der in der integrierten Halbleiter-Schaltungseinrichtung enthalten ist. Das Bezugszeichen 4 bezeichnet einen Bus mit einer Vielzahl von Leitungen, durch welche die CPU 1, die Flashspeicherschaltung 2, der I/O-Port 3 und derglei­ chen elektrisch verbunden sind. Das Bezugszeichen 5 be­ zeichnet jeden von Eingangsanschlüssen bzw. jeweils einzelne Eingangsanschlüsse der integrierten Halblei­ ter-Schaltungseinrichtung, und 6 bezeichnet jeden von Ausgangsanschlüssen bzw. jeweils einzelne Ausgangsan­ schlüsse der integrierten Halbleiter-Schaltungsein­ richtung. Das Bezugszeichen 7 bezeichnet jeden von Ein­ gangspuffern. Jeder Eingangspuffer 7 befindet sich zwi­ schen jedem Eingangsanschluß 5 und dem I/O-Port 3 und stellt ein Eingangssignal (das durch jeden Eingangsan­ schluß 5 empfangen wird) für jeden Abschnitt in der in­ tegrierten Halbleiter-Schaltungseinrichtung wie bei­ spielsweise der CPU 1, der Flashspeicherschaltung 2 und dergleichen bereit. Das Bezugszeichen 8 bezeichnet je­ weils Ausgangspuffer. Jeweils ein Ausgangspuffer 8 be­ findet sich zwischen jeweils einem Ausgangsanschluß 6 und dem I/O-Port 3 und treibt jeden entsprechenden Aus­ gangsanschluß 6.

Nachstehend wird ein Beispiel des Betriebsablaufs der herkömmlichen integrierten Halbleiter-Schaltungsein­ richtung gemäß Fig. 10 beschrieben.

Bei der herkömmlichen integrierten Halbleiter-Schal­ tungseinrichtung beginnt dann, wenn ein Rücksetzsignal, das dem Eingangsanschluß 5 zugeführt wird, um für einen Rücksetzvorgang verwendet zu werden, gelöscht oder auf­ gehoben wird, die CPU 1 ihren Betriebsablauf. In einem konkreten Beispiel beginnt die CPU 1 mit der Ausführung eines sequentiellen Betriebsablaufs auf der Grundlage von Daten, die in der Flashspeicherschaltung 2 gespei­ chert worden waren. Nachstehend wird dies als Normalbe­ triebsart-Modus bezeichnet.

Wenn die vorstehend beschriebene integrierte Halblei­ ter-Schaltungseinrichtung während eines Hochlauf- bzw. Bootbetriebsart-Modus, in dem Datenelemente in die Flashspeicherschaltung 2 geschrieben werden, arbeitet, wird das Rücksetzsignal in einem Zustand, in dem ein Bootmodus-Steuersignal dem Eingangsanschluß 5 zugeführt worden ist, gelöscht oder aufgehoben. Hierdurch erkennt bzw. entscheidet die CPU 1, daß der Modus dann, wenn das Rücksetzsignal gelöscht oder aufgehoben ist, der Zustand des Beginns des Boot-Modus ist, auf der Grund­ lage des Spannungspegels des Eingangsanschlusses 5, der den Boot-Modus anzeigt. Dann schreibt die CPU 1 Da­ tenelemente, die an den Dateneingangsanschluß 5 gelie­ fert worden waren, sequentiell in die Flashspeicher­ schaltung 2. Dieser Schreibvorgang durch die CPU 1 legt verschiedenartige Datenelemente fest, die für Anwendun­ gen der integrierten Halbleiter-Schaltungseinrichtung zu verwenden sind.

Wenn der Normal-Modus nach diesem Boot-Modus begonnen hat, liest die CPU 1 die in der Flashspeicherschaltung 2 gespeicherten Datenelemente sequentiell aus und führt diese als Anfangseinstelloperationen und dergleichen aus.

Um den Betrieb der CPU 1 beispielsweise während des Aufhebungsvorgangs des Rücksetzsignals umzuschalten, wurde ein Bootprogramm, das zum Ausführen des Boot- Modus zu verwenden ist, in einem Nur-Lese-Speicher (ROM), der in der integrierten Halbleiter-Schaltungs­ einrichtung enthalten ist, gespeichert. Dadurch springt der Betriebsablauf in Übereinstimmung mit dem Modus, beispielsweise wenn das Rücksetzsignal gelöscht oder aufgehoben wird, an eine Startadresse des Bootpro­ gramms.

Wie vorstehend beschrieben ist es möglich, eine inte­ grierte Halbleiter-Schaltungseinrichtung zu erhalten, bei der sowohl die zentrale Verarbeitungseinheit bzw. CPU 1 als auch die Flashspeicherschaltung 2 auf demsel­ ben Halbleiterchip angeordnet sind, woraus sich auf einfache Art und Weise vielseitigere Verwendungsmög­ lichkeiten ergeben.

Wenn jedoch die vorstehende herkömmliche integrierte Halbleiter-Schaltungseinrichtung, die die Flashspei­ cherschaltung und die CPU auf ein und demselben Halb­ leiterchip umfaßt und mittels dem CMOS-Herstellungs­ verfahren hergestellt wurde, eingesetzt wird, tritt ein Nachteil dahingehend auf, daß die Größe bzw. Stärke des während des Bootbetriebsart-Modus fließenden Stroms größer wird als die eines in dem Normalbetriebsart- Modus fließenden Stroms. Der Anstieg der Stärke des Stromflusses führt dazu, daß die Lebensdauer der inte­ grierten Halbleiter-Schaltungseinrichtung und auch die Zuverlässigkeit der integrierten Halbleiter-Schal­ tungseinrichtung verringert werden.

Um diesen Nachteil der vorstehend beschriebenen her­ kömmlichen integrierten Halbleiter-Schaltungseinrich­ tung zu vermeiden, haben die Erfinder der vorliegenden Erfindung geforscht, diesen Nachteil des Standes der Technik studiert und die Ursache hierfür gefunden. D. h., der Anstieg des Stromflusses während des Bootbe­ triebsart-Modus wird in dem Zustand verursacht, in dem das Spannungspotential jedes der Eingangsanschlüsse, die nicht für den Bootbetriebsart-Modus benutzt werden, in einen erdfreien bzw. schwebenden Zustand geraten und Eingangsanschlüsse der internen Einrichtungen, die mit diesen Eingangsanschlüssen verbunden sind, ein unmit­ telbares Spannungspotential aufweisen, das nicht gleich dem hohen Spannungspegel oder dem niedrigen Spannungs­ pegel ist. Infolgedessen geraten sowohl P-Kanal-MOS- Transistoren als auch N-Kanal-MOS-Transistoren, die je­ de der internen Schaltungen wie beispielsweise die Ein­ gangspuffer bilden, in den eingeschalteten Zustand bzw. den EIN-Zustand. Dieser EIN-Zustand bewirkt, daß ein Strom durch die internen Schaltungen wie beispielsweise die Eingangspuffer fließt und die Größe des während des Bootbetriebsart-Modus fließenden, schaltungseinwärts gerichteten Stroms zunimmt. Dies führt zudem dazu, daß die Leistungsaufnahme und damit der Leistungsverbrauch der herkömmlichen integrierten Halbleiter-Schaltungs­ einrichtung größer wird.

In der US-Patentschrift Nr. 5,390,333 ist eine Vorrichtung offenbart, in der zur Verringerung der Leistung in einer Schaltanordnung Speicherelemente und zugehörige Treiber zeitweise deaktiviert werden.

In der Deutschen Patentanmeldung Nr. 44 22 453 A1 sind ein Verfahren und eine Schaltung zum selektiven Sperren von Zellenblöcken in einer Speichermatrix beschrieben, wobei ein Zugriff auf bestimmte Zellenblöcke mittels Steuerungsbefehlen gesperrt und freigegeben wird.

Der Erfindung liegt die Aufgabe zugrunde, eine integrierte Halbleiter-Schaltungseinrichtung derart weiterzubilden, daß unterschiedliche Betriebsart-Modi vermieden werden.

Diese Aufgabe wird durch die in Patentanspruch 1 angegebenen Maßnahmen gelöst.

In den Unteransprüchen sind vorteilhafte Weiterbildungen der Erfindung gekennzeichnet.

Die Erfindung wird nachstehend anhand bevorzugter Aus­ führungsbeispiele unter Bezugnahme auf die beigefügte Zeichnung näher beschrieben. Es zeigen:

Fig. 1 ein Blockdiagramm, das einen Hauptaufbau einer integrierten Halbleiter-Schaltungseinrichtung gemäß ei­ nem ersten Ausführungsbeispiel zeigt;

Fig. 2 ein Blockdiagramm, das einen detaillierten Auf­ bau einer logischen Arithmetik-Schaltung sowie periphe­ rer Schaltungen derselben, die in der integrierten Halbleiter-Schaltungseinrichtung gemäß dem ersten Aus­ führungsbeispiel enthalten sind, zeigt;

Fig. 3 ein Blockdiagramm, das einen detaillierten Auf­ bau der logischen Arithmetik-Schaltung sowie der peri­ pheren Schaltungen derselben, die in der integrierten Halbleiter-Schaltungseinrichtung gemäß dem ersten Aus­ führungsbeispiel enthalten sind, zeigt;

Fig. 4 ein Blockdiagramm, das einen detaillierten Auf­ bau eines Eingangs/Ausgangs-Puffern und peripherer Schaltungen, die in der integrierten Halbleiter-Schal­ tungseinrichtung gemäß dem ersten Ausführungsbeispiel enthalten sind, zeigt;

Fig. 5 ein erklärendes Diagramm, das eine entsprechende Beziehung zwischen zwei Modussignalen, die der inte­ grierten Halbleiter-Schaltungseinrichtung gemäß dem er­ sten Ausführungsbeispiel zuzuführen sind, und Betriebs­ art-Modi wie beispielsweise dem Normalbetriebsart-Mo­ dus, dem Bootbetriebsart-Modus und dergleichen, die auf der Grundlage der beiden Modussignale festgelegt wer­ den, zeigt;

Fig. 6 ein Blockdiagramm, das einen Aufbau einer logi­ schen Arithmetik-Schaltung und peripherer Schaltungen, die in einer integrierten Halbleiter-Schaltungsein­ richtung gemäß einem zweiten Ausführungsbeispiel ent­ halten sind, zeigt;

Fig. 7 ein Transistorschaltungsdiagramm, das einen de­ taillierten Aufbau einer NICHT-UND-Schaltung mit drei Eingängen, die die logische Arithmetik-Schaltung, wel­ che in der integrierten Halbleiter-Schaltungseinrich­ tung gemäß dem zweiten Ausführungsbeispiel enthalten ist, bilden;

Fig. 8 ein Blockdiagramm, das einen detaillierten Auf­ bau einer Speicherschaltung und jeder von logischen Arithmetik-Schaltungen, die in einer integrierten Halb­ leiter-Schaltungsanordnung gemäß einem dritten Ausfüh­ rungsbeispiel enthalten sind, zeigt;

Fig. 9 ein Blockdiagramm, das einen detaillierten Auf­ bau jeder von logischen Arithmetik-Schaltungen, einer Speicherschaltung und einer Beurteilungsschaltung, die in einer integrierten Halbeiter-Schaltungsanordnung gemäß einem vierten Ausführungsbeispiel enthalten sind, zeigt; und

Fig. 10 ein Blockdiagramm, das einen Aufbau einer her­ kömmlichen integrierten Halbleiter-Schaltungsanordnung, bei der eine Flashspeicherschaltung und eine zentrale Verarbeitungseinheit auf ein und demselben Halbleiter­ chip angeordnet sind, zeigt.

Erstes Ausführungsbeispiel

Fig. 1 ist ein Blockdiagramm, das einen Grund- bzw. Hauptaufbau einer integrierten Halbleiter-Schaltungs­ einrichtung gemäß einem ersten Ausführungsbeispiel zeigt. In Fig. 1 bezeichnet das Bezugszeichen 1 eine zentrale Verarbeitungseinheit oder CPU, die von der in­ tegrierten Halbleiter-Schaltungseinrichtung gemäß dem ersten Ausführungsbeispiel umfaßt wird, bezeichnet das Bezugszeichen 2 eine Flashspeicherschaltung (als einen ersten Speicher), der von der integrierten Halbleiter- Schaltungseinrichtung umfaßt wird, und bezeichnet das Bezugszeichen 3 einen Eingabe/Ausgabe-Port bzw. I/O- Port, der von der integrierten Halbleiter-Schaltungs­ einrichtung umfaßt wird. Das Bezugszeichen 25 bezeich­ net einen Nur-Lese-Speicher (nachstehend als ROM be­ zeichnet) zum Speichern eines Hochlauf- oder Boot- Programms sowie anderer Programme, die von der CPU 1 während der Ausführung eines Hochlauf- oder Bootbe­ triebsart-Modus, in dem Anfangsdatenelemente in die Flashspeicherschaltung 2 geschrieben werden, zu verwen­ den sind. Das Bezugszeichen 4 bezeichnet einen Bus mit einer Vielzahl von Leitungen, durch welche die CPU 1, die Flashspeicherschaltung 2, der I/O-Port 3, das ROM 25 und dergleichen miteinander verbunden sind.

Das Bezugszeichen 5 bezeichnet jeweils Eingangsan­ schlüsse der integrierten Halbleiter-Schaltungsein­ richtung, und das Bezugszeichen 6 bezeichnet jeweils Ausgangsanschlüsse der integrierten Halbleiter-Schal­ tungseinrichtung. Das Bezugszeichen 9 bezeichnet je­ weils Eingangs/Ausgangs-Anschlüsse der integrierten Halbleiter-Schaltungseinrichtung. Das Bezugszeichen 7 bezeichnet jeweils Eingangspuffer (als interne Schal­ tungen). Jeder Eingangspuffer 7 befindet sich auf je­ weils einer Leitung, die zwischen einem jeweiligen Ein­ gangsanschluß 5 und dem I/O-Port 3 verschaltet ist, und stellt ein Eingangssignal (das über den Eingangsan­ schluß 5 empfangen wird) für den I/O-Port 3 bereit. Das Bezugszeichen 8 bezeichnet jeweils Ausgangspuffer (als interne Schaltungen), wobei jeder Ausgangspuffer 8 auf jeweils einer Leitung, die zwischen einem jeweiligen Ausgangsanschluß 6 und dem I/O-Port 3 verschaltet ist, angeordnet ist und Daten, die in dem I/O-Port 3 vorhan­ den sind, an den jeweiligen Ausgangsanschluß 6 ausgibt. Das Bezugszeichen 10 bezeichnet jeweils Eingangs/­ Ausgangs-Puffer (als interne Schaltungen), die auf je­ weils einer Leitung, die zwischen einem jeweiligen der Eingangs/Ausgangs-Anschlüsse 9 und dem I/O-Port 3 ver­ schaltet ist, angeordnet sind. Jeder Eingangs/Ausgangs- Puffer 10 gibt Daten an den entsprechenden Eingangs/­ Ausgangs-Anschluß 9 aus und gibt ferner Daten, die über den entsprechenden Eingangs/Ausgangs-Anschluß 9 erhal­ ten wurden, an den I/O-Fort 3 aus. Das Bezugszeichen 13 bezeichnet ein Eingangs/Ausgangs-Einstellregister bzw. I/O-Einstellregister, in welches Datenelemente durch die CPU 1 geschrieben werden. Die in dem Register 13 festgelegten Datenelemente steuern den Eingabe/Ausgabe- Betrieb jedes der Vielzahl von Eingangs/Ausgangs-Puf­ fern 10. Das Bezugszeichen 12 bezeichnet eine Umschalt­ signal-Erzeugungsschaltung, die ein Rücksetzsignal und zwei Modulsignale, die von den Eingangsanschlüssen 5 übermittelt werden, empfängt, ein Modus-Umschaltsignal entsprechend den empfangenen Rücksetz- und Modus-Um­ schaltsignalen erzeugt, um den Zustand jeder Schal­ tungskomponente festzulegen, und das Modus-Umschaltsi­ gnal ausgibt.

Das Bezugszeichen 11 bezeichnet jeweils logische Arith­ metik-Schaltungen zum Durchführen einer logischen Arithmetik-Operation zwischen dem von der Umschaltsi­ gnal-Erzeugungsschaltung 12 übermittelten Modus-Signal, und dem Eingangssignal, das durch den Eingangsanschluß 5 bereitgestellt wird. Jede logische Arithmetik-Schal­ tung 11 ist auf einer Leitung, die zwischen jeweils ei­ nem Eingangs/Ausgangs-Puffer 10 und jeweils einem Ein­ gangs/Ausgangs-Anschluß 9 verschaltet ist, bzw. auf ei­ ner Leitung, die zwischen jeweils einem Eingangspuffer 7 und jeweils einem Eingangsanschluß 5 verschaltet ist, angeordnet.

Fig. 2 ist ein Blockdiagramm, das einen detaillierten Aufbau der logischen Arithmetikschaltung 11 und peri­ pherer Schaltungen wie beispielsweise der Umschaltsi­ gnal-Erzeugungsschaltung 12, die von der integrierten Halbleiter-Schaltungseinrichtung gemäß dem ersten Aus­ führungsbeispiel umfaßt werden, zeigt. In Fig. 2 be­ zeichnet das Bezugszeichen 11a eine inverse logische UND-Schaltung mit zwei Eingängen (eine NICHT-UND- bzw. NAND-Schaltung mit zwei Eingängen), der das Modus- Umschaltsignal von der Umschaltsignal-Erzeugungsschal­ tung 12 und ein Eingangssignal, das durch jeweils ei­ nen Eingangsanschluß 5 oder 9 übermittelt wird, zuge­ führt wird zum Durchführen der logischen UND-Operation sowie zum Ausgeben eines inversen Werts des Ergebnisses der logischen UND-Operation. Jede der logischen Arith­ metik-Schaltungen 11 umfaßt die inverse logische UND- Schaltung mit zwei Eingängen (die NAND-Schaltung mit zwei Eingängen).

Das Bezugszeichen 12a bezeichnet eine inverse logische UND-Schaltung (eine NAND-Schaltung) für eine Modus-Un­ terscheidung zum Ausgeben eines inversen Werts (als ein Modus-Unterscheidungssignal) des Ergebnisses der logi­ schen UND-Operation über die beiden Modus-Eingangssi­ gnale. Das Bezugszeichen 12b bezeichnet eine inverse logische UND-Schaltung (eine NAND-Schaltung) für die Erzeugung eines negierten Signals zum Ausgeben eines invertierten Werts (des negierten Signals) des Ergeb­ nisses der logischen UND-Operation zwischen dem Modus- Unterscheidungssignal und dem Rücksetzsignal. Das Be­ zugszeichen 12c bezeichnet eine Inverterschaltung für ein Modus-Umschaltsignal zum Erzeugen des Modus-Um­ schaltsignals durch Invertieren des Pegels des negier­ ten Signals, das durch die inverse logische UND-Schal­ tung 12b für die Erzeugung des negierten Signals be­ reitgestellt wird. Infolgedessen umfaßt die Umschaltsi­ gnal-Erzeugungsschaltung 12 die inverse logische UND- Schaltung (NAND-Schaltung) 12a, die inverse logische UND-Schaltung (NAND-Schaltung) 12b und die Inverter­ schaltung 12c.

Fig. 3 ist ein Blockdiagramm, das einen detaillierten Aufbau der inversen logischen UND-Schaltung mit zwei Eingängen (der NAND-Schaltung mit zwei Eingängen) 11a, die die logische arithmetische Schaltung 11, die in der integrierten Halbleiter-Schaltungseinrichtung gemäß dem ersten Ausführungsbeispiel enthalten ist, bildet, zeigt. In Fig. 3 bezeichnet das Bezugszeichen 26 einen ersten P-Kanal-MOS-Transistor, dessen Gate-Abschnitt die Eingangssignale von dem Eingangs/Ausgangs-Anschluß 9 und dem Eingangsanschluß 5 zugeführt werden, und des­ sen Source-Abschnitt mit einer Quelle einer hohen Span­ nung verbunden ist. Das Bezugszeichen 14 bezeichnet ei­ nen zweiten P-Kanal-MOS-Transistor, dessen Gate-Ab­ schnitt das Modus-Umschaltsignal zugeführt wird und dessen Source mit der Quelle hoher Spannung verbunden ist. Das Bezugszeichen 16 bezeichnet einen ersten N- Kanal-MOS-Transistor, dessen Gate-Abschnitt die Ein­ gangssignale von dem Eingangs/Ausgangs-Anschluß 9 und dem Eingangsanschluß 5 zugeführt werden, und dessen Drain-Abschnitt mit einer Quelle einer niedrigen Span­ nung (als Quelle einer Erd- bzw. Massespannung) verbun­ den ist. Das Bezugszeichen 15 gibt einen zweiten N-Ka­ nal-MOS-Transistor an, dessen Gate-Abschnitt das Modus- Umschaltsignal zugeführt wird und dessen Drain-Ab­ schnitt mit dem Source-Abschnitt des ersten N-Kanal- MOS-Transistors 16, dessen Drain-Abschnitt mit der Quelle der niedrigen Spannung verbunden ist, verbunden ist. Die Drain-Abschnitte sowohl des ersten als auch des zweiten P-Kanal-MOS-Transistors 26 und 14 sind mit dem Source-Abschnitt des zweiten N-Kanal-MOS-Transi­ stors, dessen Drain-Abschnitt mit dem Source-Abschnitt des ersten N-Kanal-MOS-Transistors 16 verbunden ist, verbunden.

Fig. 4 ist ein Blockdiagramm, das einen detaillierten Aufbau des Eingangs/Ausgangs-Puffers 10 und der peri­ pheren Schaltungen wie beispielsweise des I/O-Ports 3, der logischen Arithmetik-Schaltung 11 und dergleichen, die in der integrierten Halbleiter-Schaltungseinrich­ tung gemäß dem ersten Ausführungsbeispiel enthalten sind, zeigt. In Fig. 4 bezeichnet das Bezugszeichen 10a einen Ausgangstreiber zum Ausgeben der Datenelemente die in den I/O-Port 3 eingestellt worden waren, an die logische Arithmetik-Schaltung 11 in Übereinstimmung mit dem Pegel des Ausgangssignals, das von dem I/O-Ein­ stellregister 13 übermittelt wurde. Die Datenelemente, die von der logischen Arithmetik-Schaltung 11 übermit­ telt wurden, werden durch den Eingangs/Ausgangs-An­ schluß 9 an außerhalb liegende Einrichtungen (die nicht gezeigt sind) übertragen. Das Bezugszeichen 10b be­ zeichnet einen Eingangstreiber zum Ausgeben des Ein­ gangssignals, das von dem Eingangs/Ausgangs-Anschluß 9 über die logische Arithmetik-Schaltung 11 übermittelt wurde, an den I/O-Port 3, wenn der Pegel des Ausgangs­ signals aus dem I/O-Einstellregister 13 einen anderen Pegel als den Pegel des Ausgangssignals, das durch den Ausgangstreiber 10a zu verwenden ist und das durch das I/O-Einstellregister 13 übertragen wird, annimmt.

Nachstehend wird der Betriebsablauf der integrierten Halbleiter-Schaltungseinrichtung gemäß dem ersten Aus­ führungsbeispiel beschrieben.

Fig. 5 ist ein erklärendes Diagramm, das eine entspre­ chende Beziehung zwischen den beiden Modussignalen (mit den Pegeln "1" und "0" gemäß Fig. 5) und Betriebsabläu­ fen (wie beispielsweise "dem Normalbetriebsart-Modus", . . ., "dem Bootbetriebsart-Modus" gemäß Fig. 5) in der integrierten Halbleiter-Schaltungseinrichtung mit dem vorstehend beschriebenen Aufbau gemäß dem ersten Aus­ führungsbeispiel der Erfindung zeigt. Die beiden Mo­ dussignale werden der integrierten Halbleiter-Schal­ tungseinrichtung zugeführt. Die Betriebsart-Modi bein­ halten den Normalbetriebsart-Modus, den Bootbetriebs­ art-Modus und dergleichen, die auf der Grundlage der beiden Modussignale festgelegt werden. Gemäß Fig. 5 tritt dann, wenn beide der zwei Modussignale gleich 1 sind (d. h. auf einem hohen Pegel liegen), die inte­ grierte Halbleiter-Schaltungseinrichtung gemäß dem er­ sten Ausführungsbeispiel in den Bootbetriebsart-Modus ein, und tritt dann, wenn die beiden Modussignale nicht auf dem hohen Pegel liegen, in andere Betriebsart-Modi, die sich von dem Bootbetriebsart-Modus unterscheiden, ein.

Zunächst beginnt in dem Normalbetriebsart-Modus der in­ tegrierten Halbleiter-Schaltungseinrichtung gemäß dem ersten Ausführungsbeispiel der Erfindung dann, wenn das Rücksetzsignal, das durch den Eingangsanschluß 5, der für die Zufuhr des Rücksetzsignals zu verwenden ist, zugeführt wird, gelöscht oder zurückgenommen wird, d. h. dann, wenn das Rücksetzsignal auf dem hohen Pegel liegt, die CPU 1 den sequentiellen Betriebsablauf auf der Grundlage der in der Flashspeicherschaltung 2 ge­ speicherten Datenelemente; sodann führt die CPU 1 vor­ bestimmte arithmetische Operationen und Steueroperatio­ nen sowie andere Operationen aus.

Als nächstes springt dann, wenn das Rücksetzsignal ge­ löscht oder aufgehoben wird, d. h. dann, wenn es den ho­ hen Pegel annimmt, während des Bootbetriebsart-Modus gesteuert durch die CPU 1 der Betriebsablauf zu der Startadresse des in dem ROM 25 gespeicherten Bootpro­ gramms. Dadurch führt die CPU 1 das Bootprogramm aus, so daß die Datenelemente, die durch die Eingangsan­ schlüsse 5, die für die Datenzufuhr zu verwenden sind, zugeführt werden, sequentiell in die Flashspeicher­ schaltung 2 geschrieben werden.

Weil der Pegel beider der zwei Modussignale während des Bootbetriebsart-Modus auf den hohen Pegel festgelegt ist, wird das Ausgangssignal, das von der inversen lo­ gischen Arithmetik-Schaltung (der NAND-Schaltung) 12a für die Modus-Unterscheidung übermittelt wird, niedrig­ pegelig, und wird das negierte Signal hochpegelig, so daß das Modus-Umschaltsignal niedrigpegelig wird. Da­ durch wird jeder der logischen Arithmetik-Schaltungen 11 das Modus-Umschaltsignal niedrigpegelig zugeführt, so daß der zweite N-Kanal-MOS-Transistor 15 in den aus­ geschalteten Zustand bzw. den AUS-Zustand übergeht und der zweite P-Kanal-MOS-Transistor 14 in den EIN-Zustand übergeht, wenn jede der logischen Arithmetik-Schaltun­ gen 11 in den AUS-Zustand übergeht.

Demgemäß stellt jede der logischen Arithmetik-Schaltun­ gen 11 das hochpegelige Signal für die internen Schal­ tungen wie beispielsweise den Eingangs/Ausgangs-Puffer 10 und die Eingangspuffer 7, die mit den Signalleitun­ gen, auf denen sich die logischen Arithmetik-Schaltun­ gen 11 befinden, verbunden sind, trotz des Vorhanden­ seins und der Höhe des Pegels der Eingangssignale, die für die Eingangs/Ausgangsanschlüsse 9 und die Eingangs­ anschlüsse 5 bereitgestellt werden, bereit.

Darüber hinaus fließt, weil jeder der zweiten N-Kanal- MOS-Transistoren 15 in den logischen Arithmetik-Schal­ tungen 11 in den AUS-Zustand übergeht, kein Strom in die Anordnung hinein.

Ferner ist es, weil das Rücksetzsignal der Umschaltsi­ gnal-Erzeugungsschaltung 12 zugeführt wird und weil das vorstehend genannte negierte Signal mittels Durchführen der inversen logischen UND-Operation über das Rücksetz­ signal und das Ausgangssignal aus der inversen logi­ schen Arithmetik-Schaltung (der NAND-Schaltung) 12a für die Modus-Unterscheidung erzeugt wird, möglich, die lo­ gischen Arithmetik-Schaltungen 11 so einzustellen, daß die internen Schaltungen auch dann in denselben Zustand des Bootbetriebsart-Modus übergehen, während das Rück­ setzsignal der integrierten Halbleiter-Schaltungsein­ richtung zugeführt wird, d. h. auch dann, wenn das Rück­ setzsignal niedrigpegelig ist.

Dadurch ist es, wenn die integrierte Halbleiter-Schal­ tungseinrichtung den Aufbau derart aufweist, daß die Flashspeicherschaltung 2 und die CPU 1 auf demselben Halbleiterchip untergebracht sind, möglich, die Da­ tenelemente in der Flashspeicherschaltung 2 entspre­ chend Anwendungen festzulegen. Dadurch liest dann, wenn der Hochlauf- bzw. Boot-Up-Vorgang für den Normalbe­ triebsart-Modus ausgeführt wird, die CPU 1 die Da­ tenelemente, die in der Flashspeicherschaltung 2 se­ quentiell gespeichert sind, um die Anfangseinstellung durchzuführen. Es ist dadurch möglich, eine integrierte Halbleiter-Schaltungseinrichtung bereitzustellen, die auf einfache Art und Weise für allgemeine Zwecke ein­ setzbar ist.

Wie vorstehend beschrieben weist gemäß dem ersten Aus­ führungsbeispiel die integrierte Halbleiter-Schaltungs­ einrichtung einen Aufbau auf, bei dem eine logische Arithmetik-Schaltung zwischen den internen Schaltungen und jedem der Eingangsanschlüsse, die während des Boot­ betriebsart-Modus nicht benutzt werden, angeordnet ist, wird die logische Operation zwischen dem Eingangsignal, das über jeden der Eingangsanschlüsse 5 empfangen wird, und dem Modus-Umschaltsignal, das von der Umschaltsi­ gnal-Erzeugungsschaltung 12 übermittelt wird, ausge­ führt, und legt das Ergebnis der Operation den Zustand der Schaltungen, die die logischen Arithmetik-Schal­ tungen 11 bilden, auf der Grundlage des Ergebnisses der logischen Operation auf den stabilen niedrigen Pegel fest. Demgemäß ist es auch dann, wenn die Pegel jedes der Eingangsanschlüsse 5 während des Bootbetriebsart- Modus in den erdfreien Zustand geraten, möglich, ein Fließen eines schaltungseinwärts gerichteten Stroms zu verhindern, weil die N-Kanal-CMOS-Transistoren, die die logischen Arithmetik-Schaltungen 11 bilden, in den AUS- Zustand versetzt sind. Infolgedessen hat das erste Aus­ führungsbeispiel die Wirkung, den Leistungsverbrauch während des Bootbetriebsart-Modus auf den Leistungsver­ brauch des Normalbetriebsart-Modus zu drücken bzw. zu senken.

Darüber hinaus ist es gemäß dem ersten Ausführungsbei­ spiel, weil die integrierte Halbleiter-Schaltungsein­ richtung einen Aufbau derart aufweist, daß die logische Arithmetik-Schaltung 11 die inverse logische Arithme­ tik-Schaltung mit zwei Eingängen (die NAND-Schaltung mit zwei Eingängen) 11a umfaßt, und weil das Modus- Umschaltsignal während des Bootbetriebsart-Modus auf den niedrigen Pegel festgelegt ist, möglich, den Pegel des Ausgangssignals jeder der logischen Arithmetik- Schaltungen 11 auf den niedrigen Pegel festzulegen, und zwar auch dann, wenn sich der Pegel des dem Eingangsan­ schluß 5 zugeführten Eingangssignals ändert. Demgemäß ist es möglich, zu verhindern, daß die Schaltungen in jeder der logischen Arithmetik-Schaltungen 11 aufgrund einer Änderung des Pegels des Eingangssignals 5 einen nicht erwünschten Vorgang durchführen, und ist es eben­ falls möglich, den Leistungsverbrauch während des Boot­ betriebsart-Modus zu unterdrücken bzw. zu senken.

Außerdem ist es in Übereinstimmung mit dem ersten Aus­ führungsbeispiel möglich, daß die integrierte Halblei­ ter-Schaltungseinrichtung einen Aufbau derart aufweist, daß die logische Arithmetik-Schaltung 11 außer zwischen jedem der Eingangsanschlüsse 5 und jedem der Eingangs­ puffer 7 auch zwischen jedem der Eingangs/Ausgangs-An­ schlüsse 9 und jedem der Eingangs/Ausgangs-Puffer 10 angeordnet ist. Demgemäß ist es möglich, sowohl den Zu­ stand des Eingangstreibers als auch den Zustand des Ausgangstreibers, die jeden der Eingangs/Ausgangspuffer 10 bilden, auch dann festzulegen, wenn der Eingangs/­ Ausgangs-Anschluß 9 auf die Funktion eines Eingangs eingestellt ist, um das Auslösen einer Datenkollision zwischen dem Ausgangssignal aus dem Eingangs/Ausgangs- Puffer 9 und dem Ausgangssignal anderer Schaltungen zu vermeiden. Es ist dadurch möglich, den Leistungsver­ brauch während des Bootbetriebsart-Modus zu unterdrüc­ ken.

Zweites Ausführungsbeispiel

Fig. 6 ist ein Blockdiagramm, das einen Aufbau einer logischen arithmetischen Schaltung 110 sowie peripherer Schaltungen, die diese umgeben, zeigt, wobei diese in einer integrierten Halbleiter-Schaltungseinrichtung ge­ mäß einem zweiten Ausführungsbeispiel enthalten sind. In Fig. 6 bezeichnet das Bezugszeichen 27 einen der Eingangsanschlüsse 5 in der integrierten Halbleiter- Schaltungseinrichtung. Im einzelnen wird während des Bootbetriebsart-Modus das niedrigpegelige Signal diesem Eingangsanschluß 27 zugeführt. Das Bezugszeichen 11b bezeichnet eine inverse logische UND-Schaltung mit drei Eingängen (eine NAND-Schaltung mit drei Eingängen) zum Durchführen der logischen UND-Operation über das Ein­ gangssignal aus dem Eingangsanschluß 27, das Modus-Um­ schaltsignal und das Rücksetzsignal aus der Umschaltsi­ gnal-Erzeugungsschaltung 12 und das Eingangssignal von jedem Eingangsanschluß 5 oder 9, sowie zum Ausgeben des Operationsergebnisses an eine sich außerhalb befindende Schaltung (beispielsweise eine der internen Schaltungen in der integrierten Halbleiter-Schaltungseinrichtung) der logischen Arithmetik-Schaltung 110. Infolgedessen umfaßt die logische Arithmetik-Schaltung 110 in der in­ tegrierten Halbleiter-Schaltungseinrichtung gemäß dem zweiten Ausführungsbeispiel die inverse logische UND- Schaltung mit drei Eingängen (die NAND-Schaltung mit drei Eingängen). Da weitere Schaltungskomponenten der integrierten Halbleiter-Schaltungseinrichtung gemäß dem zweiten Ausführungsbeispiel gleich denjenigen des er­ sten Ausführungsbeispiels sind, werden dieselben Be­ zugszeichen für diese verwendet und eine Beschreibung derselben daher aus Gründen der Kürze weggelassen.

Fig. 7 ist ein Transistor-Schaltungsdiagramm, das einen detaillierten Aufbau der inversen UND-Schaltung 11b mit drei Eingängen (die NAND-Schaltung mit drei Eingängen) zeigt, die die logische Arithmetik-Schaltung 110, die in der integrierten Halbleiter-Schaltungseinrichtung gemäß dem zweiten Ausführungsbeispiel enthalten ist, bildet. Fig. 7 zeigt den Aufbau der logischen Arithme­ tik-Schaltung 110, die die inverse logische Arithmetik- Schaltung mit drei Eingängen (die NAND-Schaltung mit drei Eingängen) umfaßt, auf Transistorebene. In Fig. 7 bezeichnet das Bezugszeichen 17 einen dritten P-Kanal- MOS-Transistor, dessen Gate-Abschnitt das Eingangssi­ gnal empfängt und dessen Source-Abschnitt mit der hoch­ pegeligen Spannungleistungssquelle verbunden ist. Das Bezugszeichen 18 bezeichnet einen vierten P-Kanal-MOS- Transistor, dessen Gate-Abschnitt das Rücksetzsignal empfängt und dessen Source-Abschnitt mit der hochpege­ ligen Spannungsleistungsquelle verbunden ist. Das Be­ zugszeichen 19 bezeichnet einen fünften P-Kanal MOS- Transistor, dessen Gate-Abschnitt das Signal aus dem Eingangsanschluß 27 empfängt und dessen Source-Ab­ schnitt mit der hochpegeligen Spannungsleistungsquelle verbunden ist. Das Bezugszeichen 22 bezeichnet einen dritten N-Kanal-MOS-Transistor, dessen Gate-Abschnitt das Signal aus dem Eingangsanschluß empfängt und dessen Drain-Abschnitt mit der niedrigpegeligen Spannungslei­ stungsquelle verbunden ist. Das Bezugszeichen 21 be­ zeichnet einen vierten N-Kanal-MOS-Transistor, dessen Gate-Abschnitt das Rücksetzsignal empfängt und dessen Source-Abschnitt über den dritten N-Kanal-MOS-Transi­ stor 22 mit der niedrigpegeligen Spannungsleistungs­ quelle verbunden ist. Das Bezugszeichen 20 bezeichnet einen fünften P-Kanal-MOS-Transistor, dessen Gate-Ab­ schnitt das Signal aus dem Eingangsanschluß 27 empfängt und dessen Source-Abschnitt mit der niedrigpegeligen Spannungsleistungsquelle über sowohl den vierten N-Ka­ nal-MOS-Transistor 21 als auch den dritten N-Kanal-MOS- Transistor 22 verbunden ist. In der Konfiguration der inversen logischen UND-Schaltung (der NAND-Schaltung mit drei Eingängen) 11b sind die Drain-Abschnitte die­ ser drei P-Kanal-MOS-Transistoren 17, 18 und 19 mit dem Source-Abschnitt des fünften N-Kanal-MOS-Transistors 20, der mit dem vierten N-Kanal-MOS-Transistor und dem dritten N-Kanal-MOS-Transistor in Reihe verbunden ist, verbunden. Das Spannungspotential an dem vorstehenden Verbindungsknoten in der inversen logischen UND-Schal­ tung 11b wird an die internen Schaltungen ausgegeben.

Nachstehend erfolgt eine Beschreibung des Betriebsab­ laufs der integrierten Halbleiter-Schaltungseinrichtung gemäß dem zweiten Ausführungsbeispiel.

In der integrierten Halbleiter-Schaltungseinrichtung gemäß dem zweiten Ausführungsbeispiel werden beide der zwei Modussignale auf den hohen Pegel festgelegt und wird das Rücksetzsignal unter der Bedingung, daß der Pegel der Spannung des Eingangsanschlusses 27 auf den niedrigen Pegel festgelegt ist, gelöscht oder aufgeho­ ben. Dann springt der Betriebsablauf mittels der CPU 1 zu der Startadresse des in dem ROM 25 gespeicherten Bootprogramms, um das Bootprogramm auszuführen. Während der Ausführung des Bootprogramms geht, weil der Pegel der Spannung an dem Eingangsanschluß 27 auf dem niedri­ gen Pegel gehalten wird, der fünfte N-MOS-Kanal-Transi­ stor 20 in der logischen Arithmetik-Schaltung 110 in den AUS-Zustand über, und geht der fünfte P-Kanal-MOS- Transistor 19 in der logischen Arithmetik-Schaltung 110 in den EIN-Zustand über. Die anderen Betriebsvorgänge sind dieselben wie diejenigen der integrierten Halblei­ ter-Schaltungseinrichtung gemäß dem ersten Ausführungs­ beispiel, so daß daher die Erklärung dieser Operationen aus Gründen der Kürze hier weggelassen wird.

Demgemäß gibt die logische Arithmetik-Schaltung 110 das hochpegelige Signal an die internen Schaltungen wie beispielsweise den Eingangs/Ausgangs-Puffer 10 und den Eingangspuffer 7, der mit der logischen Arithmetik- Schaltung 110 über die Signalleitungen verbunden ist, aus, so daß auch dann kein schaltungseinwärts gerichte­ ter Strom fließt, wenn jeder der Eingangsanschlüsse 5 und der Eingangs/Ausgangs-Anschlüsse 9 ein Eingangs­ signal mit einem beliebigen Pegel oder kein Eingangs­ signal empfängt. Darüber hinaus können die internen Schaltungen in die vorstehend beschriebenen Zustände versetzt werden, wenn das Rücksetzsignal zugeführt wird.

Gemäß dem zweiten Ausführungsbeispiel wie vorstehend beschrieben ist jede der logischen Arithmetik-Schal­ tungen 110 zwischen dem Eingangsanschluß, der während des Bootbetriebsart-Modus nicht benutzt wird, und jeder der internen Einrichtungen angeordnet und führt die lo­ gische Arithmetik-Operation über die durch die Ein­ gangsanschlüsse 5 zugeführten Eingangssignale und das Signal von dem Eingangsanschluß 27, das während des Bootbetriebsart-Modus einen definierten Spannungspegel auf­ weist, durch, und ist es dadurch, weil die Zustände der logischen Arithmetik-Schaltungen 110 und der internen Schaltungen in derselben auf den stabilen niedrigen Pe­ gel festgelegt werden können, möglich, wie bei der in­ tegrierten Halbleiter-Schaltungseinrichtung gemäß dem ersten Ausführungsbeispiel den Leistungsverbrauch wäh­ rend des Bootbetriebsart-Modus zu unterdrücken.

Darüber hinaus ist es in Übereinstimmung mit dem zwei­ ten Ausführungsbeispiel, weil jede der logischen Arith­ metik-Schaltungen 110 in der integrierten Halbleiter- Schaltungseinrichtung die inverse logische UND-Schal­ tung 11b mit drei Eingängen (NAND-Schaltung mit drei Eingängen) umfaßt und weil das niedrigpegelige Signal über den Eingangsanschluß 27 während des Bootbetriebs­ art-Modus empfangen wird, auf der Grundlage der Ände­ rung eines Spannungspegels an jedem bzw. einem der Ein­ gangsanschlüsse 5 möglich, zu verhindern, daß die logi­ schen Arithmetik-Schaltungen 110 und die internen Schaltungen in derselben nicht erwünschte Operationen durchführen. Darüber hinaus ist es möglich, den Lei­ stungsverbrauch während des Bootbetriebsart-Modus zu unterdrücken.

Außerdem ist es in Übereinstimmung mit dem zweiten Aus­ führungsbeispiel, weil die logische Arithmetik-Schal­ tung 110 zusätzlich zu ihrer Anordnung zwischen jedem Eingangsanschluß 5 und jedem Eingangspuffer 7 zwischen jedem der Eingangs/Ausgangsanschlüsse 9 und jeder der internen Schaltungen angeordnet ist, möglich, sowohl den Eingangstreiber als auch den Ausgangstreiber, die jeden Eingangs/Ausgangspuffer 10 bilden, auch dann in einen festgelegten Zustand zu versetzen, wenn die Ein­ gangs/Ausgangs-Anschlüsse nach dem Rücksetzvorgang nur für ein Eingangssignal verwendet werden. Es ist eben­ falls möglich, den Leistungsverbrauch während des Boot­ betriebsart-Modus zu unterdrücken.

Drittes Ausführungsbeispiel

Fig. 8 ist ein Blockdiagramm, das einen detaillierten Aufbau einer Speicherschaltung 23 und der logischen Arithmetik-Schaltung 11, die in einer integrierten Halbleiter-Schaltungseinrichtung gemäß einem dritten Ausführungsbeispiel enthalten sind, zeigt. In Fig. 8 bezeichnet das Bezugszeichen 23 die Speicherschaltung (als einen zweiten Speicher), der sowohl das Rücksetz­ signal als auch das Startsignal, das durch die CPU 1 ausgegeben wird, wenn der Bootbetriebsart-Modus beendet wird, zugeführt wird und die den durch sowohl das Rück­ setzsignal als auch durch das Startsignal gekennzeich­ neten Ausgangszustand speichert, bis, nachdem der Spei­ cherschaltung 23 das Rücksetzsignal zugeführt wurde, der Speicherschaltung 23 ein nachfolgendes Startsignal zugeführt wird.

In Fig. 8 bezeichnet das Bezugszeichen 23a einen sech­ sten P-Kanal-MOS-Transistor, an dessen Gate-Abschnitt das vorstehend genannte Rücksetzsignal zugeführt wird und dessen Source-Abschnitt mit einer Quelle hoher Spannung verbunden ist. Das Bezugszeichen 23c bezeich­ net eine erste Inverterschaltung, die mit dem Drain- Abschnitt des sechsten P-Kanal-MOS-Transistors verbun­ den ist. Die erste Inverterschaltung 23c invertiert die Spannung des Drain-Abschnitts des sechsten P-Kanal-MOS- Transistors 23a und gibt den Pegel der invertierten Spannung als Modus-Umschaltsignal aus. Das Bezugszei­ chen 23b bezeichnet eine zweite Inverterschaltung, der das Ausgangssignal der ersten Inverterschaltung 23c zu­ geführt wird, zum Invertieren des Pegels dieses Aus­ gangssignals und zum Ausgeben des invertierten Aus­ gangssignals an die erste Inverterschaltung 23c. Das Bezugszeichen 23d bezeichnet ein Übertragungstor zum Zwischenspeichern der Daten auf dem Bus 4, wenn das Startsignal empfangen wird, und zum Ausgeben eines Pe­ gelsignals in Übereinstimmung mit den zwischengespei­ cherten Daten. Die Speicherschaltung 23 umfaßt den sechsten P-Kanal-MOS-Transistor 23a, die erste Inver­ terschaltung 23c, die zweite Inverterschaltung 23b und das Übertragungstor 23d. Da die weiteren Schaltungskom­ ponenten in der integrierten Halbleiter-Schaltungsein­ richtung gemäß dem dritten Ausführungsbeispiel diesel­ ben sind wie diejenigen der integrierten Halbleiter- Schaltungseinrichtung gemäß dem ersten Ausführungsbei­ spiel, werden dieselben Bezugszeichen für diese verwen­ det und wird daher die Beschreibung derselben aus Grün­ den der Kürze an dieser Stelle weggelassen.

Nachstehend wird der Betriebsablauf der integrierten Halbleiter-Schaltungseinrichtung gemäß dem dritten Aus­ führungsbeispiel beschrieben.

Wenn die integrierte Halbleiter-Schaltungseinrichtung das Rücksetzsignal empfängt, d. h., wenn das niedrigpe­ gelige Rücksetzsignal empfangen wird, wird der Be­ triebsablauf der CPU 1 angehalten und geht der sechste P-Kanal-MOS-Transistor 23a in der Speicherschaltung 23 in den EIN-Zustand über. Dann wird der Pegel des Drain- Abschnitts des sechsten P-Kanal-MOS-Transistors 23a auf den hohen Pegel gesteuert, und die erste Inverterschal­ tung 23c gibt das niedrigpegelige Modus-Umschaltsignal aus. Demgemäß wird, auf dieselbe Art und Weise wie bei der integrierten Halbleiter-Schaltungseinrichtung gemäß dem ersten Ausführungsbeispiel, jeder der logischen Arithmetik-Schaltungen 11 der niedrige Pegel des Modus- Umschaltsignals zugeführt, so daß der erste N-Kanal- MOS-Transistor 16 in der logischen Arithmetik-Schaltung 11 in den AUS-Zustand übergeht.

Sodann beginnt dann, wenn das Rücksetzsignal gelöscht oder aufgehoben wird, d. h. wenn der Pegel des Rücksetz­ signals auf den niedrigen Pegel festgelegt wird, die CPU 1 den Betriebsablauf in dem festgelegten Betriebs­ art-Modus. Demgemäß führt dann, wenn in der Situation, die in dem Bootbetriebsart-Modus festgelegt worden war, das Rücksetzsignal gelöscht oder aufgehoben wird, die CPU 1 das Boot-Programm durch.

Andererseits wird auch dann, wenn das Rücksetzsignal auf den hohen Pegel festgelegt wird, nur der P-Kanal- MOS-Transistor 23a in der vorstehend beschriebenen Speicherschaltung 23 in den AUS-Zustand versetzt, so daß der Zustand der beiden Inverterschaltungen 23b und 23c während der Zufuhr des Rücksetzsignals beibehalten werden kann. Demgemäß wird das Modus-Umschaltsignal nur während des Bootbetriebsart-Modus auf dem niedrigen Pe­ gel gehalten. Daher kann während des Bootbetriebsart- Modus der Zustand der logischen Arithmetik-Schaltung, die mit dem nicht benutzten Eingangsanschluß 5 verbun­ den ist, und der internen Schaltungen ungeachtet des Zustands der anderen Eingangsanschlüsse 5 fixiert wer­ den.

Darüber hinaus wird dann, wenn der Eingangsanschluß 5, der mit der logischen Arithmetik-Schaltung 11 verbunden ist, während des Bootbetriebsart-Modus oder während des Normalbetriebsart-Modus nach dem Bootbetriebsart-Modus benutzt wird, unter der Bedingung, daß vorbestimmte Da­ tenelemente auf dem Bus 4 vorliegen, das Startsignal an das Übertragungstor 23d geliefert. Dadurch speichert das Übertragungstor 23d die Datenelemente auf dem Bus 4 zwischen und stellt das niedrigpegelige Signal für die erste Inverterschaltung 23c bereit. Es ist dadurch mög­ lich, das Modus-Auswahlsignal, das der logischen Arith­ metik-Schaltung 11 zuzuführen ist, auf den hohen Pegel zu setzen. Die weiteren Vorgänge in der integrierten Halbleiter-Schaltungseinrichtung gemäß dem dritten Aus­ führungsbeispiel sind dieselben wie die Vorgänge in der integrierten Halbleiter-Schaltungseinrichtung gemäß dem ersten Ausführungsbeispiel, so daß daher die Beschrei­ bung derselben aus Gründen der Kürze an dieser Stelle weggelassen wird.

Gemäß dem dritten Ausführungsbeispiel wie vorstehend beschrieben ist es, weil die integrierte Halbleiter- Schaltungseinrichtung die Speichereinrichtung 23 ent­ hält, um den Ausgangszustand, der durch das Rücksetzsi­ gnal festgelegt wird, bis ein nachfolgendes Startsignal nach der Zufuhr des Rücksetzsignals empfangen wird, beizubehalten, und weil die Speicherschaltung 23 auch dann, wenn die Eingangsanschlüsse, die während des Bootbetriebsart-Modus, der auszuführen ist, nachdem der Rücksetzvorgang in den schwebenden Zustand übergegangen ist, nicht benutzt werden, ihr Ausgangssignal an eine der logischen Arithmetik-Schaltungen, die zwischen dem Eingangsanschluß, der während des Bootbetriebsart-Modus nicht benutzt wird, und den internen Schaltungen ange­ ordnet ist, übermittelt, möglich, den Zustand der logi­ schen Arithmetik-Schaltungen 11 und der internen Schal­ tungen in derselben durch Empfangen des Ausgangssignals von der Speicherschaltung 23 auf den stabilen niedrigen Pegel festzulegen. Infolgedessen ist es dadurch mög­ lich, den P-Kanal-MOS-Transistor oder den N-Kanal-MOS- Transistor, die die logischen Arithmetik-Schaltungen bilden, in den AUS-Zustand zu versetzen, so daß eine Wirkung dahingehend erzielt wird, daß kein schaltungs­ einwärts fließender Strom fließt und die Leistungsauf­ nahme unterdrückt werden kann.

Darüber hinaus ist es, weil in der integrierten Halb­ leiter-Schaltungseinrichtung gemäß dem dritten Ausfüh­ rungsbeispiel die inverse logische UND-Schaltung (die NAND-Schaltung mit zwei Eingängen) 11a, die die logi­ sche Arithmetik-Schaltung 11 bildet, verwendet wird und das niedrigpegelige Signal während des Bootbetriebsart- Modus zugeführt wird, möglich, zu verhindern, daß ein nicht erwünschter Betrieb der logischen Arithmetik- Schaltung 11 und der internen Schaltungen in derselben erfolgt, und ist es ebenfalls möglich, den Leistungs­ verbrauch während des Bootbetriebsart-Modus zu unter­ drücken.

Ferner hat gemäß dem dritten Ausführungsbeispiel die integrierte Halbleiter-Schaltungseinrichtung einen Auf­ bau derart, daß die logische Arithmetik-Schaltung 11 zusätzlich zu ihrer Anordnung zwischen jeweils jedem der Eingangsanschlüsse 5 und jeweils jedem der Ein­ gangspuffer 7 auch zwischen jeweils jedem der Eingangs/­ Ausgangs-Anschlüsse 9 und jeweils jedem der Eingangs/­ Ausgangs-Puffer 10 angeordnet ist. Demgemäß ist es mög­ lich, sowohl die Zustände der Eingangstreiber als auch die Zustände der Ausgangstreiber, die jeden der Ein­ gangs/Ausgangs-Puffer 10 bilden, auch dann festzulegen, wenn der Zustand des Eingangs/Ausgangs-Anschlusses 9 nach dem Rücksetzvorgang auf die Eingangsseite einge­ stellt ist. Es ist dadurch möglich, den Leistungsver­ brauch während des Bootbetriebsart-Modus zu unterdrüc­ ken.

In Übereinstimmung mit dem dritten Ausführungsbeispiel ist es schließlich möglich, den nicht benutzten An­ schluß während des Normalbetriebsart-Modus auf einen vorbestimmten Spannungspegel festzulegen, so daß es nicht erforderlich ist, diesen Anschluß mit einem Pull- Up- oder einem Pull-Down-Widerstand zu verbinden. Dies führt dazu, daß die Anzahl der Schaltungskomponenten in der integrierten Halbleiter-Schaltungseinrichtung ver­ ringert wird.

Viertes Ausführungsbeispiel

Fig. 9 ist ein Blockdiagramm, das einen detaillierten Aufbau der logischen Arithmetik-Schaltung 11, einer Speicherschaltung 230 und einer Beurteilungsschaltung 24, die in einer integrierten Halbleiter-Schaltungsein­ richtung gemäß einem vierten Ausführungsbeispiel ent­ halten sind, zeigt. In Fig. 9 bezeichnet das Bezugszei­ chen 230 die Speicherschaltung (als einen dritten Spei­ cher), der das Rücksetzsignal und das Startsignal, das von der CPU 1 auszugeben ist, wenn der Bootbetriebsart- Modus beendet ist, zugeführt wird und die den Zustand, der durch das Rücksetzsignal festgelegt wird, spei­ chert, bis ein nachfolgendes Startsignal nach dem Emp­ fang des Rücksetzsignals empfangen wird. Das Bezugszei­ chen 24 bezeichnet die Beurteilungsschaltung, der das Ausgangssignal von der Speicherschaltung 230 und die beiden Modus-Eingangssignale zugeführt werden und die das Modus-Umschaltsignal mit dem Spannungspegel ent­ sprechend dem Ergebnis der arithmetischen Operation über das Ausgangssignal der Speicherschaltung 230 und die beiden Modus-Eingangssignale an die logische Arith­ metik-Schaltung 11 ausgibt. Das Bezugszeichen 24a be­ zeichnet eine inverse logische UND-Schaltung (eine NAND-Schaltung) zum Durchführen der inversen logischen UND-Operation über die beiden Modus-Eingangssignale. Das Bezugszeichen 24b bezeichnet eine Inverterschaltung für die Beurteilung betreffend das Invertieren des Er­ gebnisses der inversen logischen UND-Operation. Das Be­ zugszeichen 24c bezeichnet eine inverse logische ODER- Schaltung (eine NICHT-ODER- bzw. NOR-Schaltung) zur Be­ urteilung betreffend das Zuführen des Ausgangssignals von der Inverterschaltung 24b für die Beurteilung, zum Durchführen der inversen logischen ODER-Operation über die zugeführten Werte und zum Ausgeben des Ergebnisses der Operation an jede der logischen Arithmetik-Schal­ tungen 11 als Modus-Umschaltsignal. Somit umfaßt die Beurteilungsschaltung 24 die inverse logische UND- Schaltung (die NAND-Schaltung) 24a, die Inverterschal­ tung 24b und die inverse logische ODER-Schaltung (die NOR-Schaltung) 24c.

In der Speicherschaltung 230 in der integrierten Halb­ leiter-Schaltungseinrichtung gemäß dem vierten Ausfüh­ rungsbeispiel, gezeigt in Fig. 9, bezeichnet das Be­ zugszeichen 23e eine Speicher-Inverterschaltung zum In­ vertieren des Pegels des Rücksetzsignals. Das Bezugs­ zeichen 23f bezeichnet einen sechsten N-Kanal-MOS-Tran­ sistor, an dessen Gate-Abschnitt das invertierte Rück­ setzsignal zugeführt wird, dessen Drain-Abschnitt mit einer Quelle einer niedrigen Spannung verbunden ist und dessen Source-Abschnitt mit dem Ausgang der zweiten In­ verterschaltung 23b und ferner mit dem Eingangsanschluß der ersten Inverterschaltung 23c verbunden ist. Da wei­ tere Schaltungskomponenten der integrierten Halbleiter- Schaltungseinrichtung gemäß dem vierten Ausführungsbei­ spiel gleich denjenigen des dritten Ausführungsbei­ spiels sind, werden dieselben Bezugszeichen für diese verwendet und wird eine Beschreibung derselben daher aus Gründen der Kürze weggelassen.

Nachstehend wird der Betriebsablauf der integrierten Halbleiter-Schaltungseinrichtung gemäß dem vierten Aus­ führungsbeispiel beschrieben.

Die inverse logische ODER-Schaltung (die NOR-Schaltung) 24c für die Beurteilung gibt das niedrigpegelige Signal nur wahrend des Bootbetriebsart-Modus aus. Demgemäß gibt die inverse logische ODER-Schaltung (die NOR- Schaltung) 24c das niedrigpegelige Signal aus, während der Pegel des Ausgangs der Speicherschaltung 230 hoch­ pegelig ist, und während des Bootbetriebsart-Modus. Darüber hinaus gibt die Speicherschaltung 230 das hoch­ pegelige Signal während des Empfangens des Rücksetzsi­ gnals bis zum Empfangen des Startsignals aus. Die wei­ teren Vorgänge in der integrierten Halbleiter-Schal­ tungseinrichtung gemäß dem vierten Ausführungsbeispiel sind dieselben wie die Vorgänge in der integrierten Halbleiter-Schaltungseinrichtung gemäß dem dritten Aus­ führungsbeispiel, so daß daher die Beschreibung dersel­ ben aus Gründen der Kürze an dieser Stelle weggelassen wird.

In Übereinstimmung mit dem vierten Ausführungsbeispiel wie vorstehend beschrieben, ist es, weil die integrier­ te Halbleiter-Schaltungseinrichtung einen Aufbau derart aufweist, daß das Ausgangssignal der Speicherschaltung 230 derart steuert, daß ein Eingang der Eingänge jeder der logischen Arithmetik-Schaltungen 11 auf den niedri­ gen Pegel festgelegt wird, und daß der vorstehende Ein­ gang in Übereinstimmung mit dem Modus-Signal während des Bootbetriebsart-Modus auf den niedrigen Pegel fest­ gelegt wird, möglich, dieselbe Wirkung wie bei der in­ tegrierten Halbleiter-Schaltungseinrichtung gemäß dem dritten Ausführungsbeispiel zu erzielen, und ebenfalls möglich, den Zustand des Eingangsanschlusses, der wäh­ rend des Bootbetriebsart-Modus nicht benutzt wird, auf einem stabilen Zustand zu halten. Es ist daher möglich, eine Wirkung dahingehend zu erzielen, daß der Lei­ stungsverbrauch zweifellos reduziert wird.

Claims (9)

1. Integrierte, durch ein CMOS-Herstellungsverfahren hergestellte Halbleiter-Schaltungseinrichtung, mit
Eingangs- und/oder Ausgangsanschlüssen (5, 9);
Eingangs- und/oder Ausgangspuffern (7, 10);
einer zentralen Verarbeitungseinheit (1); und
einer Speicherschaltung (2);
wobei während eines Bootbetriebsart-Modus Datenelemente in die Speicherschaltung (2) geschrieben werden, ohne daß die Eingangs- und/oder Ausgangsanschlüsse (5, 9) mit definierten Pegeln beaufschlagt sind;
dadurch gekennzeichnet,
daß jeder Eingangs- und/oder Ausgangsanschluß (5, 9) über eine logische Arithmetik-Schaltung (11, 110) mit dem entsprechenden Eingangs- und/oder Ausgangspuffer (7, 10) verbunden ist, und
daß während des Bootbetriebsart-Modus ein Signal mit einem definierten Signalpegel erzeugt und zusammen mit jeweiligen an den Eingangs- und/oder Ausgangsanschlüssen (5, 9) anliegenden, undefinierten Pegeln den entsprechenden Arithmetik-Schaltungen (11, 110) zugeführt wird, so daß den Eingangs- und/oder Ausgangspuffern (7, 10) von den entsprechenden Arithmetik-Schaltungen (11, 110) ein definiertes Operationsergebnis zugeführt wird.

2. Halbleiter-Schaltungseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß den logischen Arithmetik- Schaltungen (11, 110) als das Signal, welches während des Bootbetriebsart-Modus einen definierten Signalpegel annimmt, ein Modus-Umschaltsignal zugeführt wird, um die Betriebsart-Modi der integrierten Halbleiter-Schal­ tungseinrichtung umzuschalten.

3. Halbleiter-Schaltungseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß den logischen Arithmetik- Schaltungen (11, 110) als das Signal, welches während des Bootbetriebsart-Modus einen definierten Signalpegel annimmt, ein Eingangssignal zugeführt wird, welches aus den Eingangssignalen (5, 9), die während des Bootbetriebsart-Modus verwendet werden, übermittelt wurde.

4. Halbleiter-Schaltungseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine weitere Speicherschaltung (23; 230) vorgesehen ist, der ein Signal zuführbar ist, das bis zum Empfang eines weiteren Signals ein Ausgangssignal der weiteren Speichereinrichtung (23; 230) bestimmt, wobei das Ausgangssignal während des Bootbetriebsart-Modus als das Signal mit dem definierten Pegel dient.

5. Halbleiter-Schaltungseinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß eine Beurteilungsschaltung (24) vorgesehen ist, der das Ausgangssignal der weiteren Speichereinrichtung (23; 230) und ein Modussignal zum Umschalten der Betriebsart-Modi der Halbleiter- Schaltungseinrichtung zugeführt werden, wobei die Beurteilungsschaltung (24) ein Beurteilungssignal mit einem Pegel ausgibt, der nach einem Rücksetzvorgang sowie während des Bootbetriebsart-Modus einen gegenüber anderen Zuständen unterschiedlichen Pegel aufweist, wobei das Beurteilungssignal während des Bootbetriebsart-Modus als das Signal mit dem definierten Pegel dient.

6. Halbleiter-Schaltungseinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß jede der logischen Arithmetik-Schaltungen (11) eine NICHT-UND- Schaltung (11a) mit zwei Eingängen umfaßt, der das Eingangssignal, welches von jedem der Eingangsanschlüsse (5, 9) übermittelt wird, als ein Eingangssignal und ein Signal, dessen Pegel zumindest während des Bootbetriebsart-Modus einen niedrigen Spannungspegel hat, als ein weiteres Eingangssignal zugeführt wird.

7. Halbleiter-Schaltungseinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß jede der logischen Arithmetik-Schaltungen (110) eine NICHT-UND- Schaltung (11b) mit drei Eingängen umfaßt, der das Eingangssignal, welches von jedem der Eingangsanschlüsse (5, 9) übermittelt wird, als ein erstes Eingangssignal, ein Signal, dessen Pegel zumindest während des Bootbetriebsart-Modus einen niedrigen Spannungspegel hat, als ein zweites Eingangssignal und ein Rücksetzsignal als ein drittes Eingangssignal zugeführt wird.

8. Halbleiter-Schaltungseinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß jede der logischen Arithmetik-Schaltungen (11, 110) auf einer Signalleitung angeordnet ist, durch welche jeder Eingangs/Ausgangs-Anschluß (9) als einer der Eingangsanschlüsse (5, 9) mit jedem der Eingangs- und/oder Ausgangspuffer (10) verbunden ist.

9. Halbleiter-Schaltungseinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Speicherschaltung (2) eine Flashspeicherschaltung ist.