KR19990062469A

KR19990062469A - 반도체 장치

Info

Publication number: KR19990062469A
Application number: KR1019980031101A
Authority: KR
Inventors: 야스노리 신가키; 노브스케 아베
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1997-12-08
Filing date: 1998-07-31
Publication date: 1999-07-26
Also published as: KR100281503B1; DE19825744A1; US5963052A; DE19825744C2; JPH11175502A

Abstract

종래에는, 반도체 장치내에 플래쉬 메모리(2)를 CMOS 프로세스에 의해 형성한 경우, 플래쉬 메모리(2)에 대하여 초기 설정 데이터를 기억시키는 부트 모드시의 소비 전류가 통상 모드시보다 증대되어 수명이나 신뢰성을 저하시키는 등의 문제가 있었다.

본 발명에 따르면, 부트 모드시에 사용하지 않는 입력 단자(5), 입출력 겸용 단자(9)와 내부 회로(7, 10) 사이에 해당 내부 회로(7, 10)의 상태를 안정시키기 위한 논리 연산 회로(11)를 마련한 구성의 반도체 장치를 얻을 수 있다.

Description

반도체 장치

본 발명은 CMOS 프로세스에 의해 형성되고, 플래쉬 메모리를 구비한 반도체 장치에 관한 것이다.

종래 CMOS 프로세스에 의해 형성된 반도체 장치는, 그 집적 밀도가 높다는 것 등의 이점 때문에 주로 메모리로서 사용되어 왔다. 그러나, 최근 동작 전압의 저하, 고집적화 등이 가능하다고 하는 효과로 인하여, CMOS 프로세스에 의해 형성된 반도체 장치를 구비한 중앙 처리 장치 등을 형성하는 것이 실행되게 되었다.

상기한 바와 같은 최근의 기술 동향에 있어서, 특히 고집적화 등을 목적으로 하여, 플래쉬 메모리와 중앙 처리 장치를 한 개의 CMOS 반도체 장치상에 형성하는 것이 고려된다.

도 10은 상기한 바와 같은 착상을 기초로 하여 형성된 종래의 반도체 장치를 나타내는 블럭도이다. 도면에 있어서, (1)은 반도체 장치에 내장된 중앙 처리 장치, (2)는 해당 반도체 장치에 내장된 플래쉬 메모리, (3)은 반도체 장치에 내장된 I/O 포트, (4)는 이들 중앙 처리 장치(1), 플래쉬 메모리(2), I/O 포트(3) 등을 접속하는 버스, (5)는 이 반도체 장치의 각 입력 단자, (6)은 이 반도체 장치의 각 출력 단자, (7)은 각 입력 단자(5)와 I/O 포트(3) 사이에 마련되어, 입력 단자(5)에 입력된 입력 신호를 반도체 장치내의 각 부분, 예를 들면 CPU(1), 플래쉬 메모리(2) 등으로 공급하는 입력 버퍼, (8)은 각 출력 단자(6)와 I/O 포트(3) 사이에 마련되어, 해당 출력 단자(6)를 드라이브하는 출력 버퍼이다.

다음에, 도 10에 도시한 종래의 반도체 장치의 동작의 일례에 대하여 설명한다.

상기한 구성을 갖는 종래의 반도체 장치에서는, 통상 리세트 입력용 입력 단자(5)로부터 입력되는 리세트 신호가 해제되면, 중앙 처리 장치(1)가 동작을 개시한다. 구체적으로는, 해당 중앙 처리 장치(1)가 플래쉬 메모리(2) 등에 저장된 데이터에 근거하여 순차 동작(a sequential operation)을 개시한다. 이하, 이것을 통상 모드로 한다.

또한, 상기한 종래의 반도체 장치에 있어서, 플래쉬 메모리(2)내로 데이터를 기입하는 부트 모드(boot mode)에서 반도체 장치를 동작시키는 경우에는, 모드 설정용 입력 단자(5)에 부트 모드에 대응하는 모드를 설정한 상태에서 리세트 신호를 해제한다. 이에 따라, 중앙 처리 장치(1)는 우선, 해당 입력 단자(5)의 상태로부터 해당 리세트 해제시의 모드를 부트 모드 개시라고 판단하고, 데이터 입력용 입력 단자(5)에 세트되는 데이터를 순차적으로 플래쉬 메모리(2)내에 기억시켜 간다.

그리고, 이와 같이 플래쉬 메모리(2)에 반도체 장치의 용도 등에 따른 모드를 설정함으로써, 그 후의 통상 모드 개시시에 있어서는, 중앙 처리 장치(1)가 그 플래쉬 메모리(2)내에 저장된 데이터를 순차적으로 판독하여 초기 설정 등의 동작을 실행할 수 있다.

또한, 이와 같이 리세트 해제시의 중앙 처리 장치(1)의 동작을 전환하기 위해서는, 예를 들면 반도체 장치에 부트 모드를 실행시키기 위한 부트 프로그램을 기억시킨 ROM(Read Only Memory)을 내장시키고, 리세트 해제시의 모드 설정에 따라 해당 프로그램의 선두 번지로 점프(jump)하도록 구성하는 것이 바람직하다.

이상과 같이, 한 개의 반도체 장치내에 플래쉬 메모리(2)와 중앙 처리 장치(1)를 내장시킴으로써, 범용성 및 편리성이 우수한 반도체 장치를 얻을 수 있다.

그러나, 이러한 플래쉬 메모리를 갖는 반도체 장치를 CMOS 프로세스에 의해 형성한 경우에는, 부트 모드시의 반도체 장치에 있어서의 소비 전류가 통상 모드시의 소비 전류보다도 커진다고 하는 문제가 있었다. 그리고, 그와 같은 소비 전류의 증대는 반도체 장치의 수명을 단축시키고, 또한 반도체 장치의 신뢰성을 저하시키는 원인이 된다.

그래서, 본 발명의 발명자들은 상기한 종래의 반도체 장치에 있어서의 소비 전류 증대의 원인을 구명(究明)하기 위하여 예의 연구를 거듭한 결과, 부트 모드시에는 해당 부트 모드시에 사용하지 않는 입력 단자가 플로팅 상태로 되어, 그 입력 단자에 접속된 내부 회로(예를 들면, 드라이브 능력이 높은 입력 버퍼 등의 내부 회로) 등의 회로에 있어서 입력 단자가 하이 레벨도 아니고 로우 레벨도 아닌 중간 전위로 되어 버린다. 그 결과, 해당 입력 버퍼 등의 내부 회로를 구성하는 P채널 트랜지스터와 N채널 트랜지스터의 양쪽 모두가 ON 상태로 되어, 해당 입력 버퍼 등의 내부 회로에 있어서 관통 전류가 흐르는 상태가 발생하고, 이에 따라 소비 전류가 증대한다는 것을 발견하여, 이 문제를 해결하기 위해 본 발명의 반도체 장치를 완성하기에 이르렀다.

본 발명의 목적은 상기한 바와 같은 과제를 해결하기 위하여 이루어진 것으로, 플래쉬 메모리를 구비하고, CMOS 프로세스에 의해 형성할 수 있으며, 또한 부트 모드시의 소비 전류를 억제할 수 있는 반도체 장치를 얻는 것이다.

도 1은 본 발명의 실시예 1에 의한 반도체 장치의 주요부 구성을 나타내는 블럭도,

도 2는 본 발명의 실시예 1에 의한 반도체 장치내의 논리 연산 회로 및 그 주변 회로의 상세한 구성을 나타내는 블럭도,

도 3은 본 발명의 실시예 1에 의한 반도체 장치내의 논리 연산 회로의 상세한 구성을 나타내는 블럭도,

도 4는 본 발명의 실시예 1에 의한 반도체 장치내의 입출력 버퍼 및 그 주변 회로의 상세한 구성을 나타내는 블럭도,

도 5는 본 발명의 실시예 1에 의한 반도체 장치에 입력되는 2개의 모드 신호와 그것에 의해 설정되는 반도체 장치의 동작 모드의 대응 관계를 나타내는 대응도,

도 6은 본 발명의 실시예 2에 의한 반도체 장치내의 논리 연산 회로 및 그 주변 회로의 상세한 구성을 나타내는 블럭도,

도 7은 본 발명의 실시예 2에 의한 반도체 장치내의 논리 연산 회로를 구성하는 3 입력 반전 논리곱 회로의 상세한 구성을 나타내는 트랜지스터 레벨의 회로도,

도 8은 본 발명의 실시예 3에 의한 반도체 장치내의 기억 회로 및 논리 연산 회로의 상세한 구성을 나타내는 블럭도,

도 9는 본 발명의 실시예 4에 의한 반도체 장치내의 논리 연산 회로, 기억 회로, 판별 회로의 상세한 구성을 나타내는 블럭도,

도 10은 플래쉬 메모리와 중앙 처리 장치를 1개의 CMOS 반도체 장치상에 형성한 종래의 반도체 장치를 나타내는 블럭도.

도면의 주요 부분에 대한 부호의 설명

1 : 중앙 처리 장치(내부 회로) 2 : 플래쉬 메모리(제 1 메모리)

5, 27 : 입력 단자 7 : 입력 버퍼(내부 회로)

8 : 출력 버퍼(내부 회로) 9 : 입출력 겸용 단자

10 : 입출력 버퍼(내부 회로) 11, 110 : 논리 연산 회로

11a : 2 입력 반전 논리곱 회로 23 : 기억 회로(제 2 메모리)

24 : 판별 회로 230 : 기억 회로(제 3 메모리)

본 발명에 관한 반도체 장치는, 부트 모드시에 사용하지 않는 입력 단자와 내부 회로 사이의 신호 경로상에 배치되고, 해당 입력 단자로부터 입력되는 신호와 해당 부트 모드시에 고유의 상태로 되는 신호 사이에서 논리 연산을 실행하여, 그 논리 연산 결과를 상기 내부 회로에 출력하는 논리 연산 회로를 마련한 것이다.

본 발명에 관한 반도체 장치는, 논리 연산 회로에 있어서, 부트 모드시에 고유의 레벨 상태로 되는 신호로서, 반도체 장치의 동작 모드를 전환하는 모드 전환 신호가 입력되는 것이다.

본 발명에 관한 반도체 장치는, 논리 연산 회로에 있어서, 부트 모드시에 고유의 레벨 상태로 되는 신호로서, 부트 모드시에 사용하는 입력 단자로부터의 입력 신호가 입력되는 것이다.

본 발명에 관한 반도체 장치는, 리세트 신호 및 기동 신호가 입력되고, 해당 리세트 신호가 입력된 경우, 다음에 기동 신호가 입력될 때까지 해당 리세트 신호에 의해 설정된 출력 상태를 유지하는 기억 회로(제 2 메모리)와, 플래쉬 메모리(제 1 메모리)내에 데이터를 기록하는 부트 모드 동작중에 사용하지 않는 입력 단자와 내부 회로간의 신호 경로상에 배치되고, 해당 입력 단자로부터 입력되는 신호와 상기한 기억 회로(제 2 메모리)의 출력 신호 사이에서 논리 연산을 수행하여, 그 논리 연산 결과를 상기 내부 회로에 출력하는 논리 연산 회로를 마련한 것이다.

본 발명에 관한 반도체 장치는, 리세트 신호 및 기동 신호가 입력되고, 해당 리세트 신호가 입력된 경우, 다음에 기동 신호가 입력될 때까지 해당 리세트 신호에 의해 설정된 출력 상태를 유지하는 기억 회로(제 3 메모리)와, 해당 기억 회로(제 3 메모리)의 출력 및 반도체 장치의 동작 모드를 전환하는 모드 신호가 입력되고, 상기 플래쉬 메모리에 데이터를 기록하는 부트 모드시 혹은 리세트 직후의 상태에 있어서는 그 밖의 상태와는 다른 레벨의 판별 신호를 출력하는 판별 회로와, 부트 모드시에 사용하지 않는 입력 단자와 내부 회로 사이의 신호 경로상에 배치되고, 해당 입력 단자로부터 입력되는 신호와 상기 판별 신호 사이에서 논리 연산을 수행하여, 그 논리 연산 결과를 상기 내부 회로에 출력하는 논리 연산 회로를 마련한 것이다.

본 발명에 관한 반도체 장치는, 논리 연산 회로가, 한쪽 입력으로서 입력 단자로부터의 신호가 입력되는 2 입력 반전 논리곱 회로를 구비하고, 해당 2 입력 반전 논리곱 회로의 다른쪽 입력에는, 적어도 부트 모드시에는 로우 레벨로 되는 신호가 입력되는 것이다.

본 발명에 관한 반도체 장치는, 논리 연산 회로가 입출력 겸용 단자와 내부 회로 사이의 신호 경로상에 배치되어 있는 것이다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

발명의 실시예

이하, 본 발명의 실시예에 대하여 설명한다.

(실시예 1)

도 1은 본 발명의 실시예 1에 의한 반도체 장치의 주요부 구성을 나타내는 블럭도이다. 도면에 있어서, (1)은 반도체 장치에 내장된 중앙 처리 장치(내부 회로)이며, (2)는 해당 반도체 장치에 내장된 플래쉬 메모리(제 1 메모리), (3)은 반도체 장치에 내장된 I/O 포트, (25)는 플래쉬 메모리(2)에 초기 설정 데이터 등을 기억시키기 위한 부트 모드시에, 중앙 처리 장치(1)가 실행하는 프로그램 등을 기억하고 있는 ROM, (4)는 이들 중앙 처리 장치(1), 플래쉬 메모리(2), I/O 포트(3), ROM(25) 등을 접속하는 버스이다.

또한, (5)는 상기 반도체 장치의 각 입력 단자, (6)은 상기 반도체 장치의 각 출력 단자, (9)는 상기 반도체 장치의 각 입출력 겸용 단자, (7)은 각 입력 단자(5)와 I/O 포트(3) 사이의 신호 경로상에 배치되고, 해당 입력 단자(5)에 입력된 신호를 해당 I/O 포트(3)에 출력하는 각 입력 버퍼(내부 회로), (8)은 각 출력 단자(6)와 I/O 포트(3) 사이의 신호 경로상에 배치되고, I/O 포트(3)에 설정된 데이터를 출력 단자(6)로 출력하는 각 출력 버퍼(내부 회로), (10)은 입출력 겸용 단자(9)와 I/O 포트(3) 사이의 신호 경로상에 배치되고, 설정에 따라 I/O 포트(3)에 설정된 데이터를 해당 단자에 출력하거나, 해당 단자에 입력된 신호를 I/O 포트(3)에 출력하는 각 입출력 버퍼(내부 회로), (13)은 중앙 처리 장치(1)에 의해 데이터가 설정되고, 해당 설정 데이터에 따라 해당 복수의 입출력 버퍼(10) 각각의 입출력 동작을 설정하는 I/O 설정 레지스터, (12)는 입력 단자(5)로부터 입력되는 리세트 신호 및 2개의 모드 신호를 입력하여, 이들 입력 신호의 값에 따라서, 상태를 설정하기 위한 모드 전환 신호를 출력하는 전환 신호 생성 회로이며, (11)은 입출력 버퍼(10)와 입출력 겸용 단자(9) 사이, 혹은 입력 버퍼(7)와 입력 단자(5) 사이에 배치되고, 해당 모드 전환 신호와 각 단자로부터의 입력 신호 사이에서 논리 연산을 수행하여, 그 논리 연산 결과를 상기 내부 회로에 출력하는 각 논리 연산 회로이다.

도 2는 본 발명의 실시예 1에 의한 반도체 장치내의 논리 연산 회로(11) 및 전환 신호 생성 회로(12) 등의 주변 회로의 상세한 구성을 나타내는 블럭도이다. 도면에 있어서, (11a)는 전환 신호 생성 회로(12)로부터 출력된 모드 전환 신호와 각 단자로부터의 입력 신호와의 반전 논리곱을 출력하는 2 입력 반전 논리곱 회로이며, 해당 2 입력 반전 논리곱 회로(11a)는 각 논리 연산 회로(11)를 구성하고 있다.

또한, (12a)는 2개의 모드 입력 신호의 반전 논리곱(즉, 모드 판별 신호)을 출력하는 모드 판별용 반전 논리곱 회로, (12b)는 해당 모드 판별 신호와 리세트 신호와의 반전 논리곱(즉, 부정(negate) 신호)을 출력하는 부정 신호 생성용 반전 논리곱 회로, (12c)는 해당 부정 신호를 반전하여 상기 모드 전환 신호를 생성하는 모드 전환 신호 생성용 반전 회로이며, 이들 회로들은 전환 신호 생성 회로(12)를 구성하고 있다.

도 3은 본 발명의 실시예 1에 의한 반도체 장치내의 각 논리 연산 회로(11)를 구성하는 2 입력 반전 논리곱 회로(11a)의 상세한 구성을 나타내는 트랜지스터 레벨 회로도이다. 도면에 있어서, (26)은 상기한 입출력 겸용 단자(9)나 입력 단자(5)로부터의 입력 신호가 그 게이트에 입력됨과 동시에, 그 소스가 고압측 전원에 접속된 제 1 P채널 트랜지스터, (14)는 상기한 모드 전환 신호가 그 게이트에 입력됨과 동시에 그 소스가 고압측 전원에 접속된 제 2 P채널 트랜지스터, (16)은 상기한 입출력 겸용 단자(9)나 입력 단자(5)로부터의 입력 신호가 그 게이트에 입력됨과 동시에, 그 드레인이 저압측 전원에 접속된 제 1 N채널 트랜지스터, (15)는 상기 모드 전환 신호가 그 게이트에 입력됨과 동시에, 저압측 전원에 접속된 제 1 N채널 트랜지스터(16)의 소스에 그 드레인이 접속된 제 2 N채널 트랜지스터이다. 그리고, 해당 2개의 P채널 트랜지스터(14, 26)의 드레인과, 그 드레인이 N채널 트랜지스터(16)의 소스에 접속된 N채널 트랜지스터(15)의 소스가 하나로 결선(結線)되어, 해당 결선부의 전위를 출력한다.

도 4는 본 발명의 실시예 1에 의한 반도체 장치내의 입출력 버퍼(10) 및 I/O 포트(3), 논리 연산 회로(11) 등의 주변 회로의 상세한 구성을 나타내는 블럭도이다. 도면에 있어서, (10a)는 상기 I/O 설정 레지스터(13)의 출력 신호의 레벨에 따라서, I/O 포트(3)에 설정되어 있는 데이터를 논리 연산 회로(11)를 거쳐 입출력 겸용 단자(9)로부터 출력하는 출력용 드라이버, (10b)는 상기 I/O 설정 레지스터(13)의 출력 신호의 레벨이 상기 레벨과는 다른 레벨로 설정되었을 때에 논리 연산 회로(11)를 거쳐 입출력 겸용 단자(9)로부터 입력되는 신호를 I/O 포트(3)에 출력하는 입력용 드라이버이다.

다음에, 실시예 1의 반도체 장치의 동작에 대하여 설명한다.

도 5는 상기한 구성을 갖는 실시예 1의 반도체 장치에 입력되는 2개의 모드 신호와, 이 2개의 모드 신호에 의해 설정되는 반도체 장치의 동작 모드와의 대응 관계를 나타내는 대응도이다. 도면에 있어서, 2개의 모드 신호가 모두 「0」(로우 레벨)인 경우, 해당 반도체 장치는 통상 모드로 설정되고, 2개의 모드 신호가 모두 「1」(하이 레벨)인 경우, 해당 반도체 장치는 부트 모드로 설정되며, 그 외의 모드 신호가 조합된 경우에는 그 밖의 동작 모드로 설정된다.

우선, 상기 통상 모드에 있어서는, 리세트 입력용 입력 단자(5)로부터 입력되는 리세트 신호가 해제(하이 레벨로 제어)되면, 중앙 처리 장치(1)는 플래쉬 메모리(2) 등에 저장된 데이터에 근거하여 순차 동작을 개시해서 소정의 연산 처리, 제어 처리를 수행한다.

다음에, 상기 부트 모드에 있어서는, 리세트 신호가 해제되면, 중앙 처리 장치(1)는 ROM(25)내에 저장된 부트 프로그램의 선두 번지로 점프하여 해당 부트 프로그램을 실행한다. 이에 따라, 중앙 처리 장치(1)는 데이터 입력용 입력 단자(5)에 세트된 데이터를 순차적으로 플래쉬 메모리(2)내에 기억시켜 간다.

또한, 해당 부트 모드시에는, 2개의 모드 입력 신호가 모두 하이 레벨로 제어되어 있기 때문에, 상기 모드 판별용 반전 논리곱 회로(12a)의 출력 신호는 로우 레벨로 제어되고, 부정 신호는 하이 레벨로 되며, 모드 전환 신호는 로우 레벨로 제어된다. 따라서, 각 논리 연산 회로(11)에는 로우 레벨의 모드 전환 신호가 입력되게 되어, 각 논리 연산 회로(11)내의 제 2 N채널 트랜지스터(15)는 오프 상태로 제어되고, 제 2 P채널 트랜지스터(14)는 온 상태로 제어되기 때문에, 각 논리 연산 회로(11)는 하이 레벨의 신호를 출력한다.

따라서, 해당 논리 연산 회로(11)가 배치된 신호 경로의 내부 회로, 즉 논리 연산 회로(11)와 접속된 입출력 버퍼(10)나 입력 버퍼(7)에는, 입력 단자(5)나 입출력 겸용 단자(9)로의 신호 입력의 유무, 해당 단자로의 입력 신호 레벨에 관계없이, 하이 레벨의 신호가 입력되게 된다. 또한, 각 논리 연산 회로(11)에서는 제 2 N채널 트랜지스터(15)가 오프 상태로 제어되어 있기 때문에, 관통 전류가 흐르는 일은 없다.

또한, 상기 전환 신호 생성 회로(12)에는 리세트 신호가 입력되고, 또한 해당 리세트 신호와 상기 모드 판별용 반전 논리곱 회로(12a)의 출력 신호와의 반전 논리곱을 연산하여 상기 부정 신호를 생성하고 있기 때문에, 반도체 장치에 리세트 신호가 입력되어 있는 경우에도(즉, 리세트 신호가 로우 레벨로 제어되어 있는 경우에도), 상기 논리 연산 회로 및 내부 회로는 부트 모드시와 마찬가지의 상태로 제어된다.

그리고, 상기한 실시예 1의 반도체 장치와 같이 1개의 반도체 장치내에 플래쉬 메모리(2)와 중앙 처리 장치(1)가 내장됨으로써, 플래쉬 메모리(2)에 해당 반도체 장치의 용도 등에 따른 설정이 가능하며, 나아가 통상 모드로 되었을 때, 중앙 처리 장치(1)는 그 플래쉬 메모리(2)에 저장된 데이터를 순차적으로 판독하여 초기 설정 등을 할 수 있어, 범용성 및 편리성이 우수한 반도체 장치로 된다.

이상과 같이, 본 실시예 1에 따르면, 부트 모드시에 사용하지 않는 입력 단자와 내부 회로 사이의 신호 경로상에 논리 연산 회로(11)를 배치하고, 해당 입력 단자(5)로부터 입력되는 신호와 부트 모드시에 고유의 상태로 되는 모드 전환 신호 사이에서 논리 연산을 수행하여, 그 논리 연산 결과에 근거해 해당 논리 연산 회로(11) 및 그 내부에 있는 회로의 상태를 로우 레벨로 안정시킬 수 있다. 따라서, 해당 부트 모드시에 있어서 해당 입력 단자(5)가 플로팅 상태로 되었다고 하더라도, 상기 논리 연산 회로(11) 및 그 내부에 있는 회로를 구성하는 CMOS에서는 그 N채널 트랜지스터를 오프 상태로 제어할 수 있으므로, 관통 전류가 흐르는 일은 없다. 그 결과, 부트 모드시의 소비 전류를 통상 모드와 동등한 정도까지 억제할 수 있다고 하는 효과가 있다.

또한, 본 실시예 1에 따르면, 상기 논리 연산 회로(11)로서 2 입력 반전 논리곱 회로(11a)를 사용함과 동시에, 모드 전환 신호는 부트 모드시에 있어서 로우 레벨 신호가 되도록 구성되어 있기 때문에, 부트 모드시에 해당 입력 단자(5)의 레벨이 변동하였다고 하더라도 해당 논리 연산 회로(11)의 출력은 로우 레벨로 고정된다. 따라서, 해당 논리 연산 회로(11) 및 그 내부에 있는 회로가 입력 단자(5)의 레벨 변동에 의해 불필요한 동작을 하게 되는 것도 방지할 수 있으며, 또한 부트 모드시의 소비 전류를 억제하는 것이 가능하다고 하는 효과가 있다.

또한, 본 실시예 1에서는, 입력 단자(5)와 입력 버퍼(7) 사이에만 논리 연산 회로(11)를 배치하는 것이 아니라, 입출력 겸용 단자(9)와 입출력 버퍼(10) 사이에도 논리 연산 회로(11)를 배치하고 있다. 따라서, 리세트후에 불필요한 신호를 출력하여 다른 회로간의 출력 신호가 충돌하게 되는 것을 방지하기 위하여, 해당 입출력 겸용 단자(9)를 입력으로 설정하더라도, 해당 입출력 버퍼(10)를 구성하는 입력용 드라이버 및 출력용 드라이버의 양쪽 상태를 고정시키는 것이 가능하며, 이것에 의해서도 부트 모드시의 소비 전류는 억제된다.

(실시예 2)

도 6은 본 발명의 실시예 2에 의한 반도체 장치내에 내장되어 있는 논리 연산 회로(110) 및 그 주변 회로의 상세한 구성을 나타내는 블럭도이다. 도면에 있어서, (27)은 반도체 장치에 마련된 입력 단자(5)의 하나로서, 특히 부트 모드시에는 로우 레벨 신호가 입력되도록 사용되는 입력 단자(이하, 사용 입력 단자라고 함)이며, (11b)는 해당 사용 입력 단자(27)로부터의 입력 신호, 전환 신호 생성 회로(12)로부터의 모드 전환 신호나 리세트 신호, 각 단자(5, 9)로부터의 입력 신호의 반전 논리곱을 출력하는 3 입력 반전 논리곱 회로이다. 또한, 각 논리 연산 회로(110)는 해당 3 입력 반전 논리곱 회로(11b)에 의해 구성되어 있다. 그 밖의 구성 요소는 실시예 1의 반도체 장치내의 구성 요소와 마찬가지이기 때문에, 동일한 부호를 부여하고, 그에 대한 설명은 생략한다.

도 7은 본 발명의 실시예 2에 의한 반도체 장치내에 내장된, 도 6에 도시한 논리 연산 회로(110)를 구성하는 3 입력 반전 논리곱 회로의 상세한 구성을 나타내는 트랜지스터 레벨의 회로도이다. 도면에 있어서, (17)은 상기 단자로부터의 입력 신호가 그 게이트에 입력됨과 동시에 그 소스가 고압측 전원에 접속된 제 3 P채널 트랜지스터, (18)은 상기 리세트 신호가 그 게이트에 입력됨과 동시에 그 소스가 고압측 전원에 접속된 제 4 P채널 트랜지스터, (19)는 상기 사용 입력 단자(27)로부터의 신호가 그 게이트에 입력됨과 동시에 그 소스가 고압측 전원에 접속된 제 5 P채널 트랜지스터, (22)는 해당 단자로부터의 입력 신호가 그 게이트에 입력됨과 동시에 그 드레인이 저압측 전원에 접속된 제 3 N채널 트랜지스터, (21)은 상기 리세트 신호가 그 게이트에 입력됨과 동시에 그 소스가 저압측 전원에 접속된 제 4 N채널 트랜지스터, (20)은 상기 사용 입력 단자(27)로부터의 신호가 그 게이트에 입력됨과 동시에 그 소스가 저압측 전원에 접속된 제 5 N채널 트랜지스터이며, 해당 3개의 P채널 트랜지스터(17, 18, 19)의 드레인과 3개의 N채널 트랜지스터(20, 21, 22)의 소스가 하나로 결선되어, 해당 결선부의 전위를 출력한다.

다음에, 실시예 2의 반도체 장치의 동작에 대하여 설명한다.

본 실시예 2의 반도체 장치에서는, 모드 신호를 모두 「1」(하이 레벨)로 설정함과 동시에, 상기 사용 입력 단자(27)의 레벨을 로우 레벨로 설정한 상태에서 리세트 신호를 해제한다. 그렇게 하면, 중앙 처리 장치(1)는 ROM(25)에 저장된 부트 프로그램의 선두 번지로 점프하여 해당 부트 프로그램을 실행한다.

또한, 해당 부트 모드시에 있어서, 상기 사용 입력 단자(27)의 레벨은 로우 레벨로 설정되어 있기 때문에, 각 논리 연산 회로(110)내의 제 5 N채널 트랜지스터(20)는 오프 상태로 제어된다. 그 밖의 동작은 실시예 1의 반도체 장치의 동작과 마찬가지이기 때문에, 여기서는 그 설명을 생략한다.

따라서, 해당 논리 연산 회로(110)가 배치된 신호 경로의 내부 회로, 즉 입출력 버퍼(10)나 입력 버퍼(7)에는, 입력 단자(5)나 입출력 겸용 단자(9)로의 신호 입력의 유무, 해당 단자로의 입력 신호 레벨에 관계없이 하이 레벨의 신호가 입력되게 되어, 이들 회로에 관통 전류가 흐르는 일은 없다. 또한, 리세트 신호가 입력되었을 때에도 마찬가지의 상태로 제어된다.

이상과 같이, 본 실시예 2에 따르면, 부트 모드시에 사용하지 않는 입력 단자와 내부 회로 사이의 신호 경로상에 논리 연산 회로(110)를 배치하고, 해당 입력 단자(5)로부터 입력되는 신호와 부트 모드시에 고유의 상태로 되는 사용 입력 단자(27)의 신호 사이에서 논리 연산을 수행하여, 그 논리 연산 결과에 근거해 해당 논리 연산 회로(110) 및 그 내부에 있는 회로의 상태를 로우 레벨로 안정시킬 수 있기 때문에, 실시예 1의 반도체 장치와 마찬가지로, 부트 모드시의 소비 전류를 억제할 수 있다고 하는 효과가 있다.

또한, 본 실시예 2에서는, 상기 논리 연산 회로(110)로서 3 입력 반전 논리곱 회로(11b)를 사용함과 동시에, 부트 모드시에는 로우 레벨로 되는 신호를 입력하고 있기 때문에, 논리 연산 회로(110)나 그 내부에 있는 회로가 입력 단자(5)의 레벨 변동으로 인해 불필요하게 동작되는 것도 방지할 수 있으며, 또한 부트 모드시의 소비 전류를 억제할 수 있다고 하는 효과가 있다.

또한, 본 실시예 2에서는, 입력 단자(5)와 입력 버퍼(7) 사이에만 논리 연산 회로(110)를 배치하는 것이 아니라, 입출력 겸용 단자(9)와 입출력 버퍼(10) 사이에도 논리 연산 회로(110)를 배치하고 있기 때문에, 해당 입출력 겸용 단자(9)의 리세트후의 상태를 입력으로 설정하더라도, 입출력 버퍼(10)를 구성하는 입력용 드라이버 및 출력용 드라이버 양쪽의 상태를 고정할 수 있고, 이것에 의해서도 부트 모드시의 소비 전류는 억제된다.

(실시예 3)

도 8은 본 발명의 실시예 3에 따른 반도체 장치내의 논리 연산 회로 및 그 주변 회로의 상세한 구성을 나타내는 블럭도이다. 도면에 있어서, (23)은 리세트 신호와, 중앙 처리 장치(1)가 부트 모드 종료시에 출력하는 기동 신호를 입력하여, 해당 리세트 신호가 입력된 경우, 다음에 기동 신호가 입력될 때까지, 해당 리세트 신호에 의해 설정된 출력 상태를 유지하는 기억 회로(제 2 메모리)이다.

또한, (23a)는 상기 리세트 신호가 그 게이트에 입력됨과 동시에 그 소스가 고압측 전원에 접속된 제 6 P채널 트랜지스터, (23c)는 해당 제 6 P채널 트랜지스터(23a)의 드레인이 접속되고, 해당 드레인의 전위를 반전시켜 모드 전환 신호로서 출력하는 제 1 반전 회로, (23b)는 해당 제 1 반전 회로(23c)의 출력을 입력으로 하고, 그것을 반전시켜 상기 제 1 반전 회로(23c)의 입력으로 되돌리는 제 2 반전 회로, (23d)는 상기 기동 신호를 입력하면, 버스(4)상의 데이터를 래치하여 그에 따른 레벨 신호를 출력하는 전송 게이트이며, 이들 회로는 기억 회로(23)를 구성하고 있다. 그 이외의 구성 요소는 실시예 1의 반도체 장치의 구성 요소와 마찬가지이기 때문에, 동일한 부호를 부여하고, 그에 대한 설명은 생략한다.

다음에 동작에 대하여 설명한다.

반도체 장치가 리세트 신호를 입력하면, 즉 로우 레벨의 리세트 신호가 반도체 장치로 입력되면, 중앙 처리 장치(1)의 동작이 정지됨과 동시에, 제 6 P채널 트랜지스터(23a)가 온 상태로 제어된다. 그렇게 하면, 해당 제 6 P채널 트랜지스터(23a)의 드레인은 하이 레벨로 제어되고, 제 1 반전 회로(23c)로부터는 로우 레벨의 모드 전환 신호가 출력된다. 따라서, 실시예 1의 반도체 장치의 경우와 마찬가지로, 각 논리 연산 회로(11)에는 로우 레벨의 모드 전환 신호가 입력되게 되어, 각 논리 연산 회로(11)의 제 1 N채널 트랜지스터(16)는 오프 상태로 제어된다.

다음에, 상기 리세트 신호가 해제되면, 즉 리세트 신호의 레벨이 로우 레벨로 설정되면, 중앙 처리 장치(1)는 설정된 동작 모드에 있어서 동작을 개시한다. 따라서, 부트 모드로 설정한 상태에서 리세트 신호를 해제하면, 중앙 처리 장치(1)는 부트 프로그램을 실행한다.

한편, 상기한 기억 회로(23)에서는, 리세트 신호가 하이 레벨로 제어된 경우에 있어서도 제 6 P채널 트랜지스터(23a)가 오프 상태로 제어될 뿐이므로, 상기 2개의 반전 회로(23b, 23c)의 상태는 리세트시의 상태를 계속 유지하게 된다. 따라서, 상기 부트 모드시에 있어서도 상기 모드 전환 신호는 로우 레벨의 상태를 유지한다.

그러므로, 해당 부트 모드에 있어서는, 실시예 1의 반도체 장치의 경우와 마찬가지로, 사용하지 않는 입력 단자에 접속된 논리 연산 회로(11) 및 내부 회로의 상태를 해당 입력 단자(5)의 상태에 관계없이 고정시킬 수 있다.

또한, 해당 논리 연산 회로(11)가 접속된 입력 단자(5)를 부트 모드에서 사용하고자 하는 경우나, 부트 모드 종료후에 통상 모드 등에서 해당 입력 단자(5)를 사용하고자 하는 경우에는, 버스(4)상에 소정의 데이터를 세트한 상태로 전송 게이트(23d)에 대하여 기동 신호를 입력하면 된다. 이에 따라, 해당 전송 게이트(23d)가 버스(4)상의 데이터를 래치하여 상기 제 1 반전 회로(23c)에 로우 레벨 신호를 입력할 수 있고, 이에 따라 논리 연산 회로(11)에 입력되는 모드 전환 신호를 하이 레벨로 제어할 수 있다. 그 밖의 동작은 실시예 1의 반도체 장치의 경우와 마찬가지이므로, 여기서는 설명을 생략한다.

이상과 같이, 본 실시예 3에 따르면, 리세트 신호가 입력된 경우, 다음에 기동 신호가 입력될 때까지, 해당 리세트 신호에 의해 설정된 출력 상태를 유지하는 기억 회로(23)를 마련하고, 부트 모드시에 사용하지 않는 입력 단자와 내부 회로 사이에 마련된 논리 연산 회로(11)의 한쪽에 해당 기억 회로(23)의 출력을 입력하도록 하였기 때문에, 리세트후에 실행되는 부트 모드시에는, 부트 모드시에 사용하지 않는 입력 단자가 플로팅 상태로 되었다고 하더라도, 상기 논리 연산 회로(11) 및 그 내부에 있는 회로의 상태가 상기 기억 회로(23)의 출력 신호에 의해 하이 레벨 혹은 로우 레벨로 안정될 수 있다. 그 결과, 이들 논리 연산 회로(11) 및 그 내부에 있는 회로를 구성하는 CMOS에 있어서는, 그 P채널 트랜지스터 혹은 N채널 트랜지스터의 한쪽이 오프 상태로 되어 관통 전류가 흐르지 않게 되기 때문에, 해당 반도체 장치에 있어서의 부트 모드시의 소비 전류를 억제할 수 있다고 하는 효과가 있다.

또한, 본 실시예 3에서도, 상기 논리 연산 회로(11)로서 2 입력 반전 논리곱 회로(11a)를 사용함과 동시에, 부트 모드시에는 로우 레벨로 되는 신호를 입력하고 있기 때문에, 논리 연산 회로(11)나 그 내부에 있는 회로가 입력 단자(5)의 레벨 변동으로 인해 불필요하게 동작되는 것도 방지할 수 있으며, 또한 부트 모드시의 소비 전류를 억제할 수 있는 효과가 있다.

또한, 본 실시예 3에서는, 입력 단자(5)와 입력 버퍼(7) 사이에만 논리 연산 회로(11)를 배치하는 것은 아니며, 입출력 겸용 단자(9)와 입출력 버퍼(10) 사이에도 논리 연산 회로(11)를 배치하고 있기 때문에, 해당 입출력 겸용 단자(9)의 리세트후의 상태를 입력으로 설정하더라도, 입출력 버퍼(10)를 구성하는 입력용 드라이버 및 출력용 드라이버 양쪽의 상태를 고정하는 것이 가능하며, 이것에 의해서도 부트 모드시의 소비 전류는 억제된다.

마지막으로, 본 실시예 3에서는, 통상 모드에서 사용하지 않는 단자에 대해서는 항상 소정의 레벨로 안정화시킬 수 있기 때문에, 사용하지 않는 해당 단자에 대하여 풀업 저항이나 풀다운 저항 등을 접속할 필요가 없어, 부품수를 삭감할 수 있다고 하는 효과도 얻을 수 있다.

(실시예 4)

도 9는 본 발명의 실시예 4에 의한 논리 연산 회로 및 그 주변 회로의 상세한 구성을 나타내는 블럭도이다. 도면에 있어서, (230)은 중앙 처리 장치(1)에서 부트 모드 종료시에 출력되는 기동 신호와 리세트 신호가 입력되고, 해당 리세트 신호가 입력된 경우, 다음에 기동 신호가 입력될 때까지, 해당 리세트 신호에 의해 설정된 출력 상태를 유지하는 기억 회로(제 3 메모리)이다. (24)는 기억 회로(230)의 출력 및 2개의 모드 입력 신호가 입력되어, 이들에 응답한 논리 연산 결과에 따른 레벨을 갖는 모드 전환 신호를 각 논리 연산 회로(11)에 출력하는 판별 회로이다.

또한, (24a)는 2개의 모드 입력 신호의 반전 논리곱 연산을 수행하는 판별용 반전 논리곱 연산 회로, (24b)는 해당 반전 논리곱 연산 결과를 반전하는 판별용 반전 회로, (24c)는 해당 판별용 반전 회로(24b)의 출력 및 상기 기억 회로(230)의 출력이 입력되어, 이들의 반전 논리합 연산 결과를 모드 전환 신호로서 출력하는 판별용 반전 논리합 연산 회로이며, 이러한 회로들은 판별 회로(24)를 구성하고 있다.

또한, 기억 회로(230)에 있어서, (23e)는 리세트 신호를 반전시키는 기억용 반전 회로, (23f)는 해당 반전된 리세트 신호가 그 게이트에 입력됨과 동시에 그 드레인이 저압측 전원에 접속된 제 6 N채널 트랜지스터이며, 이 제 6 N채널 트랜지스터(23f)의 소스와 제 1 반전 회로(23c)의 입력과 제 2 반전 회로(23b)의 출력이 접속되어 있다. 그 밖의 구성 요소는, 실시예 3의 반도체 장치의 구성 요소와 마찬가지이기 때문에, 동일한 부호를 부여하고, 그 설명을 생략한다.

다음에 동작에 대하여 설명한다.

판별용 반전 논리곱 연산 회로(24a)는 부트 모드시에만 로우 레벨 신호를 출력한다. 따라서, 판별용 반전 논리합 연산 회로(24c)는 기억 회로(230)의 출력이 하이 레벨로 되는 기간 및 부트 모드시에는 로우 레벨 신호를 출력한다. 그리고, 기억 회로(230)로부터는 리세트시로부터 기동 신호가 출력되기까지의 기간 동안에 하이 레벨의 신호가 출력된다. 그 밖의 동작은 실시예 3과 마찬가지이기 때문에, 여기서는 그 설명을 생략한다.

이상과 같이, 본 실시예 4에 따르면, 기억 회로(230)의 출력에 의해 각 논리 연산 회로(11)의 한쪽 입력을 로우 레벨로 제어할 뿐만 아니라, 모드 신호에 근거하여 부트 모드시에는 해당 한쪽 입력을 로우 레벨로 제어하도록 구성하였기 때문에, 실시예 3의 반도체 장치가 갖는 효과와 더불어, 부트 모드시에는 사용하지 않는 입력 단자의 상태를 해당 모드의 기간중에 안정적으로 유지할 수 있기 때문에, 소비 전력의 저감 효과를 확실히 얻을 수 있다고 하는 효과가 있다.

이상과 같이, 본 발명에 따르면 부트 모드시에 사용하지 않는 입력 단자와 내부 회로 사이의 신호 경로상에 배치되고, 해당 입력 단자로부터 입력되는 신호와 해당 부트 모드시에 고유의 레벨 상태로 되는 신호 사이에서 논리 연산을 수행하여, 그 논리 연산 결과를 상기 내부 회로에 출력하는 논리 연산 회로를 마련하도록 구성하였기 때문에, CMOS 프로세스에 의해 형성되고, 플래쉬 메모리를 구비한 반도체 장치에 있어서, 부트 모드시에 사용하지 않는 입력 단자가 플로팅 상태로 된 경우에 있어서도, 상기 논리 연산 회로 및 그 내부에 있는 회로의 상태를 상기 부트 모드시에 고유의 상태로 되는 신호에 의해 하이 레벨 혹은 로우 레벨로 안정시키는 것이 가능하다. 그 결과, 이들 논리 연산 회로 및 그 내부에 있는 회로를 구성하는 CMOS에 있어서는, 그 P채널 트랜지스터 혹은 N채널 트랜지스터 중 한쪽이 오프 상태로 되어 관통 전류가 흐르지 않게 되기 때문에, 해당 반도체 장치에 있어서의 부트 모드시에 있어서의 소비 전류를 억제할 수 있다고 하는 효과가 있다.

그리고, 상기 부트 모드시에 고유의 상태로 되는 신호로서는, 반도체 장치의 동작 모드를 전환하는 모드 전환 신호나, 부트 모드시에 사용하는 입력 단자로부터의 입력 신호 등을 이용하는 것이 가능하다.

본 발명에 따르면, 리세트 신호 및 기동 신호가 입력되고, 해당 리세트 신호가 입력된 경우, 다음에 기동 신호가 입력될 때까지 해당 리세트 신호에 의해 설정된 출력 상태를 유지하는 기억 회로와, 플래쉬 메모리에 데이터를 기입하는 부트 모드시에 사용하지 않는 입력 단자와 내부 회로 사이의 신호 경로상에 배치되고, 해당 입력 단자로부터 입력되는 신호와 상기 기억 회로의 출력 신호 사이에서 논리 연산을 수행하여, 그 논리 연산 결과를 상기 내부 회로에 출력하는 논리 연산 회로를 마련하도록 구성하였기 때문에, 플래쉬 메모리를 구비함과 동시에 CMOS 프로세스에 의해 형성된 반도체 장치에 있어서, 부트 모드시에 사용하지 않는 입력 단자가 플로팅 상태로 되었다고 하더라도, 상기 논리 연산 회로 및 그 내부에 있는 회로의 상태를 상기 기억 회로의 출력 신호에 의해 하이 레벨 혹은 로우 레벨로 안정시킬 수 있다. 그 결과, 이들 논리 연산 회로 및 그 내부에 있는 회로를 구성하는 CMOS 트랜지스터에서는, 그 P채널 트랜지스터 혹은 N채널 트랜지스터 중 한쪽이 오프 상태로 되어 관통 전류가 흐르지 않게 되기 때문에, 해당 반도체 장치에 있어서의 부트 모드시의 소비 전류를 억제할 수 있다고 하는 효과가 있다.

본 발명에 따르면, 리세트 신호 및 기동 신호가 입력되고, 해당 리세트 신호가 입력된 경우, 다음에 기동 신호가 입력될 때까지 해당 리세트 신호에 의해 설정된 출력 상태를 유지하는 기억 회로와, 해당 기억 회로의 출력 및 반도체 장치의 동작 모드를 전환하는 모드 신호가 입력되고, 상기 플래쉬 메모리에 데이터를 기입하는 부트 모드시 혹은 리세트 직후의 상태에는, 그 밖의 상태와는 다른 레벨의 판별 신호를 출력하는 판별 회로와, 부트 모드시에 사용하지 않는 입력 단자와 내부 회로 사이의 신호 경로상에 배치되고, 해당 입력 단자로부터 입력되는 신호와 상 기 판별 신호간의 논리 연산을 수행하여, 그 논리 연산 결과를 상기 내부 회로에 출력하는 논리 연산 회로를 마련하도록 구성하였기 때문에, CMOS 프로세스에 의해 형성된, 플래쉬 메모리를 구비한 반도체 장치에 있어서, 부트 모드시에 사용하지 않는 입력 단자가 플로팅 상태로 된 경우에 있어서도, 상기 논리 연산 회로 및 그 내부에 있는 회로의 상태를 상기 판별 회로의 출력 신호에 의해 하이 레벨 혹은 로우 레벨로 안정시킬 수 있다. 그 결과, 이들 논리 연산 회로 및 그 내부에 있는 회로를 구성하는 CMOS에 있어서는, 그 P채널 트랜지스터 혹은 N채널 트랜지스터 중 한쪽이 오프 상태로 되어 관통 전류가 흐르지 않게 되기 때문에, 해당 반도체 장치에 있어서의 부트 모드시의 소비 전류를 억제할 수 있다고 하는 효과가 있다.

본 발명에 따르면, 논리 연산 회로로서는, 한쪽 입력으로서 입력 단자로부터의 신호가 입력되는 2 입력 반전 논리곱 회로를 갖고, 해당 2 입력 반전 논리곱 회로의 다른쪽 입력에는 적어도 부트 모드시에는 로우 레벨로 되는 신호가 입력되도록 구성하였기 때문에, 부트 모드시에 해당 입력 단자의 레벨이 변동되었다고 하더라도, 해당 논리 연산 회로의 출력을 로우 레벨로 고정시킬 수 있고, 해당 논리 연산 회로 및 그 내부에 있는 회로의 상태를 고정할 수 있어, 입력 단자 레벨 변동에 따른 불필요한 동작을 방지하고, 이에 따라 해당 반도체 장치에 있어서의 부트 모드시의 소비 전류를 억제할 수 있다고 하는 효과가 있다.

또한, 입출력 겸용 단자는, 리세트후의 불필요한 신호 출력에 의해 다른 회로들간의 출력 신호 충돌을 방지하기 위한 입력으로 설정되는 것이 일반적이며, 또한 그 기능에 있어서, 입력용 버퍼 및 해당 입력용 버퍼의 출력에 응답한 신호를 출력하는 출력용 버퍼의 양쪽이 해당 단자에 접속되어 있기 때문에, 상기 논리 연산 회로가 입출력 겸용 단자와 내부 회로 사이의 신호 경로상에 배치될 경우 가장 효과적으로 소비 전류를 삭감할 수 있다고 하는 효과를 얻을 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims

제 1 메모리와,

상기 제 1 메모리내에 데이터를 기입하는 부트 모드시에 사용하지 않는 입력 단자와 내부 회로간의 신호 경로상에 배치되고, 상기 입력 단자로부터 입력되는 신호와 상기 부트 모드시에 고유의 레벨 상태로 되는 신호간의 논리 연산을 수행하여, 그 논리 연산 결과를 상기 내부 회로에 출력하는 논리 연산 회로를 포함한, CMOS 프로세스에 의해 형성된 반도체 장치.
제 1 메모리와,

리세트 신호 및 기동 신호가 입력되고, 상기 리세트 신호가 입력된 경우, 다음에 기동 신호가 입력될 때까지 상기 리세트 신호에 의해 설정된 출력 상태를 유지하는 제 2 메모리와,

상기 제 1 메모리내에 데이터를 기록하는 부트 모드시에 사용하지 않는 입력 단자와 내부 회로간의 신호 경로상에 배치되고, 상기 입력 단자로부터 입력되는 신호와 상기 제 2 메모리로부터 출력되는 출력 신호간의 논리 연산을 수행하여, 그 논리 연산 결과를 상기 내부 회로로 출력하는 논리 연산 회로를 포함한, CMOS 프로세스에 의해 형성된 반도체 장치.
제 1 메모리와,

리세트 신호 및 기동 신호가 입력되고, 상기 리세트 신호가 입력된 경우, 다음에 기동 신호가 입력될 때까지 상기 리세트 신호에 의해 설정된 출력 상태를 유지하는 제 3 메모리와,

상기 제 3 메모리의 출력 및 반도체 장치의 동작 모드를 전환하는 모드 신호가 입력되고, 상기 제 1 메모리내에 데이터를 기입하는 부트 모드시 혹은 리세트 직후의 상태에는 그 밖의 상태와는 다른 레벨의 판별 신호를 출력하는 판별 회로와,

부트 모드시에 사용하지 않는 입력 단자와 내부 회로간의 신호 경로상에 배치되고, 상기 입력 단자로부터 입력되는 신호와 상기 판별 신호간의 논리 연산을 수행하여, 그 논리 연산 결과를 상기 내부 회로에 출력하는 논리 연산 회로를 포함한, CMOS 프로세스에 의해 형성된 반도체 장치.