JPH0457511A - セレクタ回路 - Google Patents
セレクタ回路Info
- Publication number
- JPH0457511A JPH0457511A JP17074490A JP17074490A JPH0457511A JP H0457511 A JPH0457511 A JP H0457511A JP 17074490 A JP17074490 A JP 17074490A JP 17074490 A JP17074490 A JP 17074490A JP H0457511 A JPH0457511 A JP H0457511A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- nand
- terminal
- input nand
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路に関し、特に、セレクタ回路
に関する。
に関する。
従来の技術
従来の半導体集積回路におけるセレクタ回路としては、
第４図に示すように、２入力ＮＡＮＤ ８の第１の入力
を入力端子６′に、第２の入力を入力端子４′に接続し
、２入力ＮＡＮＤ ９の第１の入力を入力端子５′に、
第２の入力をインバータ回路７の出力に接続し、インバ
ータ回路７の入力を入力端子４′に接続し、２入力ＮＡ
ＮＤＩＯの第１の入力を２入力ＮＡＮＤ８の出力に、第
２の入力を２入力ＮＡＮＤ９の出力に接続し、２入力Ｎ
ＡＮＤ回路１０の出力を出力端子２“に接続し、入力端
子４′を制御することにより入力端子５′及び６′のデ
ータを選択することができる回路構成となっていた。
第４図に示すように、２入力ＮＡＮＤ ８の第１の入力
を入力端子６′に、第２の入力を入力端子４′に接続し
、２入力ＮＡＮＤ ９の第１の入力を入力端子５′に、
第２の入力をインバータ回路７の出力に接続し、インバ
ータ回路７の入力を入力端子４′に接続し、２入力ＮＡ
ＮＤＩＯの第１の入力を２入力ＮＡＮＤ８の出力に、第
２の入力を２入力ＮＡＮＤ９の出力に接続し、２入力Ｎ
ＡＮＤ回路１０の出力を出力端子２“に接続し、入力端
子４′を制御することにより入力端子５′及び６′のデ
ータを選択することができる回路構成となっていた。
すなわち、入力端子４′が論理値“０”のとき２入力Ｎ
ＡＮＤ ９の出力は入力端子５′のデータの反転となり
、２入力ＮＡＮＤ８の出力は論理値“１”となる。よっ
て２入力ＮＡＮＤＩＯの出力は２入力ＮＡＮＤ ９の出
力の反転となり、出力端子２″には入力端子５′のデー
タが得られる。入力端子４′が論理値“１″のときには
出力端子２に入力端子６′のデータが得られる。
ＡＮＤ ９の出力は入力端子５′のデータの反転となり
、２入力ＮＡＮＤ８の出力は論理値“１”となる。よっ
て２入力ＮＡＮＤＩＯの出力は２入力ＮＡＮＤ ９の出
力の反転となり、出力端子２″には入力端子５′のデー
タが得られる。入力端子４′が論理値“１″のときには
出力端子２に入力端子６′のデータが得られる。
第５図はセレクタ回路の動作を示す波形図であり、同図
において入力信号Ａ、Ｂは第４図の入力端子５’ 、６
’の入力信号にそれぞれ対応し、入力信号Ｓは第４図の
入力端子４′の入力信号に対応する。いま入力信号Ａ、
Ｂが共に論理値“１”で、制御信号Ｓが論理値“１”か
ら′０”に変化すると第３図の２入力ＮＡＮＤ９の出力
は、２入力ＮＡＮＤ８の出力よりインバータ回路７の遅
延分だけ遅れて変化する。このために２入力ＮＡＮＤＩ
Ｏの出力は、第５図の出力信号Ｙに示すように、インバ
ータ回路７の遅延時間分だけ“０パになる。この様に２
つの入力信号が共に論理値“１”で変化していないにも
かかわらず、制御信号の変化によってセレクタ回路の出
力が変化することになる。これをグリ・ソチノイズとい
う。
において入力信号Ａ、Ｂは第４図の入力端子５’ 、６
’の入力信号にそれぞれ対応し、入力信号Ｓは第４図の
入力端子４′の入力信号に対応する。いま入力信号Ａ、
Ｂが共に論理値“１”で、制御信号Ｓが論理値“１”か
ら′０”に変化すると第３図の２入力ＮＡＮＤ９の出力
は、２入力ＮＡＮＤ８の出力よりインバータ回路７の遅
延分だけ遅れて変化する。このために２入力ＮＡＮＤＩ
Ｏの出力は、第５図の出力信号Ｙに示すように、インバ
ータ回路７の遅延時間分だけ“０パになる。この様に２
つの入力信号が共に論理値“１”で変化していないにも
かかわらず、制御信号の変化によってセレクタ回路の出
力が変化することになる。これをグリ・ソチノイズとい
う。
発明が解決しようとする課題
上述した従来技術によるセレクタ回路は、制御信号の切
り替え時にグリッチノイズが発生するために、セレクタ
回路の出力を、Ｄ型フリップフロップ回路のクロック入
力、あるいはセット・υセット入力に接続した場合には
、Ｄ型フリップフロップが誤動作するという欠点がある
。
り替え時にグリッチノイズが発生するために、セレクタ
回路の出力を、Ｄ型フリップフロップ回路のクロック入
力、あるいはセット・υセット入力に接続した場合には
、Ｄ型フリップフロップが誤動作するという欠点がある
。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消し、制御信号の切り替え時に発生するグリッチノ
イズを除去することを可能とした新規なセレクタ回路を
提供することにある。
従って本発明の目的は、従来の技術に内在する上記欠点
を解消し、制御信号の切り替え時に発生するグリッチノ
イズを除去することを可能とした新規なセレクタ回路を
提供することにある。
課題を解決するための手段
上記目的を達成する為に、本発明に係るセレクタ回路は
、第１図に示される如く、第１の入力端子をインバータ
回路１の入力と、２入力ＮＡＮＤ ２の第１の入力に接
続し、インバータ回路ｌの出力を２入力ＮＡＮＤ３の第
１の入力に接続し、２入力ＮＡＮＤ２の出力を２入力Ｎ
ＡＮＤ ３の第２の入力と２人ヵＮＡＮＤ４の第１の入
力に接続し、２入力ＮＡＮＤ３の出力を２入力ＮＡＮＤ
２の第２の入力と２人カＮＡＮＤ ５の第１の入力に接
続し、第２の入力端子を２人カＮＡＮＤ４の第２の入力
に接続し、第３の入力端子を２入力ＮＡＮＤ５の第２の
入力に接続し、２入力ＮＡＮＤ４の出力を２入力ＮＡＮ
Ｄ６の第１の入力に接続し、２入力ＮＡＮＤ ５の出力
を２人カＮＡＮＤ ６の第２の入力に接続し、２入力Ｎ
ＡＮＤ６の出力を第１の出方端子に接続して構成される
。
、第１図に示される如く、第１の入力端子をインバータ
回路１の入力と、２入力ＮＡＮＤ ２の第１の入力に接
続し、インバータ回路ｌの出力を２入力ＮＡＮＤ３の第
１の入力に接続し、２入力ＮＡＮＤ２の出力を２入力Ｎ
ＡＮＤ ３の第２の入力と２人ヵＮＡＮＤ４の第１の入
力に接続し、２入力ＮＡＮＤ３の出力を２入力ＮＡＮＤ
２の第２の入力と２人カＮＡＮＤ ５の第１の入力に接
続し、第２の入力端子を２人カＮＡＮＤ４の第２の入力
に接続し、第３の入力端子を２入力ＮＡＮＤ５の第２の
入力に接続し、２入力ＮＡＮＤ４の出力を２入力ＮＡＮ
Ｄ６の第１の入力に接続し、２入力ＮＡＮＤ ５の出力
を２人カＮＡＮＤ ６の第２の入力に接続し、２入力Ｎ
ＡＮＤ６の出力を第１の出方端子に接続して構成される
。
実施例
次に、本発明をその好ましい一実施例について図面を参
照して具体的に説明する。
照して具体的に説明する。
第１図は本発明によるセレクタ回路の一実施例を示す回
路構成図であり、第２図は第１図の回路における波形の
説明図である。
路構成図であり、第２図は第１図の回路における波形の
説明図である。
第１図を参照するに、第１の入力端子１′をインバータ
回路１の入力と、２人カＮＡＮＤ ２の第１の入力に接
続し、インバータ回路１の出力を２人カＮＡＮＤ ３の
第１の入力に接続し、２入力ＮＡＮＤ ２の出力を２入
力ＮＡＮＤ３の第２の入力と２入力ＮＡＮＤ４の第１の
入力に接続し、２人カＮＡＮＤ３の出力を２入力ＮＡＮ
Ｄ２の第２の入力と２人カＮＡＮＤ５の第１の入力に接
続し、第２の入力端子２′を２人カＮＡＮＤ４の第２の
入力に接続し、第３の入力端子３′を２入力ＮＡＮＤ５
の第２の入力に接続し、２人カＮＡＮＤ４の出力を２入
力ＮＡＮＤ６の第１の入力に接続し、２入力ＮＡＮＤ
５の出力を２人カＮＡＮＤ６の第２の入力に接続し、２
入力ＮＡＮＤ６の出力を第１の出力端子１“に接続して
構成されている。
回路１の入力と、２人カＮＡＮＤ ２の第１の入力に接
続し、インバータ回路１の出力を２人カＮＡＮＤ ３の
第１の入力に接続し、２入力ＮＡＮＤ ２の出力を２入
力ＮＡＮＤ３の第２の入力と２入力ＮＡＮＤ４の第１の
入力に接続し、２人カＮＡＮＤ３の出力を２入力ＮＡＮ
Ｄ２の第２の入力と２人カＮＡＮＤ５の第１の入力に接
続し、第２の入力端子２′を２人カＮＡＮＤ４の第２の
入力に接続し、第３の入力端子３′を２入力ＮＡＮＤ５
の第２の入力に接続し、２人カＮＡＮＤ４の出力を２入
力ＮＡＮＤ６の第１の入力に接続し、２入力ＮＡＮＤ
５の出力を２人カＮＡＮＤ６の第２の入力に接続し、２
入力ＮＡＮＤ６の出力を第１の出力端子１“に接続して
構成されている。
入力端子１′が論理値“０”のときに２人カＮＡＮＤ２
の出力は論理値“１ ”となり、２人カＮＡＮＤ３の出
力は論理値“０”となる、従って、２人カＮＡＮＤ４の
出力は入力端子２′のデータの反転となり、又、２入力
ＮＡＮＤ５の出方は論理値′１”となるために、２入力
ＮＡＮＤ６の出力は、２人カＮＡＮＤ ４の出力の反転
となり、比カ端子１″には入力端子２′のデータが得ら
れる。入力端子１′が論理値“１”のときには出力端子
１″に入力端子３′のデータが得られる。
の出力は論理値“１ ”となり、２人カＮＡＮＤ３の出
力は論理値“０”となる、従って、２人カＮＡＮＤ４の
出力は入力端子２′のデータの反転となり、又、２入力
ＮＡＮＤ５の出方は論理値′１”となるために、２入力
ＮＡＮＤ６の出力は、２人カＮＡＮＤ ４の出力の反転
となり、比カ端子１″には入力端子２′のデータが得ら
れる。入力端子１′が論理値“１”のときには出力端子
１″に入力端子３′のデータが得られる。
第２図は本発明に係るセレクタ回路の動作を示す波形図
であり、同図において入力信号Ａ、Ｂ、Ｓは第１図の入
力端子２′、３′、１′の入力信号にそれぞれ対応し、
信号ＡＳ、 ＢＳは第１図の２入力ＮＡＮＤ ２及び２
入力ＮＡＮＤ３の出力信号にそれぞれ対応する。いま、
制御信号Ｓが論理値“１”から°゛０”に変化すると、
信号ＡＳには論理値“０”から“１″に変化し、信号Ｂ
Ｓは２入力ＮＡＮＤ ３の遅延分だけ遅れて論理値“１
”から“０”に変化する。従って、信号ＡＳと信号ＢＳ
は２入力ＮＡＮＤ３の遅延時間分だけ論理値“１”が重
なる。又、制御信号Ｓが論理値“０”から“１”に変化
すると、信号ＡＳと信号ＢＳは２入力ＮＡＮＤ ２の遅
延時間分だけ論理値“１″が重なる。
であり、同図において入力信号Ａ、Ｂ、Ｓは第１図の入
力端子２′、３′、１′の入力信号にそれぞれ対応し、
信号ＡＳ、 ＢＳは第１図の２入力ＮＡＮＤ ２及び２
入力ＮＡＮＤ３の出力信号にそれぞれ対応する。いま、
制御信号Ｓが論理値“１”から°゛０”に変化すると、
信号ＡＳには論理値“０”から“１″に変化し、信号Ｂ
Ｓは２入力ＮＡＮＤ ３の遅延分だけ遅れて論理値“１
”から“０”に変化する。従って、信号ＡＳと信号ＢＳ
は２入力ＮＡＮＤ３の遅延時間分だけ論理値“１”が重
なる。又、制御信号Ｓが論理値“０”から“１”に変化
すると、信号ＡＳと信号ＢＳは２入力ＮＡＮＤ ２の遅
延時間分だけ論理値“１″が重なる。
第３図は、制御信号Ｓの論理値を“１”から“０”に変
化した場合と、“０”から“１”に変化した場合の出力
信号Ｙの真理値表であり、信号Ａの論理値及び信号Ｂの
論理値はこれ以外の組合わせはとりえない。制御信号Ｓ
の論理値が°“１″から“０”に変化した場合には、出
力信号Ｙは、Ｂのデータ→Ｂ＋ＡのデーターＡのデータ
の順番で出力される。又、制御信号Ｓの論理値が°“０
”から“１”に変化した場合には、出力信号Ｙは、Ａの
データ→Ａ＋ＢのデーターＢのデータの順番で出力され
る。従って、第３図の真理値表からも明らかなように、
出力信号Ｙには制御信号Ｓが変化してもブリッチノイズ
は発生しない。
化した場合と、“０”から“１”に変化した場合の出力
信号Ｙの真理値表であり、信号Ａの論理値及び信号Ｂの
論理値はこれ以外の組合わせはとりえない。制御信号Ｓ
の論理値が°“１″から“０”に変化した場合には、出
力信号Ｙは、Ｂのデータ→Ｂ＋ＡのデーターＡのデータ
の順番で出力される。又、制御信号Ｓの論理値が°“０
”から“１”に変化した場合には、出力信号Ｙは、Ａの
データ→Ａ＋ＢのデーターＢのデータの順番で出力され
る。従って、第３図の真理値表からも明らかなように、
出力信号Ｙには制御信号Ｓが変化してもブリッチノイズ
は発生しない。
発明の詳細
な説明したように、本発明によれば、セレクタ回路の制
御信号回路にＲＳフリップフロップを付加することによ
って、セレクタ回路の制御信号の切り替え時に発生して
いたブリッチノイズを防ぐことができるという効果が得
られる。
御信号回路にＲＳフリップフロップを付加することによ
って、セレクタ回路の制御信号の切り替え時に発生して
いたブリッチノイズを防ぐことができるという効果が得
られる。
第１図は本発明に係るセレクタ回路の一実施例を示す回
路構成図、第２図は第１図の回路における波形の説明図
、第３図は第１図の回路における真理値表の説明図、第
４図は従来の技術によるセレクタ回路の構成例を示す回
路図、第５図は第４図の回路における波形の説明図であ
る。 １．７−インバータ回路、２．３．４．５，６．８．９
．１０・−２入力ＮＡＮＤ回路、１’ 、２′、３’
、４’ 、５’ 、６′・−入力端子、１″、２′−出
力端子
路構成図、第２図は第１図の回路における波形の説明図
、第３図は第１図の回路における真理値表の説明図、第
４図は従来の技術によるセレクタ回路の構成例を示す回
路図、第５図は第４図の回路における波形の説明図であ
る。 １．７−インバータ回路、２．３．４．５，６．８．９
．１０・−２入力ＮＡＮＤ回路、１’ 、２′、３’
、４’ 、５’ 、６′・−入力端子、１″、２′−出
力端子
Claims (1)
- 第１の入力端子をインバータ回路の入力と第１の２入力
ＮＡＮＤの第１の入力に接続し、前記インバータ回路の
出力を第２の２入力ＮＡＮＤの第１の入力に接続し、前
記第１の２入力ＮＡＮＤの出力を前記第２の２入力ＮＡ
ＮＤの第２の入力と第３の２入力ＮＡＮＤの第１の入力
に接続し、前記第２の２入力ＮＡＮＤの出力を前記第１
の２入力ＮＡＮＤの第２の入力と第４の２入力ＮＡＮＤ
の第１の入力に接続し、第２の入力端子を前記第３の２
入力ＮＡＮＤの第２の入力に接続し、第３の入力端子を
前記第４の２入力ＮＡＮＤの第２の入力に接続し、前記
第３の２入力ＮＡＮＤの出力を第５の２入力ＮＡＮＤの
第１の入力に接続し、前記第４の２入力ＮＡＮＤの出力
を前記第５の２入力ＮＡＮＤの第２の入力に接続し、該
第５の２入力ＮＡＮＤの出力を出力端子に接続したこと
を特徴とするセレクタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17074490A JPH0457511A (ja) | 1990-06-27 | 1990-06-27 | セレクタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17074490A JPH0457511A (ja) | 1990-06-27 | 1990-06-27 | セレクタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0457511A true JPH0457511A (ja) | 1992-02-25 |
Family
ID=15910585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17074490A Pending JPH0457511A (ja) | 1990-06-27 | 1990-06-27 | セレクタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0457511A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476394B1 (ko) * | 1997-12-23 | 2005-07-04 | 주식회사 하이닉스반도체 | 글리치를제거한낸드게이트 |
| JP2012244627A (ja) * | 2011-05-13 | 2012-12-10 | Intel Mobile Communications GmbH | ミキサーセル、変調器および方法 |
| US8604958B2 (en) | 2011-05-13 | 2013-12-10 | Intel Mobile Communications GmbH | RF DAC with configurable DAC mixer interface and configurable mixer |
-
1990
- 1990-06-27 JP JP17074490A patent/JPH0457511A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476394B1 (ko) * | 1997-12-23 | 2005-07-04 | 주식회사 하이닉스반도체 | 글리치를제거한낸드게이트 |
| JP2012244627A (ja) * | 2011-05-13 | 2012-12-10 | Intel Mobile Communications GmbH | ミキサーセル、変調器および方法 |
| US8604958B2 (en) | 2011-05-13 | 2013-12-10 | Intel Mobile Communications GmbH | RF DAC with configurable DAC mixer interface and configurable mixer |
| US9143155B2 (en) | 2011-05-13 | 2015-09-22 | Intel Deutschland Gmbh | RF DAC with configurable DAC mixer interface and configurable mixer |
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