JPH04158628A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04158628A JPH04158628A JP2284881A JP28488190A JPH04158628A JP H04158628 A JPH04158628 A JP H04158628A JP 2284881 A JP2284881 A JP 2284881A JP 28488190 A JP28488190 A JP 28488190A JP H04158628 A JPH04158628 A JP H04158628A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pull
- change detection
- input signal
- short pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000001514 detection method Methods 0.000 claims abstract description 13
- 230000007704 transition Effects 0.000 claims description 4
- 230000000630 rising effect Effects 0.000 claims description 3
- 230000007257 malfunction Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にドライバー出力回
路を形成する半導体集積回路に関する。
路を形成する半導体集積回路に関する。
従来のドライバー出方回路を形成する半導体集積回路に
おいては、第4図に一例の回路図が示されるように、入
力端子54および出力端子55と、インダクタンス25
およびキャパシタンス26を含む外部負荷27に対応し
て、ドライバー出カ回路24は、インバータ21〜22
を含んで構成されており、最終段のインバータ23は、
駆動能力を大きくするために、チャネル幅を大きくする
構成がとられている。
おいては、第4図に一例の回路図が示されるように、入
力端子54および出力端子55と、インダクタンス25
およびキャパシタンス26を含む外部負荷27に対応し
て、ドライバー出カ回路24は、インバータ21〜22
を含んで構成されており、最終段のインバータ23は、
駆動能力を大きくするために、チャネル幅を大きくする
構成がとられている。
〔発明が解決しようとする1題〕
上述した従来のドライバー回路においては、インダクタ
ンスおよびキャパシタンス等を含む外部負荷の影響によ
り、短時間にてハイ・レベルおよばロウ・レベルの出方
を繰返すと、第3図に示されろよっ、出力波形として′
−21−1」および[a′、) −、: lこて示さノ
するように、出力波形に乱れが生じる、第3図において
、l a −、L 」においては、出ノ】が[7つ・し
ベルからハイ・レベルに変化する時のオーバーシュート
が大きく生じ、また、「a−2、hにおいては、出力が
ハイ・レベルからロウートベルに変化する時に、アンダ
ーシュー1−が大きく生ヒている。従って、このドライ
バー出力回路より信号を受けとる次段の回路において誤
動作が生じるという欠点がある。
ンスおよびキャパシタンス等を含む外部負荷の影響によ
り、短時間にてハイ・レベルおよばロウ・レベルの出方
を繰返すと、第3図に示されろよっ、出力波形として′
−21−1」および[a′、) −、: lこて示さノ
するように、出力波形に乱れが生じる、第3図において
、l a −、L 」においては、出ノ】が[7つ・し
ベルからハイ・レベルに変化する時のオーバーシュート
が大きく生じ、また、「a−2、hにおいては、出力が
ハイ・レベルからロウートベルに変化する時に、アンダ
ーシュー1−が大きく生ヒている。従って、このドライ
バー出力回路より信号を受けとる次段の回路において誤
動作が生じるという欠点がある。
本発明の半導体集積回路は、入力信号のロウレベルかち
ハイレベルに転移する変化、ならびにハイレベルからロ
ウレベルに転移する変化を検出して、それぞれ所定の第
1および第2の論理変化検出信号を出力する論理変化検
出回路と、前記第1および第2の論理変化検出信号を受
けて、前記人力信号に対応する出力信号の立下り、/立
上りを修正する一対の短パルス′l11111信号を出
力するプルアップ・プルダウン回路と、前記人力信号を
入力して、iif記一対の短パルス制御信号により、立
下り、立下りの修正されたドライバー出力信号を出力す
るドライバー出力回路と、を備えて構成される。
ハイレベルに転移する変化、ならびにハイレベルからロ
ウレベルに転移する変化を検出して、それぞれ所定の第
1および第2の論理変化検出信号を出力する論理変化検
出回路と、前記第1および第2の論理変化検出信号を受
けて、前記人力信号に対応する出力信号の立下り、/立
上りを修正する一対の短パルス′l11111信号を出
力するプルアップ・プルダウン回路と、前記人力信号を
入力して、iif記一対の短パルス制御信号により、立
下り、立下りの修正されたドライバー出力信号を出力す
るドライバー出力回路と、を備えて構成される。
次に、本発明について図面を参照して説明する。第1図
は、本発明の一実施例を示す回路図である。第1−図に
示されるように、本実施例は、インダクタンス18およ
びキャパシタンス19を含む外部負荷20に対応して、
インバータ]、、2.6.7゜9、NOR回路3.5.
8およびNAND回路4を含む論理変化検出回路TOと
、NMOSトランジスタI■および2MO3)−ランジ
スタ12を含むプルアップ・プルダウン回路13と、イ
ンバータ14〜16を含むドライバー出力回路17と、
を備えて構成される。
は、本発明の一実施例を示す回路図である。第1−図に
示されるように、本実施例は、インダクタンス18およ
びキャパシタンス19を含む外部負荷20に対応して、
インバータ]、、2.6.7゜9、NOR回路3.5.
8およびNAND回路4を含む論理変化検出回路TOと
、NMOSトランジスタI■および2MO3)−ランジ
スタ12を含むプルアップ・プルダウン回路13と、イ
ンバータ14〜16を含むドライバー出力回路17と、
を備えて構成される。
第1図において、入力端子51に、第2図(a>に示さ
れる入力信号101が入力されると、インバータ1およ
び2を経由して出力される信号102は、インバータを
2段経由したことによる時間遅延を受(Jるため、人力
信号101がロウ・レベルからハイ・レベルに変化する
時には、ロウ・レベルの短パルスか論理変化検出信号1
04として出力され、また、入力信号101がハイ・レ
ベルからロウ・レベルに変化する時には、ハイ・レベル
の短パルスか論理変化検出信号103として出力される
(第2図(a)、(b)、(c)および(d)を参照)
。この論理変化検出信号103および104は、プルア
ップ・プルダウン回路13に人力され、それぞれNMO
3)ラジスタ11とPMOS)−ランジスタ12のゲー
トに入力されて、これらのMOSトランジスタをオンさ
せる。この結果、それぞれの短パルス信号とほぼ等しい
周期で反転された短パルス制御信号105および106
が、プルアップ・プルダウン回路13より出力される。
れる入力信号101が入力されると、インバータ1およ
び2を経由して出力される信号102は、インバータを
2段経由したことによる時間遅延を受(Jるため、人力
信号101がロウ・レベルからハイ・レベルに変化する
時には、ロウ・レベルの短パルスか論理変化検出信号1
04として出力され、また、入力信号101がハイ・レ
ベルからロウ・レベルに変化する時には、ハイ・レベル
の短パルスか論理変化検出信号103として出力される
(第2図(a)、(b)、(c)および(d)を参照)
。この論理変化検出信号103および104は、プルア
ップ・プルダウン回路13に人力され、それぞれNMO
3)ラジスタ11とPMOS)−ランジスタ12のゲー
トに入力されて、これらのMOSトランジスタをオンさ
せる。この結果、それぞれの短パルス信号とほぼ等しい
周期で反転された短パルス制御信号105および106
が、プルアップ・プルダウン回路13より出力される。
一方、ドライバー出力回路17において、インバータ1
4〜16を経由して出力されるドライバー出力信号10
7は、入力端子51からの入力信号101がインバータ
を3段経由することにより、入力信号101の逆相の信
号とし、て、若干の時間遅れにて出力される。従って、
接点Aにおいては、ドライバー出力信号107がロウ・
レベルからハイ・レベルに変化する時にオーバーシュー
トを起すと、同タイミングにて出力されるNMOSトラ
ンジスタ11のプルダウン回路側のロウ・レベルの短パ
ルス制御信号105により、NMO3)−ランジスタ1
1の側に引張られ、第3図の出力波形「b−1」に示さ
れるようにオーバーシュートが整形される。また、接点
Bにおいて、ドライバー出力信号107がハイ・レベル
からロウ・レベルに変化する時にアンダーシュートを起
すと、同タイミングにて出力されるPMOSトランジス
タ12のプルアップ回路側のハイ・レベルの短パルス制
御信号106により、2MO3)−ランジスタ12の側
に引張られ、第3図の出力波形rb−24に示されるよ
うにアンダーシュートが整形される。かくして、ドライ
バー出力回路17からは、入力信号の立上り/立下りに
対応して生じるアンダーシュートならびにオーバーシュ
ートが、共に整形された出力信号108が出力される。
4〜16を経由して出力されるドライバー出力信号10
7は、入力端子51からの入力信号101がインバータ
を3段経由することにより、入力信号101の逆相の信
号とし、て、若干の時間遅れにて出力される。従って、
接点Aにおいては、ドライバー出力信号107がロウ・
レベルからハイ・レベルに変化する時にオーバーシュー
トを起すと、同タイミングにて出力されるNMOSトラ
ンジスタ11のプルダウン回路側のロウ・レベルの短パ
ルス制御信号105により、NMO3)−ランジスタ1
1の側に引張られ、第3図の出力波形「b−1」に示さ
れるようにオーバーシュートが整形される。また、接点
Bにおいて、ドライバー出力信号107がハイ・レベル
からロウ・レベルに変化する時にアンダーシュートを起
すと、同タイミングにて出力されるPMOSトランジス
タ12のプルアップ回路側のハイ・レベルの短パルス制
御信号106により、2MO3)−ランジスタ12の側
に引張られ、第3図の出力波形rb−24に示されるよ
うにアンダーシュートが整形される。かくして、ドライ
バー出力回路17からは、入力信号の立上り/立下りに
対応して生じるアンダーシュートならびにオーバーシュ
ートが、共に整形された出力信号108が出力される。
1X発明の効果〕
以ト説明したように、本発明は、プルアップ。
プルダウン回路により、出力信号の立下りをプルアップ
し、出力信号の立上りをプルダウンすることにより、出
力波形のアンダーシュートおよびオーバーシュートを整
形することかり能となり、次段に接続される回路の誤動
作を未然に防止することができるという効果がある。
し、出力信号の立上りをプルダウンすることにより、出
力波形のアンダーシュートおよびオーバーシュートを整
形することかり能となり、次段に接続される回路の誤動
作を未然に防止することができるという効果がある。
第1図は本発明の一実施例を示す回路図、第2図(a>
、(b)、(c)、(d)、 (e)、(f)、 (g
)および(h)は、前記一実施例の各部における信号波
形を示す図、第3図は本発明と従来例の出力波形比較図
、第4図は従来例の回路図である。 図において、1.2,6,7,9.14〜16.21〜
23・・・・−・・・インバータ、3.5.8・・−・
・−NOR回路、4・・・・・・NAND回路、IO・
・−・・・論理変化検出回路、11・・・・・・NMO
Sトランジスタ、12・・・・・・PMOSトランジス
タ、13・・・・−・プルアップ・プルダウン回路、1
7.24・・・・・・ドライバー出力回路、18.25
・・・・・・インダクタン・ス、19.26・・・・・
・キャパシタンス、2Q、 27・・−・・・外部負荷
。
、(b)、(c)、(d)、 (e)、(f)、 (g
)および(h)は、前記一実施例の各部における信号波
形を示す図、第3図は本発明と従来例の出力波形比較図
、第4図は従来例の回路図である。 図において、1.2,6,7,9.14〜16.21〜
23・・・・−・・・インバータ、3.5.8・・−・
・−NOR回路、4・・・・・・NAND回路、IO・
・−・・・論理変化検出回路、11・・・・・・NMO
Sトランジスタ、12・・・・・・PMOSトランジス
タ、13・・・・−・プルアップ・プルダウン回路、1
7.24・・・・・・ドライバー出力回路、18.25
・・・・・・インダクタン・ス、19.26・・・・・
・キャパシタンス、2Q、 27・・−・・・外部負荷
。
Claims (1)
- 【特許請求の範囲】 入力信号のロウレベルからハイレベルに転移する変化、
ならびにハイレベルからロウレベルに転移する変化を検
出して、それぞれ所定の第1および第2の論理変化検出
信号を出力する論理変化検出回路と、 前記第1および第2の論理変化検出信号を受けて、前記
入力信号に対応する出力信号の立下り/立上りを修正す
る一対の短パルス制御信号を出力するプルアップ・プル
ダウン回路と、 前記入力信号を入力して、前記一対の短パルス制御信号
により、立下り/立上りの修正されたドライバー出力信
号を出力するドライバー出力回路と、 を備えることを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2284881A JPH04158628A (ja) | 1990-10-23 | 1990-10-23 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2284881A JPH04158628A (ja) | 1990-10-23 | 1990-10-23 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04158628A true JPH04158628A (ja) | 1992-06-01 |
Family
ID=17684247
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2284881A Pending JPH04158628A (ja) | 1990-10-23 | 1990-10-23 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04158628A (ja) |
-
1990
- 1990-10-23 JP JP2284881A patent/JPH04158628A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH041440B2 (ja) | ||
KR950001761A (ko) | 반도체 집적회로의 데이타 출력버퍼 | |
US4761572A (en) | Semiconductor large scale integrated circuit with noise cut circuit | |
JPH07170163A (ja) | 変換器回路 | |
JPH0514167A (ja) | 出力ドライバ回路 | |
JPH04158628A (ja) | 半導体集積回路 | |
US5530401A (en) | Single source differential circuit | |
JPH0270120A (ja) | 出力回路 | |
JPH01137821A (ja) | Cmos出力バッファ | |
JPH0220115A (ja) | パルス形信号を発生する回路 | |
JPH04306013A (ja) | ラッチ回路装置 | |
JPH03102911A (ja) | クロック信号発生回路 | |
US5057706A (en) | One-shot pulse generator | |
JP2969732B2 (ja) | 半導体集積回路 | |
JP2735268B2 (ja) | Lsiの出力バッファ | |
JPH10200384A (ja) | 遅延回路 | |
JP3066645B2 (ja) | 半導体装置 | |
KR0161463B1 (ko) | 출력 잡음을 감소시킨 버퍼회로 | |
JPH02105715A (ja) | シュミットトリガ回路 | |
JPH05145385A (ja) | Cmos出力バツフア回路 | |
JPH0369161A (ja) | Cmos入力回路 | |
JPH04123520A (ja) | 出力バッファ回路 | |
JPH02119425A (ja) | 双方向バッファ回路 | |
JPH03102914A (ja) | 出力回路 | |
JPH05160706A (ja) | Cmos出力バッファ回路 |