TW490931B - Clock generator having a deskewer and method for reducing clock skew - Google Patents

Description

490931 A7 經濟部智慧財產局員工消費合作社印製 五、發明說明（ 發明領域 本發明大體而言係關於一種數 悝数垃電路，特別是 種時脈產生電路。更進一步而言， ； 本發明係關於一種且右 去時滯器（deskewer)功能的時脈產生電路。 ’、 發明背景： 一個在一高電壓位準及-低電壓位準間以—速率α 週期性變換d皮訊號通常都以頻率描⑨之，丨中頻率： 度量係以每秒鐘在高/低準位之間的變換次數而決定:在： 積體電路當中，不同數位邏輯電路的一 奴而T是被 -個或多個時脈訊號所控制。這些時脈訊號被用以將數位 邏輯電路的匯流排之週期同步化，因此積體電路中的所有 邏輯電路係以時脈訊號為基礎而將資料運作初始化 (initiate)。更特別的是數位邏輯電路改變其輸出訊號的狀 態都是與時脈訊號的上升以及/或下降邊緣同時發生。 在一積體電路中，時脈訊號的典型產生方式是由時脈 產生器所產生，有時候當一積體電路中的不同數位邏輯電 路，需要不同頻率的時脈訊號時，個別時脈產生器可以被 用來產生一特定頻率的時脈訊號，訊以滿足一些不同數位 邏輯電路的需求。當很多個時脈訊號產生器被用來將這些 時脈訊號饋送到積體電路中的數位邏輯電路時，在這些數 位邏輯電路的時脈訊號輸入之間，可能會發生延遲時間的 差異。這種延遲時間即為眾所周知的時脈時滯⑴则 skew)，雖然一般而言時脈時滯是無法避免的，因為它們 第頂 本紙張尺度適用中國國家標準(CNSm4規格（210 X 297公爱 --------訂--------- (請先閱讀背面之注意事項再填寫本頁) 490931 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（） 也可能因為製造過程中間的一些微小差異而產生。然而本 發明所揭露者，提出一種經過改良的時脈產生器，其產生 的時脈讯號具有較少的時脈時滞。 發明目的及概述： 依據本發明的一較佳實施例，時脈產生電路包含了波 形產生為以及去時滯器（deskewer)。由輸入時脈訊號所計 時，波形產生器產生一個波形訊號。而去時滯電路被連接 到波形產生器’並且藉由對輸入時脈訊號及由前述波形產 生裔所幸則出的波形说號加以閘處理，以相應地產生輸出時 脈訊號。其中所產生之輸出時脈訊號與其相關的輸入時脈 訊號之間的時滞現象較諸於傳統的時脈產生電路所產生 者為小。 圖式簡單說明： 本發明自身以及其使用上的最佳模式，進一步的目的 及其優點’藉由參照後續的說明性之實施例的詳細描述， 連同其所伴隨的圖式，將獲得最好的暸解，其中： 弟1圖為依據習知技術的第一時脈產生電路之功能方塊 圖； 第2圖為依據習知技術的第二時脈產生電路之功能方塊 圖； 第3圖為依據本發明的一較佳實施例之時脈產生電路之功 能方塊圖；以及 第頂 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公t ) ---------------------訂--------- (請先閱讀背面之注音？事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 490931 A7 _B7_ 五、發明說明（） 第4圖為依據本發明的一較佳實施例之變化形式的時脈產 生電路之功能方塊圖。 圖號對照說明： 10 時脈產生電路 11 有限態機器 12 延遲型正反器 13 多工器 16 時脈-進入訊號 18 除以一路徑 19 除以Ν路徑 20 時脈產生電路 21 除以2Ν計數器 22 延遲電路 23 反或閘 25 時脈-產出訊號 30 時脈產生電路 3 1 波形產生器 32,33 D型正反器 34,36雙輸入邏輯及閘 37 三輸入邏輯或閘 38 時脈-進入訊號 39 時脈-產出訊號 40 時脈產生電路 41 有限態機器 42,43 D型正反器 44,45,46雙輸入邏輯及閘 47 三輸入邏輯或閘 48 時脈-進入訊號 49 時脈-產出訊"5虎 50 去時脈時滯器 60 去時脈時滞為 發明詳細說明： 考慮下列兩種習知技術的時脈產生電路，由其所產生 的時脈係具有5 0%的工作週期。現在參照圖式，特別是第 1圖，其指出依據習知技術所提出的第一時脈產生電路之 方塊圖。如所圖示者，時脈產生電路1 〇包含了有限態機 第4頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） * Γ ϋ n amm§ tmam ϋ ί ϋ· —Mi Βϋ mmmmK r * 1— ϋ·· 11 ^^1 i__i I ^ 1.^1 I 1_1 II 1_1 I mmB§ §§ -νδ (請先閱讀背面之注意事項再填寫本頁) 490931 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（ 态（Finite State Machine: FSM)ll、延遲型正反器（d fHp fl ο p) 1 2、多工器1 3以及不同的邏輯閘。 一般而言，F S Μ 1 1進行時脈-進入訊號1 6的分割， 然而F S Μ 1 1並不能提供除以一運算，也不能於時脈的奇 數为割邓份上，提供5 〇〇/〇的工作週期（duty cycle)，因此多 工‘ 1 3被用來藉由控制端1 7而提供除以一路徑1 $。此 外延遲型正反器12連同一邏輯及問14與邏輯或閘i5( 一 般所知之半週期脈波工具）被用作延長時脈的奇數分割部 份用，以獲得5 0 %的工作週期。 這裡至少有二個關於時脈產生電路1 〇的難題，首先 除以一路徑i 8比起除以N路徑丨9，具有不同的長度。第 除以N路瓜1 9在時脈的奇數分割邵份與時脈的偶數 分割部份之間’具有不同的長度。第三，時脈產生電路工〇 的最長路徑中，具有太多的元件，即，F s Μ丨丨、及閘1 4、 延遲型正反器1 2、或閘丨5與多工器1 3。因此，當數個時 脈產生電路1 〇被用以將時脈訊號饋送到積體電路中的不 同邏輯電路時，在這些輸入到每一個邏輯電路的輸入時脈 之間，很可能發生很大的時脈時滯。 現在參考第2圖，這裡有依據習知技術的第二時脈產 生電路之方塊圖，如所圖示者，其時脈產生電路2〇包含 一個除以2N計數器21、延遲電路22以及反或閘 (X〇R)23。時脈產生電路2〇不採用FSM驅動器（例如由第 1圖中的時脈產生電路10)，但改用時脈倍增器（例如延遲 電路22以及反或閘23)，其後續接著除以2N計數器21 第5頁 --------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 490931 五、發明說明（） 以進行偶數部分的時脈分割， 要。 4足50%的工作週期之需 關於時脈產生電路20，此、 _ A 、 土乂有四種難韻，老止 龟路22被需要被小心地調整，以 、 延遲 其次就現行的技術而言，以匕合不同的時脈頻率。 21之輸入仍是不能達成的。第三時脈:乍為除以2N計數器 時脈產出訊號25的反或閘 '對於通過最終產生 2 3又路徑進行計♦八 ^ 四，在時脈產生電路20的最長 、刀斤。罘 件，換句話·^，及$ n 徑中，仍然有太多的元 / t或 時脈樹（在除以^ _21 乏中）、時脈分離器（在降以^ T歎时21

2N計數器21之中）以及輕 存态（在除以2N計數器2丨之 I 甲）。因此類似於第1 ® Φ 產生電路1〇’當數個時脈產生電路2。被用以將時 脈訊號饋送到積體電路中的不同邏輯電路時，在這此^ 到每一個邏輯電路的輸入時 脈時滞。 《間’很可能發生很大的時 本發明提供一種經過泣| AA l 過改吾的時脈產生電路，其且有較 小的時脈時滞。現在參考第3圖，其顯示依據本發明的一 車父佳貫施例種時脈產生電路的方塊圖，如其所示 酿產生電路30包含波形產生器31和去時脈時滞器 (—―。其中的波形產生器31可以利用一般習知該 項技術者所瞭解的任何-種波形產生電路來建構而成。可 以利用例如第！圖的時脈產生電路1〇，或是第2圖中的時 脈產生電路20，以建構出波形產生器3 ι。 去時脈時滯器60包含兩個D型正反器32與33、兩 第頃

私紙張尺錢財關家標準（CNS)A4規格（21G X --------tr--------- (請先閱讀背面之注音心事項再填寫本頁) A7 五、發明說明（ 個雙輸入邏輯及n 。/ t ^ 閘34與36，以及一個三輸入邏 37。去時脈時潘哭^上 斗4闲 、 听态60把由波形產生器31的輸出點乂而 的波形訊號及時邮 (請先閱讀背面之注意事項再填寫本頁) 、 ^ 時脈-進入訊號38加以閘處理，以產生時脈 -產出訊號39。去時脈時滯器⑽將輸出點χ而來的波形訊 號延遲—個時脈週期，以使其與時脈-進人訊號38的時脈 週期一致。基本上’去時脈時滞器60對於波形產生器3 i 的輸出點X而來的波形訊號，很像是暫存器的管線集 (PipeHne如）對於資料流訊號的作用。其結果就是產生時 脈產出Λ號3 9的計時，相關於時脈_進入訊號3 8的計時 為極端緊密地契合，只有極微小的時滯。 經濟部智慧財產局員工消費合作社印製 時脈產生電路3 〇中有兩個關鍵的計時路徑，第一個 關键的計時路徑，是邏輯及閘34、邏輯及閘34和邏輯或 閘37的個輻入上之一個反相器（顯示為”bubble”）。第二 個關鍵的計時路徑，是邏輯及閘3 5、邏輯及閘3 5和邏輯 或閘3 7的一個輸入上之一個緩衝器（未圖示）。此位於邏輯 及閘輸入上的緩衝器之目的，係要匹配邏輯及閘34輸入 上的反相态之計時。邏輯及閘3 6並未位於關键計時路徑 當中’因為熟知該項技藝者都可以輕易的暸解，前述兩個 對於時脈產生廷路3 0的兩個關键路徑，可以利用遂輯反 及閘建構而成。 時脈產生電路3 0有一個超越第1圖和第2圖中所顯 示的全部時脈產生電路之明顯的優點，就是其有一個極為 短的關键計時路徑。此外，邏輯閑對3 4/3 7與邏輯閘對 3 5/3 7之間的對稱性，對於時脈_產出訊號39提供了一個 第7頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 >Γ^7公餐) A7 A7 B7 五、發明說明（ 取小脈波退縮。其$味m女， 、 甚至寺脈屋生電路30，能夠因為時脈-進 H虎38的上升或是下降邊緣其中的任何一個之驅動， 而輸出時脈·產出訊號39。唯—的情形是波形產生器Η的 輸出《需要滿^半工作週期設㈣需求，並且在延遲型 正反焱32與33上掌握時間需求，若需要的話，可以用額 外的-組集管式暫存器很容易地達成上述f求。 ^ 現在參考第4圖，其顯示的是依據本發明的一個說明 性之較佳實施例的時脈產生電路之方塊圖，如所顯示的時 脈產^電在各4〇包含有限態機器4工以及去時脈時滞器5〇 不像第2圖中的時脈產生電路2〇是在2χ時脈的頻率上進 行操作’ t限態機器係在1χ時脈頻率上操作，以個別地 將兩個輸出ρ肖q上的資訊編碼，此資訊使得時脈產生電 路40對於每一個時脈週期都可以傳遞一個或兩個時脈= 邊緣。對於每一個時脈週期，有限態機器4 1在輸出p與 上產生兩個值。輸出p產生相應於第一個半時脈週期之— 個值，而輸出q產生相應於同一個時脈週期的第二個半時 脈週期的值，或是反之亦然。在輸出p和q上的值，可能 在每一個時脈週期中都不相同。 去時脈時滯器50包含兩個D型正反器42與43、-個雙輸入邏輯及閘44,45,46與一個三輸入邏輯或間47。 對於邏輯及閘44與46和邏輯或閘47的布林表厂、 (Bollean expression)如下所述： (c AND a)OR(c AND b)OR(b AND a) 其中a和b分別係由正反器42和43所輸出者，並且 第碩 --------訂--------1 (請先閱讀背面之注音？事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（ C為時脈-進入訊號48。所類似於 6〇，去時脈時滯哭sn 4 S中的去時脈時滯器 “态50把由有限態機器41的輪出赴 而來的波形訊號及時脈·進人訊號48加，'&和b 時脈-產出訊號49。去時脈時滯器5。將輸理：產生 的波形訊號延遲一個時脈週期，以…時和b而來 丨J出”，、占a和b而來的波形訊號，很 (Pipeline set)對於资料 存益的管線集 4“ 枓“號的作用。因此時脈產生師 :係以週期為基礎’完全在有限態機器41的，制之下 進=是產生時脈-產出訊號49的計時，相關於時脈_ 的：48的計時，係為極端緊密地契合…極微小 路，：：广所敘述的本發明提供經過改善的時脈產生電 時、、二^ 了時脈時滞’雖然第3圖和第4圖中顯示的去 而7:路係由三個邏輯及閉以及-個邏輯或間所建構 二二但是只要熟知該項技藝者所能瞭解的電路，都可 =構去時滞器電路，例如以遷輯反及閘(NAN — ) 堤構成去時滯器電路。 ㈣示出來’並且以參考一較佳實施例的方 ;开二行描述之後’熟知該項技藝者所能瞭解者，使其能 ^ = ^節有改變’但即使如此，也無法脫離本發明的 數園和精神。 第9頁 X 297公釐） --------tr---------^__w. C請先閱讀背面之注意事項再填寫本頁)

Claims (1)

1. 經濟部智慧財產局員工消費合作社印制衣 490931 A8 B8 C8 D8 六、申請專利範圍 1. 一種時脈產生電路，該時脈產生電路至少包含： 波形產生器，用於產生波形訊號，其中該波形產生 器係由一輸入時脈訊號所計時；以及 去時滯電路，係被連接到該波形產生器，以將該波 形訊號及該輸入時脈訊號加以閘處理，藉以產生輸出時 脈訊號，使該時脈輸出訊號與該時脈輸入訊號緊密地契 合而一致。 2. 如申請專利範圍第1項所述之時脈產生電路，其中上述 之波形產生器是一個有限態機器（FSM)。 3 .如申請專利範圍第1項所述之時脈產生電路，其中上述 之去時滯器包含每個只具有兩個正反器的多數個邏輯 電路。 4.如申請專利範圍第3項所述之時脈產生電路，其中上述 之多數個邏輯電路具有布林表示式為： AND a) OR (c AND b) OR (b AND a) 其中a和b是由該兩個正反器而來的輸出，而c是該 輸入時脈訊號。 5 . —種時脈產生電路，該時脈產生電路至少包含： 波形產生器，用於產生波形訊號，其中該波形產生 器係由一輸入時脈訊號所計時； 第10頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) --------------------訂---------—.. (請先閱讀背面之注意事項再填寫本頁) 490931 經濟部智慧財產局員工消費合作社印制衣 A8 B8 C8 D8 、申請專利範圍 僅二正反器，係用於耦合到該波形產生器，以 由該波形產生器訊號接收該波形訊號；以及 多數個邏輯閘，用以將該只限兩個正反器的輸出訊 號耦合在一起，而相應產生一個輸出時脈訊號，使得該 輸出時脈訊號與該輸入時脈訊號相比之下，具有較少的 時滯（skew)。 6. 如申請專利範圍第5項所述之時脈產生電路，其中上述 之波形產生器是一個有限態機器（FSM)。 7. 如申請專利範圍第5項所述之時脈產生電路，其中上述 之多數個邏輯電路具有布林表示式為： (c5 AND a) OR (c AND b) OR (b AND a) 其中a和b是由該兩個正反器而來的輸出，而c是 該輸入時脈訊號。 8. 如申請專利範圍第5項所述之時脈產生電路，其中上述 之多數個邏輯電路包含三個邏輯及閘和一個邏輯或 閘。 9. 一種降低輸入時脈訊號及輸出時脈訊號之間的時脈時滯 (skew)之方法，該方法至少包含下列步驟： 產生立即波形訊號，該立即波形訊號係相應於該 輸入時脈訊號所產生；以及 第11頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------— ‘ (請先閱讀背面之注意事項再填寫本頁) 490931 A8 B8 C8 D8 六、申請專利範圍 將該立即波形訊號及該輸入時脈訊號加以閘處 理，藉以產生該輸出時脈訊號。 (請先閱讀背面之注意事項再填寫本頁) ---- 經濟部智慧財產局員工消費合作社印制衣 第12頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐)