CN106257437A - 具有判决反馈均衡的模拟时钟数据恢复电路中的相位检测 - Google Patents

具有判决反馈均衡的模拟时钟数据恢复电路中的相位检测 Download PDF

Info

Publication number
CN106257437A
CN106257437A CN201610440623.XA CN201610440623A CN106257437A CN 106257437 A CN106257437 A CN 106257437A CN 201610440623 A CN201610440623 A CN 201610440623A CN 106257437 A CN106257437 A CN 106257437A
Authority
CN
China
Prior art keywords
signal
feedback
data
circuit
data signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610440623.XA
Other languages
English (en)
Inventor
金文毅
J·雷恩
李海昌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Altera Corp
Original Assignee
Altera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Altera Corp filed Critical Altera Corp
Publication of CN106257437A publication Critical patent/CN106257437A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
    • H04L7/0058—Detection of the synchronisation error by features other than the received signal transition detection of error based on equalizer tap values
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/02—Delta modulation, i.e. one-bit differential modulation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
    • H04L25/03057—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03878—Line equalisers; line build-out devices
    • H04L25/03885—Line equalisers; line build-out devices adaptive
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details
    • H04L7/0087—Preprocessing of received signal for synchronisation, e.g. by code conversion, pulse generation or edge detection
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0002—Serial port, e.g. RS232C

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

本发明的实施例涉及一种在具有判决反馈均衡的接收器电路中的相位检测的方法。部分均衡边沿信号和完全均衡边沿信号被生成。来自判决反馈均衡器的第一抽头的反馈与剩余的多个抽头的反馈分离。来自多个抽头(不包括第一抽头)的反馈被用于生成部分均衡边沿信号，而来自所有抽头的反馈被用于生成完全均衡边沿信号。部分均衡边沿信号和完全均衡边沿信号被相位检测电路用来提供用于改进的性能的高度准确的数据采样位置。

Description

具有判决反馈均衡的模拟时钟数据恢复电路中的相位检测
技术领域
本发明一般性地涉及数据通信链路。更特别地，本发明涉及具有判决反馈均衡的时钟数据恢复电路中的相位检测。
背景技术
高速串行接口可以被用于在系统中的设备之间传递数据。这种串行接口可以跨背板或者在芯片设备之间提供高数据带宽。
然而，归因于可能被这些串行接口使用的高速信令，所以面临着挑战和问题。一种挑战涉及获得足够的定时误差信息以用于在具有推测性判决反馈均衡(DFE)的高速收发器中的定时恢复。
发明内容
本发明的一个实施例涉及一种在具有判决反馈均衡的接收器电路中的相位检测的方法。部分均衡边沿信号和完全均衡边沿信号被生成。来自判决反馈均衡器的第一抽头的反馈与剩余的多个抽头的反馈分离。来自多个抽头(不包括第一抽头)的反馈被用于生成部分均衡边沿信号，而来自所有抽头的反馈被用于生成完全均衡边沿信号。部分均衡边沿信号和完全均衡边沿信号被相位检测电路用来提供用于改进的性能的高度准确的数据采样位置。
还公开了其他的实施例、方面和特征。
附图说明
图1是根据本发明的实施例的具有推测性DFE的示例性接收器电路的高层级框图。
图2示出了根据本发明的实施例的用于恢复数据信号和生成边沿信号的示例性电路。
图3示出了根据本发明的实施例的用于使用在时钟数据恢复(CDR)电路中的使用数据信号和边沿信号用于相位检测的示例性的电路结构。
图4是描绘了输入到根据本发明的实施例的每个相位检测器(PD)逻辑模块的三个数据信号和两个边沿信号的示例时序图。
图5A和5B提供了针对根据本发明的实施例的两个相位检测器(PD)逻辑模块中的每个相位检测器(PD)逻辑模块的真值表。
图6A描绘了使用具有推测性DFE和常规相位检测的接收器电路的眼图和数据采样的位置。
图6B描绘了使用根据本发明的实施例的具有推测性DFE和优化的相位检测的接收器电路的眼图和数据采样位置。
图7描绘了根据本发明的实施例的用于判决反馈均衡的多抽头反馈滤波器。
具体实施方式
本公开提供了用于在具有推测性判决反馈均衡的高速收发器中优化定时恢复性能的电路和方法。使用本文所公开的电路和方法实质性地改进了数据传输可靠性。
在具有利用基于模拟PLL的CDR的推测性判决反馈均衡的高速收发器中，先前不充足的定时误差信息被使用用于定时恢复。对这种不充足的定时误差信息的使用导致了数据传输性能的劣化。这是因为在基于模拟PLL的CDR中存在用于调整采样位置的较少选择。
根据本发明的实施例，从不同的过零(zero-crossing)位置来使用信号中的定时误差信息，以提供优化的数据采样定位。特定的数据型式(pattern)滤波被使用用于定时误差信息处理。在多符号时段内的判决复用(decision multiplexing)被用于生成针对基于模拟锁相环(PLL)的时钟数据恢复(CDR)的适当信号。
有利地，本文所公开的电路和方法实质性地改进了具有所实施的推测性DFE的高速收发器的性能。归因于更好的所恢复的信号质量和优化的数据采样位置，数据传输可靠性被改进。
图1是根据本发明的实施例的具有推测性DFE的示例性接收器电路100的高层级框图。该示例性接收器电路位于集成电路设备上并且通过串行链路从伙伴(partner)集成电路设备接收数据信号。如所描绘的，接收器电路100包括连续时间线性均衡器(CTLE)102、可变增益放大器(VGA)104、求和电路106、时钟数据恢复(CDR)环形电路108、解串行化器(Deser)电路110、以及判决反馈均衡器(DFE)电路112。
CTLE 102是接收从伙伴设备的传输器电路通过串行链路所传输的模拟串行数据信号(所接收的数据)的模拟均衡器电路。CTLE 102在模拟串行数据信号上执行连续时间(即，模拟)线性均衡。
VGA 104对从CTLE 102输出的模拟数据信号进行放大。VGA 104的输出通过求和电路106与来自DFE电路112的反馈信号进行求和以生成模拟求和数据信号，并且来自求和电路106的该模拟求和数据信号被提供给CDR电路108。
CDR电路108从该模拟求和数据信号恢复时钟信号并且将所恢复的时钟信号提供给CDR电路108内的采样器(截剪器(slicer))电路。采样器电路响应于所恢复的时钟信号对该模拟数据信号(所接收的数据)进行采样以获得数字数据信号。
根据本发明的实施例，公开了一种用于相位检测和采样的位于CDR电路108内的电路结构，其有效地改进了数据采样位置的准确性。所公开的电路结构在下文中关于图2、3和4被详细描述。
解串行化器电路110对来自CDR电路108的所恢复(采样)的数字数据信号进行接收和解串行化。并行的数字数据信号可以被提供给集成电路中的另外的电路，以用于另外的处理和使用。
DFE电路112还接收由CDR电路108输出的所恢复的数字数据信号。进一步根据本发明的实施例，DFE电路112向CDR电路108提供第一抽头信号(H1)用于由相位检测和采样电路结构使用，并且将剩余的抽头信号(H2、H3、…)作为反馈提供给求和节点106。在一种实施方式中，剩余的抽头信号包括从抽头2至11(即，H2、H3、H4、…、H10、H11)的十个抽头信号。
图2和3描绘了用于在根据本发明的实施例的具有推测性DFE的时钟数据恢复(CDR)电路108中提供优化的相位检测的示例性电路。图2示出了用于恢复数据信号和生成边沿信号的电路，并且图3示出了使用数据信号和边沿信号用于为了使用在CDR电路中的相位检测的电路。
参考图2，在奇数求和器(summer)电路和偶数求和器电路(奇数_求和器和偶数_求和器)的正极输入处，可以从VGA电路104接收模拟数据信号。这些奇数求和器电路和偶数求和器电路对应于图1中的求和电路106。
如图2中进一步示出的，来自DFE抽头H2、H3等的针对奇数数据的DFE反馈信号(dfe_fb_to_奇数)被提供给奇数求和器电路的负极输入。类似地，来自DFE抽头H2、H3等的针对偶数数据的DFE反馈信号(dfe_fb_to_偶数)被提供给偶数求和器电路的负极输入。换句话说，来自除了第一DFE抽头(H1)之外的DFE抽头的DFE反馈信号被提供给奇数求和器电路和偶数求和器电路的负极输入。奇数求和器电路从模拟数据信号中减去奇数数据的DFE反馈(针对H2、H3等)，以便生成奇数反馈的经部分均衡的数据信号。偶数求和器电路从模拟数据信号中减去偶数数据的DFE反馈信号(针对H2、H3等)，以便生成偶数反馈的经部分均衡的数据信号。
图2中进一步示出了六个采样器电路(截剪器0、截剪器1、截剪器2、截剪器3、截剪器4、以及截剪器5)。这六个采样器电路的这些布置和操作被描述如下。
一对数据采样电路(截剪器2和截剪器3)生成偶数数据信号和奇数数据信号(分别是d0和d180)。截剪器2电路从奇数反馈的经部分均衡的数据信号(从奇数_求和器输出)中减去来自第一DFE抽头(H1)的DFE反馈信号，以生成结果的奇数反馈的经完全均衡的数据信号。结果的奇数反馈的经完全均衡的数据信号由截剪器2电路使用0度的所恢复的时钟(cdr_clk_0)来进行采样，以获得偶数数据信号(d0)。类似地，截剪器3电路从偶数反馈的经部分均衡的数据信号(从偶数_求和器输出)减去来自第一DFE抽头(H1)的DFE反馈信号，以生成结果的偶数反馈的经完全均衡的数据信号。结果的偶数反馈的经完全均衡的数据信号由截剪器3电路使用180度的所恢复的时钟(cdr_clk_180)来进行采样，以获得奇数数据信号(d180)。这些偶数数据信号和奇数数据信号一起形成了在图1中可以从CDR电路108输出给解串行化器电路110的所恢复的信号。
一对部分均衡边沿生成采样电路(截剪器0和截剪器1)对奇数反馈的经部分均衡的信号和偶数反馈的经部分均衡的信号(分别从奇数_求和器和偶数_求和器输出)进行采样，以生成一对部分均衡边沿信号(分别是边沿_B90和边沿_B270)。截剪器0电路使用所恢复的90度时钟信号(cdr_clk_90)来对奇数反馈的经部分均衡的信号(从奇数_求和器输出)进行采样，以获得90度的经部分均衡的边沿信号(边沿_B90)。类似地，截剪器1电路使用所恢复的270度时钟信号(cdr_clk_270)来对偶数反馈的经部分均衡的信号(从偶数_求和器输出)进行采样，以获得270度的经部分均衡的边沿信号(边沿_B270)。
一对完全均衡边沿生成采样电路(截剪器4和截剪器5)生成一对完全均衡边沿信号(分别是边沿_A90和边沿_A270)。截剪器4电路从奇数反馈的经部分均衡的数据信号(从奇数_求和器输出)中减去来自第一DFE抽头(H1)的DFE反馈信号，以生成结果的奇数反馈的经完全均衡的数据信号。结果的奇数反馈的经完全均衡的数据信号由截剪器4电路使用90度的所恢复的时钟(cdr_clk_90)来进行采样，以获得90度的完全均衡边沿信号(边沿_A90)。类似地，截剪器5电路从偶数反馈的经部分均衡的数据信号(从偶数_求和器输出)中减去来自第一DFE抽头(H1)的DFE反馈信号，以生成结果的偶数反馈的经完全均衡的数据信号。结果的偶数反馈的经完全均衡的数据信号由截剪器5电路使用270度的所恢复的时钟(cdr_clk_270)来进行采样，以获得270度的完全均衡边沿信号(边沿_A270)。
参考图3，图2的输出信号如下地对应于图3中的输入信号(图2中的标记→图3中的标记)：d0→d0、d180→d180、边沿_A90→a90、边沿_A270→a270、边沿_B90→b90、以及边沿_B270→b270。图3中所描绘的电路结构包括：边沿选择电路模块、4T数据模块、两个相位检测器(PD)逻辑模块、输出复用器(mux)、电荷泵(CP)电路、以及压控振荡器(VCO)。
边沿选择电路模块接收数据信号(d0和d180)以及边沿信号(a90、a270、b90和b270)。在示例性实施方式中，按照由边沿模式控制信号所控制的，边沿选择电路模块可以处于两种模式中的一种模式中。
当边沿模式控制信号为逻辑一时，那么边沿选择控制模块输出边沿信号b90和b270。换句话说，在这种模式中，输出X包括两个部分均衡边沿信号。在这种模式中，所使用的功率可以通过关闭未使用的采样器(图2中的截剪器4和截剪器5)而被减少，代价是较不准确的定时误差信息(并且所以降低的性能)。因此，这种模式可以被称为低功率模式。
当边沿模式控制信号为逻辑零时，那么取决于由数据信号d0和d180指示的前一比特、当前比特和下一比特的值，边沿选择控制模块输出两个部分均衡边沿信号b90和b270或者两个完全均衡边沿信号a90和a270。如果前一比特、当前比特和下一比特分别是1、0和1，或者如果它们分别是0、1和0，那么输出X包括两个部分均衡边沿信号b90和b270。另一方面，如果前一比特、当前比特和下一比特分别是0、0和1，或者如果它们分别是1、1和0，那么输出X包括两个完全均衡信号a90和a270。在这种模式中，归因于对附加的采样器(图2中截剪器4和截剪器5)的使用，定时误差信息可能更加准确(导致改进的性能)，代价是增加的功率消耗。因此，这种模式可以被称为高性能模式。
4T数据模块接收数据输入信号(D)和边沿输入信号(X)。数据输入信号(D)包括分别是d0和d180的偶数数据信号和奇数数据信号。如上文所描述的，边沿输入信号(X)是由边沿选择模块输出的信号，并且包括部分均衡边沿信号b90和b270、或者完全均衡边沿信号a90和a270。每两个时钟周期(即，数据流的每四个比特)，4T数据模块加载四个新的数据比特[d(k-3)、d(k-2)、d(k-1)和d(k)]和四个新的边沿比特[x(k-4)、x(k-3)、x(k-2)和x(k-1)]。基于这些输入(加上之前输入的数据比特d(k-4))，4D数据模块将五个二进制信号(三个数据比特和两个边沿比特)输出给每个相位检测器(PD)逻辑模块。
被提供给图3中的下方PD逻辑模块的五个二进制信号是：C＝d(k)、T2＝x(k-1)、B＝d(k-1)、T1＝x(k-2)、以及A＝d(k-2)。三个数据比特如下：d(k)是第k个(当前的)数据比特；d(k-1)是第k个数据比特之前的数据比特；并且d(k-2)是在第k个数据比特之前两个比特的数据比特。两个边沿比特如下：x(k-1)是在d(k)与d(k-1)之间的边沿处采样的边沿比特；并且x(k-2)是在d(k-1)与d(k-2)之间的边沿处采样的边沿比特。
例如，假定在周期k时，d(k)是来自d0的偶数数据比特。在这种情况下，d(k-1)是来自d180的在数据比特流中在d(k)之前的奇数数据比特，并且d(k-2)是来自d0的在数据比特流中在d(k-1)之前的偶数数据比特。在这种情况下，x(k-1)是来自a270或b270的在d(k-1)与d(k)之间的边沿处采样的边沿比特，并且x(k-2)是来自a90或b90的在d(k-2)与d(k-1)之间的边沿处采样的边沿比特。
作为另一示例，假定在周期k时，d(k)是来自d180的奇数数据比特。在这种情况下，d(k-1)是来自d0的在数据比特流中在d(k)之前的偶数数据比特，并且d(k-2)是来自d180的在数据比特流中在d(k-1)之前的奇数数据比特。在这种情况下，x(k-1)是来自a90或b90的在d(k-1)与d(k)之间的边沿处采样的边沿比特，并且x(k-2)是来自a270或b270的在d(k-2)与d(k-1)之间的边沿处采样的边沿比特。
类似地，被提供给图3中的上方PD逻辑模块的五个二进制信号是：C＝d(k-2)、T2＝x(k-3)、B＝d(k-3)、T1＝x(k-4)、以及A＝d(k-4)。三个数据比特如下：d(k-2)是在第k个数据比特之前两个比特的数据比特；d(k-3)是在第k个数据比特之前三个比特的数据比特；并且d(k-4)是在第k个数据比特之前四个比特的数据比特。两个边沿比特如下：x(k-3)是在d(k-2)与d(k-3)之间的边沿处采样的边沿比特；并且x(k-4)是在d(k-3)与d(k-4)之间的边沿处采样的边沿比特。
图4是描绘了输入到根据本发明的实施例的每个相位检测器逻辑模块的三个数据比特信号(A、B和C)以及两个边沿比特信号(T1和T2)的示例时序图。在这个示例中，第一数据比特(A或比特(n))和第三数据比特(C或比特(n+2))是(来自d0的)偶数数据比特，并且第二数据比特(B或比特(n+1))是(来自d180的)奇数数据比特。进一步在这个示例中，第一边沿比特(T1)是第一数据比特与第二数据比特之间(来自a90或b90)的所采样的边沿，并且第二边沿比特(T2)是第二数据比特与第三数据比特之间(来自a270或b270)的所采样的边沿。
图5A和5B提供了针对根据本发明的实施例的两个相位检测器(PD)逻辑模块中的每个相位检测器(PD)逻辑模块的真值表。每个PD逻辑模块使用五个二进制输入(A、T1、B、T2和C)来生成四个中间二进制信号(UP1、DN1、UP2和DN2)，并且使用这四个中间二进制信号来生成两个二进制输出(UP和DN)。
如由图5A中的两个真值表所示出的，第一对中间信号UP1和DN1取决于输入信号A、T1和B，而第二对中间信号UP2和DN2取决于输入信号B、T2和C。
如图5A的顶部真值表中所示出的：
当A＝0、T1＝0并且B＝0时，则UP1＝0并且DN1＝0；
当A＝0、T1＝0并且B＝0时，则UP1＝0并且DN1＝0；
当A＝0、T1＝0并且B＝1时，则UP1＝0并且DN1＝1；
当A＝0、T1＝1并且B＝0时，则UP1＝0并且DN1＝1；
当A＝0、T1＝1并且B＝1时，则UP1＝1并且DN1＝0；
当A＝1、T1＝0并且B＝0时，则UP1＝1并且DN1＝0；
当A＝1、T1＝0并且B＝1时，则UP1＝0并且DN1＝1；
当A＝1、T1＝1并且B＝0时，则UP1＝0并且DN1＝1；以及
当A＝1、T1＝1并且B＝1时，则UP1＝0并且DN1＝0。
如图5A的底部真值表中所示出的：
当B＝0、T2＝0并且C＝0时，则UP2＝0并且DN2＝0；
当B＝0、T2＝0并且C＝0时，则UP2＝0并且DN2＝0；
当B＝0、T2＝0并且C＝1时，则UP2＝0并且DN2＝1；
当B＝0、T2＝1并且C＝0时，则UP2＝0并且DN2＝1；
当B＝0、T2＝1并且C＝1时，则UP2＝1并且DN2＝0；
当B＝1、T2＝0并且C＝0时，则UP2＝1并且DN2＝0；
当B＝1、T2＝0并且C＝1时，则UP2＝0并且DN2＝1；
当B＝1、T2＝1并且C＝0时，则UP2＝0并且DN2＝1；以及
当B＝1、T2＝1并且C＝1时，则UP2＝0并且DN2＝0。
如由图5B中的真值表所示出的，该对输出信号(UP和DN)取决于四个中间信号(UP1、DN1、UP2和DN2)。特别地，如图5B的真值表中所示出的：
当UP1＝0、DN1＝0、UP2＝0并且DN2＝0时，则UP＝0并且DN＝0；
当UP1＝0、DN1＝0、UP2＝0并且DN2＝1时，则UP＝0并且DN＝1；
当UP1＝0、DN1＝0、UP2＝1并且DN2＝0时，则UP＝1并且DN＝0；
当UP1＝0、DN1＝1、UP2＝0并且DN2＝0时，则UP＝0并且DN＝1；
当UP1＝0、DN1＝1、UP2＝0并且DN2＝1时，则UP＝0并且DN＝1；
当UP1＝0、DN1＝1、UP2＝1并且DN2＝0时，则UP＝1并且DN＝1；
当UP1＝1、DN1＝0、UP2＝0并且DN2＝0时，则UP＝1并且DN＝0；
当UP1＝1、DN1＝0、UP2＝0并且DN2＝1时，则UP＝1并且DN＝1；以及
当UP1＝1、DN1＝0、UP2＝1并且DN2＝0时，则UP＝1并且DN＝0。
返回参考图3，输出复用器(mux)从下方PD逻辑模块接收第一对UP和DN信号，并且从上方逻辑模块接收第二对UP和DN信号。输出复用器由4T_CLK驱动，4T_CLK具有与所恢复的时钟信号的两倍一样长的时钟时段。
在4T_CLK的一个边沿(例如，上升边沿)期间，输出复用器可以分别将来自下方PD逻辑模块的UP信号和DN信号切换作为输出信号up和dn。在4T_CLK的另一边沿(例如，下降边沿)期间，输出复用器可以分别将来自上方PD逻辑模块的UP信号和DN信号切换作为输出信号up和dn。
如图3中进一步示出的，来自输出复用器的up输出信号和dn输出信号可以被提供给电荷泵(CP)电路，并且来自该电荷泵的输出可以被提供给压控振荡器(VCO)。该VCO可以生成所恢复的(0度)时钟信号(cdr_clk_0)。注意，可以从所恢复的时钟信号获得90度时钟信号、180度时钟信号、以及270度时钟信号(分别是cdr_clk_90、cdr_clk_180、以及cdr_clk_270)。例如，90度相位延迟、180度相位延迟、以及270度相位延迟可以被应用到所恢复的时钟信号。
图6A描绘了使用具有推测性DFE和常规相位检测的接收器电路的眼图和数据采样位置。特别地，该眼图针对经偶数DFE均衡的数据信号。示出了使用常规bang-bang相位检测的数据采样位置602，以及常规bang-bang CDR锁定的位置604。
如所看到的，图6A中的数据采样位置被偏置到经均衡的眼图的右侧。这不利地减少了误差的余量并且可能导致实现非常低的误比特率BER上的困难，诸如小于10-12的BER。
图6B描绘了使用根据本发明的实施例的具有推测性DFE和优化的相位检测的接收器电路的眼图和数据采样位置。如同在图6A中，图6B的眼图针对经偶数DFE均衡的数据信号。示出了使用本文所公开的相位检测电路的数据采样的位置612，以及改进的bang-bangCDR锁定的位置614。
如所看到的，图6B中的数据采样位置612位于经均衡的眼图的中心处。这有利地增加了误差的余量(水平的和垂直的二者)并且所以支持了更低BER的实现，诸如小于10-12的BER。
图7描绘了根据本发明的实施例的用于判决反馈均衡的多抽头反馈滤波器。图7的多抽头反馈滤波器是可以作为图1的DFE电路112的一部分的电路的一种示例。如所图示的，所恢复的数据信号可以被反馈并且输入到示例性滤波器结构的多级抽头的延迟线中。每个Z-1延迟是单位延迟电路。
在第一单位延迟之后，数据信号被抽头权重w1加权，并且该结果被提供作为第一抽头输出H1。在第二单位延迟之后，数据信号被抽头权重w2加权，并且该结果被提供作为第二抽头输出H2。在第三单位延迟之后，数据信号被抽头权重w3加权，并且将该结果被提供作为第三抽头输出H3。对于另外的抽头输出以此类推。以这种方式，可以产生抽头输出的集合。
示例性的实施例
实施例1。一种用于相位检测的电路，该电路包括：
第一求和器电路，其从模拟数据信号中减去来自判决反馈均衡器的多个抽头的奇数数据反馈信号，以获得奇数反馈的经部分均衡的数据信号；
第一采样电路，其使用第一正交(quadrature)时钟信号来采样奇数反馈的经部分均衡的数据信号，以生成第一部分均衡边沿信号；以及
第二采样电路，其从奇数反馈的经部分均衡的数据信号中减去来自判决反馈均衡器的第一抽头的反馈信号，以获得奇数反馈的经完全均衡的数据信号，并且使用第一正交时钟信号来采样奇数反馈的经完全均衡的数据信号，以生成第一完全均衡边沿信号。
实施例2。实施例1的电路，其中判决反馈均衡器的多个抽头不包括判决反馈均衡器的第一抽头。
实施例3。实施例1的电路，进一步包括：
第二求和器电路，其从模拟数据信号中减去来自判决反馈均衡器的多个抽头的偶数数据反馈信号，以获得偶数反馈的经部分均衡的数据信号；
第三采样电路，其使用第二正交时钟信号来采样偶数反馈的经部分均衡的数据信号，以生成第二部分均衡边沿信号；以及
第四采样电路，其从偶数反馈的经部分均衡的数据信号中减去来自判决反馈均衡器的第一抽头的反馈信号，以获得偶数反馈的经完全均衡的数据信号，并且使用第二正交时钟信号来采样偶数反馈的经完全均衡的数据信号，以生成第二完全均衡边沿信号。
实施例4。实施例3的电路，其中判决反馈均衡器的多个抽头不包括判决反馈均衡器的第一抽头，并且其中第一正交时钟信号与第二正交时钟信号彼此被相移180度。
实施例5。实施例3的电路，进一步包括：
第五采样电路，其从奇数反馈的经部分均衡的数据信号中减去来自判决反馈均衡器的第一抽头的反馈信号，以获得奇数反馈的经完全均衡的数据信号，并且使用第三正交时钟信号来采样奇数反馈的经完全均衡的数据信号，以生成偶数数据信号。
实施例6。实施例5的电路，进一步包括：
第六采样电路，其从偶数反馈的经部分均衡的数据信号中减去来自判决反馈均衡器的第一抽头的反馈信号，以获得偶数反馈的经完全均衡的数据信号，并且使用第四正交时钟信号来采样偶数反馈的经完全均衡的数据信号，以生成奇数数据信号。
实施例7。实施例6的电路，其中第一正交时钟信号与第二正交时钟信号彼此被相移180度，并且其中第三正交时钟信号与第四正交时钟信号彼此被相移180度，并且其中第一正交时钟从第三正交时钟被相移90度。
实施例8。实施例6的电路，其中第一正交时钟信号是被相移90度的所恢复的时钟信号，第二正交时钟信号是被相移270度的所恢复的时钟信号，第三正交时钟信号是所恢复的时钟信号，并且第四正交时钟信号是被相移180度的所恢复的时钟信号。
实施例9。实施例6的电路，进一步包括：
边沿选择电路，其使用偶数数据信号和奇数数据信号来选择一对边沿信号，该对边沿信号包括第一部分均衡边沿信号和第二部分均衡边沿信号、或者包括第一完全均衡边沿信号和第二完全均衡边沿信号。
实施例10。实施例6的电路，进一步包括：
数据模块，其接收偶数数据信号和奇数数据信号以及该对边沿信号；
第一相位检测逻辑电路，其从数据模块接收二进制数据和边沿信号的第一集合并且输出第一对上-下(up-down)信号；以及
第二相位检测逻辑电路，其从数据模块接收二进制数据和边沿信号的第二集合并且输出第二对上-下信号。
实施例11。实施例10的电路，进一步包括：
复用器，其交替地选择第一对上-下信号和第二对上-下信号。
实施例12。实施例1至11中任何实施例的电路，其中该电路位于集成电路设备上的接收器电路的时钟数据恢复电路中。
实施例13。一种在具有判决反馈均衡的接收器电路中的相位检测的方法，该方法包括：
从模拟数据信号中减去来自判决反馈均衡器的多个抽头的奇数数据判决反馈信号，以获得奇数反馈的经部分均衡的数据信号；
使用第一时钟信号来采样奇数反馈的经部分均衡的数据信号，以生成第一部分均衡边沿信号；
从奇数反馈的经部分均衡的数据信号中减去判决反馈均衡器的第一抽头的判决反馈信号，以获得奇数反馈的经完全均衡的数据信号；以及
使用第一时钟信号来采样奇数反馈的经完全均衡的数据信号，以生成第一完全均衡边沿信号，
其中判决反馈均衡器的多个抽头不包括判决反馈均衡器的第一抽头。
实施例14。实施例13的方法，进一步包括：
从模拟数据信号中减去来自判决反馈均衡器的多个抽头的偶数数据反馈信号，以获得偶数反馈的经部分均衡的数据信号；
使用第二时钟信号来采样偶数反馈的经部分均衡的数据信号，以生成第二部分均衡边沿信号；
从偶数反馈的经部分均衡的数据信号中减去来自判决反馈均衡器的第一抽头的反馈信号，以获得偶数反馈的经完全均衡的数据信号；以及
使用第二时钟信号来采样偶数反馈的经完全均衡的数据信号，以生成第二完全均衡边沿信号，
其中第一时钟信号与第二时钟信号彼此被相移180度。
实施例15。实施例14的方法，进一步包括：
从奇数反馈的经部分均衡的数据信号中减去来自判决反馈均衡器的第一抽头的反馈信号，以获得奇数反馈的经完全均衡的数据信号；
使用第三时钟信号来采样奇数反馈的经完全均衡的数据信号，以生成偶数数据信号；
从偶数反馈的经部分均衡的数据信号中减去来自判决反馈均衡器的第一抽头的反馈信号，以获得偶数反馈的经完全均衡的数据信号；以及
使用第四时钟信号来采样偶数反馈的经完全均衡的数据信号，以生成奇数数据信号，
其中第三时钟信号与第四时钟信号彼此被相移180度。
实施例16。实施例15的方法，其中第一时钟信号是被相移90度的所恢复的时钟信号，第二时钟信号是被相移270度的所恢复的时钟信号，第三时钟信号是被相移0度的所恢复的时钟信号，并且第四时钟信号是被相移180度的所恢复的时钟信号。
实施例17。实施例16的方法，进一步包括：
使用偶数数据信号和奇数数据信号、第一部分均衡边沿信号和第一完全均衡边沿信号、第二部分均衡边沿信号和第二完全均衡边沿信号来生成被输出给时钟数据恢复电路中的电荷泵电路的上-下信号。
实施例18。一种串行接口的接收器电路，该接收器电路包括：
奇数求和器电路，其从模拟数据信号中减去来自判决反馈均衡器的多个抽头的奇数数据反馈信号，以获得奇数反馈的经部分均衡的数据信号，其中该多个抽头不包括判决反馈均衡器的第一抽头；
第一采样电路，其使用第一正交时钟信号来采样奇数反馈的经部分均衡的数据信号，以生成第一部分均衡边沿信号，其中第一正交时钟信号是被相移90度的所恢复的时钟信号；
第二采样电路，其从奇数反馈的经部分均衡的数据信号中减去判决反馈均衡器的第一抽头的反馈信号，以获得奇数反馈的经完全均衡的数据信号，并且使用第一正交时钟信号来采样奇数反馈的经完全均衡的数据信号，以生成第一完全均衡边沿信号；
第二求和器电路，其从模拟数据信号中减去来自判决反馈均衡器的多个抽头的偶数数据反馈信号，以获得偶数反馈的经部分均衡的数据信号；
第三采样电路，其使用第二正交时钟信号来采样偶数反馈的经部分均衡的数据信号，以生成第二部分均衡边沿信号，其中第二正交时钟信号是被相移270度的所恢复的时钟信号；以及
第四采样电路，其从偶数反馈的经部分均衡的数据信号中减去来自判决反馈均衡器的第一抽头的反馈信号，以获得偶数反馈的经完全均衡的数据信号，并且使用第二正交时钟信号来采样偶数反馈的经完全均衡的数据信号，以生成第二完全均衡边沿信号。
实施例19。实施例18的接收器电路，进一步包括：
第五采样电路，其从奇数反馈的经部分均衡的数据信号中减去来自判决反馈均衡器的第一抽头的反馈信号，以获得奇数反馈的经完全均衡的数据信号，并且使用第三正交时钟信号来采样奇数反馈的经完全均衡的数据信号，以生成偶数数据信号，其中第三正交时钟信号是所恢复的时钟信号；以及
第六采样电路，其从偶数反馈的经部分均衡的数据信号中减去来自判决反馈均衡器的第一抽头的反馈信号，以获得偶数反馈的经完全均衡的数据信号，并且使用第四正交时钟信号来采样偶数反馈的经完全均衡的数据信号，以生成奇数数据信号，第四正交时钟信号是被相移180度的所恢复的时钟信号。
实施例20。权利要求19的接收器电路，进一步包括：
相位检测电路，其使用偶数数据信号和奇数数据信号、第一部分均衡边沿信号和第一完全均衡边沿信号、第二部分均衡边沿信号和第二完全均衡边沿信号来生成被输出给时钟数据恢复电路中的电荷泵电路的上-下信号。
结论
在上文的描述中，给出了许多具体的细节以提供对本发明的实施例的透彻理解。然而，本发明的所说明的实施例的上文描述不意图为是详尽的或者将本发明限制于所公开的精确形式。相关领域的技术人员将认识到，本发明能够在不具有这些具体细节中的一个或多个细节的情况下、或者利用其他的方法、组件等而被实行。
在其他实例中，没有详细地示出或描述公知的结构或操作以避免使本发明的各方面模糊不清。尽管本发明的具体实施例和用于本发明的示例在本文中被描述用于说明性目的，但是如相关领域的技术人员将认识到的，各种等价修改可能在本发明的范围之内。鉴于上文的详细描述，可以对本发明做出这些修改。

Claims (15)

1.一种用于相位检测的电路，所述电路包括：
第一求和器电路，其从模拟数据信号中减去来自判决反馈均衡器的多个抽头的奇数数据反馈信号，以获得奇数反馈的经部分均衡的数据信号；
第一采样电路，其使用第一正交时钟信号来采样所述奇数反馈的经部分均衡的数据信号，以生成第一部分均衡边沿信号；以及
第二采样电路，其从所述奇数反馈的经部分均衡的数据信号中减去来自所述判决反馈均衡器的第一抽头的反馈信号，以获得奇数反馈的经完全均衡的数据信号，并且使用所述第一正交时钟信号来采样所述奇数反馈的经完全均衡的数据信号，以生成第一完全均衡边沿信号。
2.根据权利要求1所述的电路，其中所述判决反馈均衡器的所述多个抽头不包括所述判决反馈均衡器的所述第一抽头。
3.根据权利要求1所述的电路，进一步包括：
第二求和器电路，其从所述模拟数据信号中减去来自所述判决反馈均衡器的所述多个抽头的偶数数据反馈信号，以获得偶数反馈的经部分均衡的数据信号；
第三采样电路，其使用第二正交时钟信号来采样所述偶数反馈的经部分均衡的数据信号，以生成第二部分均衡边沿信号；以及
第四采样电路，其从所述偶数反馈的经部分均衡的数据信号中减去来自所述判决反馈均衡器的所述第一抽头的所述反馈信号，以获得偶数反馈的经完全均衡的数据信号，并且使用所述第二正交时钟信号来采样所述偶数反馈的经完全均衡的数据信号，以生成第二完全均衡边沿信号。
4.根据权利要求3所述的电路，其中所述判决反馈均衡器的所述多个抽头不包括所述判决反馈均衡器的所述第一抽头，并且其中所述第一正交时钟信号与所述第二正交时钟信号彼此被相移180度。
5.根据权利要求3所述的电路，进一步包括：
第五采样电路，其从所述奇数反馈的经部分均衡的数据信号中减去来自所述判决反馈均衡器的所述第一抽头的所述反馈信号，以获得所述奇数反馈的经完全均衡的数据信号，并且使用第三正交时钟信号来采样所述奇数反馈的经完全均衡的数据信号，以生成偶数数据信号。
6.根据权利要求5所述的电路，进一步包括：
第六采样电路，其从所述偶数反馈的经部分均衡的数据信号中减去来自所述判决反馈均衡器的所述第一抽头的所述反馈信号，以获得所述偶数反馈的经完全均衡的数据信号，并且使用第四正交时钟信号来采样所述偶数反馈的经完全均衡的数据信号，以生成奇数数据信号。
7.根据权利要求6所述的电路，其中所述第一正交时钟信号与所述第二正交时钟信号彼此被相移180度，并且其中所述第三正交时钟信号与所述第四正交时钟信号彼此被相移180度，并且其中所述第一正交时钟从所述第三正交时钟被相移90度。
8.根据权利要求6所述的电路，其中所述第一正交时钟信号是被相移90度的所恢复的时钟信号，所述第二正交时钟信号是被相移270度的所恢复的时钟信号，所述第三正交时钟信号是所恢复的时钟信号，并且所述第四正交时钟信号是被相移180度的所恢复的时钟信号。
9.根据权利要求6所述的电路，进一步包括：
边沿选择电路，其使用所述偶数数据信号和所述奇数数据信号来选择一对边沿信号，所述一对边沿信号包括所述第一部分均衡边沿信号和所述第二部分均衡边沿信号、或者包括所述第一完全均衡边沿信号和所述第二完全均衡边沿信号。
10.根据权利要求6所述的电路，进一步包括：
数据模块，其接收所述偶数数据信号和所述奇数数据信号以及所述一对边沿信号；
第一相位检测逻辑电路，其从所述数据模块接收二进制数据和边沿信号的第一集合并且输出第一对上-下信号；以及
第二相位检测逻辑电路，其从所述数据模块接收二进制数据和边沿信号的第二集合并且输出第二对上-下信号。
11.根据权利要求10所述的电路，进一步包括：
复用器，其交替地选择所述第一对上-下信号和所述第二对上-下信号。
12.根据权利要求1至11中任一项所述的电路，其中所述电路位于集成电路设备上的接收器电路的时钟数据恢复电路中。
13.一种在具有判决反馈均衡的接收器电路中的相位检测的方法，所述方法包括：
从模拟数据信号中减去来自判决反馈均衡器的多个抽头的奇数数据判决反馈信号，以获得奇数反馈的经部分均衡的数据信号；
使用第一时钟信号来采样所述奇数反馈的经部分均衡的数据信号，以生成第一部分均衡边沿信号；
从所述奇数反馈的经部分均衡的数据信号中减去所述判决反馈均衡器的第一抽头的判决反馈信号，以获得奇数反馈的经完全均衡的数据信号；以及
使用所述第一时钟信号来采样所述奇数反馈的经完全均衡的数据信号，以生成第一完全均衡边沿信号，
其中所述判决反馈均衡器的所述多个抽头不包括所述判决反馈均衡器的所述第一抽头。
14.根据权利要求13所述的方法，进一步包括：
从所述模拟数据信号中减去来自所述判决反馈均衡器的所述多个抽头的偶数数据反馈信号，以获得偶数反馈的经部分均衡的数据信号；
使用第二时钟信号来采样所述偶数反馈的经部分均衡的数据信号，以生成第二部分均衡边沿信号；
从所述偶数反馈的经部分均衡的数据信号中减去来自所述判决反馈均衡器的所述第一抽头的所述反馈信号，以获得偶数反馈的经完全均衡的数据信号；以及
使用所述第二时钟信号来采样所述偶数反馈的经完全均衡的数据信号，以生成第二完全均衡边沿信号，
其中所述第一时钟信号与所述第二时钟信号彼此被相移180度。
15.根据权利要求14所述的方法，进一步包括：
从所述奇数反馈的经部分均衡的数据信号中减去来自所述判决反馈均衡器的所述第一抽头的所述反馈信号，以获得奇数反馈的经完全均衡的数据信号；
使用第三时钟信号来采样所述奇数反馈的经完全均衡的数据信号，以生成偶数数据信号；
从所述偶数反馈的经部分均衡的数据信号中减去来自所述判决反馈均衡器的所述第一抽头的所述反馈信号，以获得偶数反馈的经完全均衡的数据信号；以及
使用第四时钟信号来采样所述偶数反馈的经完全均衡的数据信号，以生成奇数数据信号，
其中所述第三时钟信号与所述第四时钟信号彼此被相移180度。
CN201610440623.XA 2015-06-18 2016-06-17 具有判决反馈均衡的模拟时钟数据恢复电路中的相位检测 Pending CN106257437A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/743,870 2015-06-18
US14/743,870 US9584306B2 (en) 2015-06-18 2015-06-18 Phase detection in an analog clock data recovery circuit with decision feedback equalization

Publications (1)

Publication Number Publication Date
CN106257437A true CN106257437A (zh) 2016-12-28

Family

ID=56194285

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610440623.XA Pending CN106257437A (zh) 2015-06-18 2016-06-17 具有判决反馈均衡的模拟时钟数据恢复电路中的相位检测

Country Status (3)

Country Link
US (1) US9584306B2 (zh)
EP (1) EP3107239B1 (zh)
CN (1) CN106257437A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110162854A (zh) * 2019-05-09 2019-08-23 重庆大学 一种高速自适应判决反馈均衡器
CN111061664A (zh) * 2018-09-28 2020-04-24 猎速科技股份有限公司 用于电压模态信号发射器的两阶段式前馈均衡器
CN112187256A (zh) * 2019-07-04 2021-01-05 智原微电子(苏州)有限公司 时钟数据恢复装置及其操作方法
CN112468139A (zh) * 2020-11-05 2021-03-09 深圳市紫光同创电子有限公司 时钟数据恢复电路、方法及装置
CN114615116A (zh) * 2022-05-13 2022-06-10 南京沁恒微电子股份有限公司 一种通信协议自适应信道均衡器及其均衡方法
CN117743231A (zh) * 2024-02-18 2024-03-22 成都电科星拓科技有限公司 时钟数据恢复电路初始采样位置调整方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9847839B2 (en) * 2016-03-04 2017-12-19 Inphi Corporation PAM4 transceivers for high-speed communication
CN107171780B (zh) * 2017-05-26 2018-07-06 北京理工大学 时钟恢复相位模糊判定、补偿的装置及方法
US10873484B2 (en) * 2019-01-28 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Device with equaler circuit
CN113992319B (zh) * 2021-10-18 2023-10-13 中国人民解放军国防科技大学 接收机用CDR电路、Duo-Binary PAM4接收机及传输系统

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1213919A (zh) * 1998-09-11 1999-04-14 国家科学技术委员会高技术研究发展中心 智能化地选取抽头系数的判决反馈均衡器
US20040213341A1 (en) * 2003-04-22 2004-10-28 Mark Fimoff Method and apparatus for the control of a decision feedback equalizer
US20050123077A1 (en) * 2003-12-04 2005-06-09 Lg Electronics Inc. Digital broadcasting receiving system and equalizing method thereof
CN101076000A (zh) * 2006-05-19 2007-11-21 上海明波通信技术有限公司 一种数字电视信道自适应均衡方法
US7697603B1 (en) * 2004-10-18 2010-04-13 Altera Corporation Methods and apparatus for equalization in high-speed backplane data communication
US20100329326A1 (en) * 2009-06-30 2010-12-30 Aziz Pervez M Methods and apparatus for decision-feedback equalization with oversampled phase detector
US20110142120A1 (en) * 2009-12-14 2011-06-16 Wing Faat Liu Floating-tap decision feedback equalizer for communication channels with severe reflection

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5475628A (en) * 1992-09-30 1995-12-12 Analog Devices, Inc. Asynchronous digital sample rate converter
JPH08251082A (ja) * 1995-03-13 1996-09-27 Sony Corp エコー除去装置
US6678230B2 (en) * 2000-10-31 2004-01-13 Matsushita Electric Industrial Co., Ltd. Waveform equalizer for a reproduction signal obtained by reproducing marks and non-marks recorded on a recording medium
US7366267B1 (en) 2001-03-07 2008-04-29 Altera Corporation Clock data recovery with double edge clocking based phase detector and serializer/deserializer
US7149914B1 (en) 2003-09-26 2006-12-12 Altera Corporation Clock data recovery circuitry and phase locked loop circuitry with dynamically adjustable bandwidths
US7391920B2 (en) * 2003-11-04 2008-06-24 Fujifilm Corporation Image processing method, apparatus, and program
US7839966B1 (en) 2005-02-01 2010-11-23 Altera Corporation Asynchronous data sampling using CDR receivers in lock-to-reference mode
US7385456B2 (en) * 2005-05-12 2008-06-10 Raytheon Company Power absorber system and method
US20080320068A1 (en) * 2007-02-12 2008-12-25 Bowling David G Wideband suppression of motion-induced vibration
JP5353878B2 (ja) * 2008-03-11 2013-11-27 日本電気株式会社 波形等化回路および波形等化方法
US8188901B1 (en) * 2008-08-15 2012-05-29 Hypres, Inc. Superconductor analog to digital converter
US8477833B2 (en) * 2009-02-06 2013-07-02 International Business Machines Corporation Circuits and methods for DFE with reduced area and power consumption
US8428110B2 (en) * 2011-03-25 2013-04-23 International Business Machines Corporation Pipelining and sub-rate operation for memory links
US8837571B1 (en) 2013-08-02 2014-09-16 Altera Corporation Apparatus and methods for on-die instrumentation

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1213919A (zh) * 1998-09-11 1999-04-14 国家科学技术委员会高技术研究发展中心 智能化地选取抽头系数的判决反馈均衡器
US20040213341A1 (en) * 2003-04-22 2004-10-28 Mark Fimoff Method and apparatus for the control of a decision feedback equalizer
US20050123077A1 (en) * 2003-12-04 2005-06-09 Lg Electronics Inc. Digital broadcasting receiving system and equalizing method thereof
US7697603B1 (en) * 2004-10-18 2010-04-13 Altera Corporation Methods and apparatus for equalization in high-speed backplane data communication
CN101076000A (zh) * 2006-05-19 2007-11-21 上海明波通信技术有限公司 一种数字电视信道自适应均衡方法
US20100329326A1 (en) * 2009-06-30 2010-12-30 Aziz Pervez M Methods and apparatus for decision-feedback equalization with oversampled phase detector
US20110142120A1 (en) * 2009-12-14 2011-06-16 Wing Faat Liu Floating-tap decision feedback equalizer for communication channels with severe reflection

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111061664A (zh) * 2018-09-28 2020-04-24 猎速科技股份有限公司 用于电压模态信号发射器的两阶段式前馈均衡器
CN111061664B (zh) * 2018-09-28 2021-08-27 猎速科技股份有限公司 用于电压模态信号发射器的两阶段式前馈均衡器
CN110162854A (zh) * 2019-05-09 2019-08-23 重庆大学 一种高速自适应判决反馈均衡器
CN112187256A (zh) * 2019-07-04 2021-01-05 智原微电子(苏州)有限公司 时钟数据恢复装置及其操作方法
CN112187256B (zh) * 2019-07-04 2023-08-25 智原微电子(苏州)有限公司 时钟数据恢复装置及其操作方法
CN112468139A (zh) * 2020-11-05 2021-03-09 深圳市紫光同创电子有限公司 时钟数据恢复电路、方法及装置
WO2022095323A1 (zh) * 2020-11-05 2022-05-12 深圳市紫光同创电子有限公司 时钟数据恢复电路、方法及装置
CN112468139B (zh) * 2020-11-05 2023-08-29 深圳市紫光同创电子有限公司 时钟数据恢复电路、方法及装置
CN114615116A (zh) * 2022-05-13 2022-06-10 南京沁恒微电子股份有限公司 一种通信协议自适应信道均衡器及其均衡方法
CN117743231A (zh) * 2024-02-18 2024-03-22 成都电科星拓科技有限公司 时钟数据恢复电路初始采样位置调整方法
CN117743231B (zh) * 2024-02-18 2024-05-03 成都电科星拓科技有限公司 时钟数据恢复电路初始采样位置调整方法

Also Published As

Publication number Publication date
EP3107239A1 (en) 2016-12-21
US9584306B2 (en) 2017-02-28
US20160373241A1 (en) 2016-12-22
EP3107239B1 (en) 2018-05-09

Similar Documents

Publication Publication Date Title
CN106257437A (zh) 具有判决反馈均衡的模拟时钟数据恢复电路中的相位检测
US10965290B2 (en) Phase rotation circuit for eye scope measurements
US9520883B2 (en) Frequency detection circuit and reception circuit
US8331512B2 (en) Phase control block for managing multiple clock domains in systems with frequency offsets
CN102609386B (zh) 串行数据的接收电路、接收方法及传输系统、传输方法
CN101288259B (zh) 时钟数据恢复装置
US10347283B2 (en) Clock data recovery in multilane data receiver
US20090224806A1 (en) Analog baud rate clock and data recovery
US20120250811A1 (en) Fast lock clock-data recovery for phase steps
US8687752B2 (en) Method and apparatus for receiver adaptive phase clocked low power serial link
US10305704B1 (en) Decision feedback equalization with independent data and edge feedback loops
US8509299B2 (en) Decision feedback equalizer operable with multiple data rates
CN105720972B (zh) 用于高速数据传输接收器的投机式时钟数据恢复电路系统
Chen et al. A 10.4–16-Gb/s reference-less baud-rate digital CDR with one-tap DFE using a wide-range FD
Tsunoda et al. 22.8 A 24-to-35Gb/s x4 VCSEL driver IC with multi-rate referenceless CDR in 0.13 um SiGe BiCMOS
CN101582693A (zh) 时钟数据恢复器的频率检测电路与方法
CN107046420A (zh) Sr锁存电路、集成电路以及串行器解串器
CN105099410B (zh) 时脉资料回复电路与方法以及等化讯号分析电路与方法
CN105450223B (zh) 时钟数据回复装置
Wang et al. Clock-and-data recovery design for LVDS transceiver used in LCD panels
Du et al. A low-power, fast acquisition, data recovery circuit with digital threshold decision for SFI-5 application
이광훈 Design of High-Speed and Low-Power Internal Display Interface
Jiang et al. A 6-Gb/s 3X-oversampling-like clock and data recovery in 0.13-µm CMOS technology
WO2007126820A1 (en) Phase recovery from forward clock
JP2015100017A (ja) 位相比較回路およびクロックデータリカバリ回路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20161228