JP2011522323A - メモリサブシステム内への書き込みレベライゼーションの実装のための方法及び装置 - Google Patents
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Abstract
クロック信号及び一連のストローブ信号を位相合わせするための方法及び装置が開示される。1つの実施形態においては、メモリ制御器は、クロック信号を生成するように構成されるクロック発生器と、各ストローブ信号を生成するように構成される個々のストローブ信号発生器とを含む。メモリ制御器は、対応するメモリデバイスからのエラー信号を受け取るように構成される位相回復エンジンを更に含み、エラー信号は、ストローブ信号の複数の周期の各々のためのクロック信号に対するストローブ信号の位相合わせを示すエラー表示を伝える。位相回復エンジンは、ストローブ信号の複数の周期に対するエラー表示に依存する累積値を保持するように構成される加算器を含む。ストローブ信号発生器は、ストローブ信号の生成に関連する遅延を累積値に応じて制御するように構成される。
【選択図】図1
Description
Claims (10)
- メモリデバイス(150)に対するクロック信号を生成するように構成されるクロック発生器(102)と、
前記メモリデバイスに対するストローブ信号を生成するように構成されるストローブ信号発生器(110)と、
前記メモリデバイスからのエラー信号を受け取るように構成される位相回復エンジン(120)と、を備えたメモリ制御器であって、
前記エラー信号は前記ストローブ信号の複数の周期の各々のための前記クロック信号に対する前記ストローブ信号の位相合わせを示すエラー表示を伝え、
前記位相回復エンジンは前記ストローブ信号の前記複数の周期に対する前記エラー表示に依存する累積値を保持するように構成される加算器を含み、
前記ストローブ信号発生器(110)は前記ストローブ信号の生成に関連する遅延を前記累積値に応じて制御するように構成されるメモリ制御器。 - 前記ストローブ信号発生器(110)は前記ストローブ信号の前記生成に関連する前記遅延を前記累積値の複数のビットに応じて制御するように構成される位相制御可能信号生成デバイス(215)を含む、請求項1に記載のメモリ制御器。
- 前記位相制御可能信号生成デバイスは遅延ロックループ(DLL)デバイス(215)であり、前記累積値は微細遅延フィールドを形成する1つ以上の低次ビットを更に含む、請求項2に記載のメモリ制御器。
- 前記ストローブ信号を表す出力を生成するように構成されるサンプリング回路(217)を更に備え、
前記DLLデバイス(215)の出力信号は前記サンプリング回路の制御クロッキングに結合される、請求項3に記載のメモリ制御器。 - 前記ストローブ信号発生器(110)は前記クロック信号の高位相又は低位相のいずれかが前記累積値の少なくとも1つの高次ビットに応じて前記サンプリング回路によって選択的にサンプリングされるように構成される、請求項4に記載のメモリ制御器。
- 前記サンプリング回路はフリップフロップ(217)である、請求項4に記載のメモリ制御器。
- メモリデバイス(150)と、
前記メモリデバイスに接続される請求項1乃至6のいずれかに記載のメモリ制御器(100)と、を備えたシステム。 - クロック信号及びストローブ信号をメモリデバイス(150)へ供給することと、
前記ストローブ信号の複数の周期の各々のための前記クロック信号に対する前記ストローブ信号の位相合わせを示すエラー表示を伝えるエラー信号を前記メモリデバイスから受け取ることと、
前記ストローブ信号の前記複数の周期に対する前記エラー表示に依存する累積値を保持することと、
前記ストローブ信号の生成に関連する遅延を前記累積値に応じて制御することと、を備えた方法。 - 前記ストローブ信号の生成に関連する前記遅延を制御することは、DLLデバイス(215)に関連する前記遅延を前記累積値の第1の複数のビットに従って制御することを含む、請求項8に記載の方法。
- 前記ストローブ信号の生成に関連する前記遅延を制御することは、
前記クロック信号の高位相又は低位相のいずれかが前記累積値の少なくとも1つの高次ビットに応じて選択的にサンプリング回路に供給されるようにすることと、
前記サンプリング回路のクロッキングを前記DLLデバイス(215)の出力と共に制御することと、を更に含む、請求項9に記載の方法。
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