TWI760617B - 半導體裝置 - Google Patents

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Abstract

本發明之實施形態提供一種能夠提高處理能力之半導體裝置。 實施形態之半導體裝置包含輸入接收器與資料輸入用鎖存電路。資料輸入用鎖存電路包含：第1反相器IV3，其輸出第1信號；第2及第3反相器IV7及IV11，其等分別輸出第1及第2時脈信號；第1時脈產生電路BT1，其產生邏輯位準之躍遷開始相對於第1時脈信號延遲且躍遷速度較快之第3時脈信號CKn；第2時脈產生電路BT2，其產生邏輯位準之躍遷開始相對於第2時脈信號延遲且躍遷速度較快之第4時脈信號CKp；第4反相器IV12，其輸出第1信號之反轉信號；以及資料鎖存電路IV13及IV14，其將第4反相器之輸出信號鎖存。

Description

半導體裝置
本發明之實施形態係關於一種半導體裝置。
已知有在設置於半導體基板上之介面晶片上，藉由矽貫通電極(TSV：Through-Silicon Via)而積層核心晶片之半導體裝置。
本發明之實施形態提供一種能夠提高處理能力之半導體裝置。 實施形態之半導體裝置包含輸入接收器、及連接於輸入接收器之資料輸入用鎖存電路。資料輸入用鎖存電路包含：第1反相器，其基於自輸入接收器接收到之輸入信號而輸出第1信號；第2反相器，其基於第1選通信號而輸出第1時脈信號；第3反相器，其基於第1選通信號之反轉信號即第2選通信號而輸出第2時脈信號；第1時脈產生電路，其連接於第2反相器之輸出端子，產生躍遷開始相對於第1時脈信號之邏輯位準之躍遷開始為延遲、且躍遷速度較第1時脈信號之邏輯位準之躍遷速度更快之第3時脈信號；第2時脈產生電路，其連接於第3反相器之輸出端子，產生躍遷開始相對於第2時脈信號之邏輯位準之躍遷開始為延遲、且躍遷速度較第2時脈信號之邏輯位準之躍遷速度更快之第4時脈信號；第4反相器，其根據第3及第4時脈信號而輸出第1信號之反轉信號；以及鎖存電路，其根據第3及第4時脈信號將第4反相器之輸出信號鎖存。
以下，參照圖式對實施形態進行說明。於進行該說明時，對所有圖中之共通部分標註共通之參照符號。 1.第1實施形態 對第1實施形態之半導體裝置進行說明。以下，作為半導體裝置，列舉具備NAND(Not AND，反及)型快閃記憶體之記憶體系統為例進行說明。於實施形態中，對採用DDR(Double Data Rate，雙倍資料速率)方式之高速記憶體系統進行說明，但並不限於此。實施形態之記憶體系統亦可為普通之記憶體系統。 1.1 關於構成 1.1.1 記憶體系統之整體構成 首先，使用圖1對記憶體系統之粗略之整體構成進行說明。 如圖1所示，記憶體系統1具備複數個NAND型快閃記憶體100-0～100-N(N為1以上之任意整數)、介面(I/F)晶片400、及控制器200。再者，於實施形態中，於無需區分說明NAND型快閃記憶體100-0～100-N之情形時，省略連字符而設為「NAND型快閃記憶體100」進行說明。其他構成要素亦相同。 NAND型快閃記憶體100具備複數個記憶胞，將資料非揮發性地記憶。於本實施形態中，NAND型快閃記憶體100具有2個通道ch0及ch1。再者，NAND型快閃記憶體100所具有之通道數亦可為1個，還可為3個以上，能夠任意地設定。控制器200藉由NAND匯流排，於每個通道經由I/F晶片400而連接於NAND型快閃記憶體100，且藉由主機匯流排而連接於主機機器300。而且，控制器200經由I/F晶片400於每個通道控制NAND型快閃記憶體100。又，控制器200響應自主機機器300接收到之命令，經由I/F晶片400於每個通道對NAND型快閃記憶體100進行存取。主機機器300例如為數位相機或個人電腦等，主機匯流排例如為按照SDTM 介面之匯流排。 NAND匯流排進行按照NAND介面之信號之收發。於實施形態中，如圖1所示，控制器200與I/F晶片400之間藉由2個通道之NAND介面而連接。再者，此處針對在每個通道設置NAND介面之情形進行了表示，但亦可使用通道之識別資訊等，而使用同一NAND介面。 該信號之具體例為晶片賦能信號CEn、位址鎖存賦能信號ALE、指令鎖存賦能信號CLE、寫入賦能信號WEn、讀取賦能信號REn、輸入輸出信號I/O、及資料選通信號DQS。 信號CEn係用以激活NAND型快閃記憶體100之信號，以低(low)位準(以下，亦記作“L”位準)被有效化。信號CLE及ALE係將對NAND型快閃記憶體100之輸入信號I/O分別為指令及位址之情況通知給NAND型快閃記憶體100之信號。信號WEn係將指令或位址於自低位準向高(high)位準(以下，亦記作“H”位準)躍遷之時點擷取之信號。信號REn亦係以低位準被有效化，且係用以自NAND型快閃記憶體100讀出輸出信號I/O之信號。信號BREn係信號REn之互補信號，且係用以自NAND型快閃記憶體100讀出輸出信號I/O之信號。 輸入輸出信號I/O係例如8位元之信號。而且，輸入輸出信號I/O係在NAND型快閃記憶體100與控制器200之間被收發之資料之實體，為指令、位址、寫入資料、及讀出資料等。 信號DQS及信號DQS之互補信號BDQS與信號I/O(資料)一併自發送側被輸出。資料接收側係接收所發送之信號DQS及信號BDQS並調整擷取資料之時點之時脈信號。 1.1.2 關於NAND型快閃記憶體之構成 繼而，對NAND型快閃記憶體100之構成進行說明。 如圖1所示，NAND型快閃記憶體100具備記憶胞陣列110、列解碼器120、驅動電路130、讀出放大器140、位址暫存器150、指令暫存器160、及定序器170。 記憶胞陣列110具備與列及行建立了對應之複數個非揮發性記憶胞之集合體即例如4個區塊BLK(BLK0～BLK3)。而且，記憶胞陣列110記憶自控制器200賦予之資料。 列解碼器120選擇區塊BLK0～BLK3中之任一者，進而選擇所選擇之區塊BLK之列方向。 驅動電路130對所選擇之區塊BLK經由列解碼器120而供給電壓。 讀出放大器140於讀出資料時，將自記憶胞陣列110讀出之資料讀取，並進行必要之運算。然後，將該資料DAT輸出至控制器200。於寫入資料時，將自控制器200接收到之寫入資料DAT輸送至記憶胞陣列110。 位址暫存器150保持自控制器200接收到之位址ADD。指令暫存器160保持自控制器200接收到之指令CMD。 定序器170基於保持在指令暫存器160之指令CMD，而控制NAND型快閃記憶體100整體之動作。 NAND型快閃記憶體100可為包含將記憶胞二維地配置於半導體基板上而成之記憶胞陣列110的平面型NAND型快閃記憶體，亦可為包含將記憶胞三維地配置於半導體基板上方而成之記憶胞陣列110的三維積層型NAND型快閃記憶體。 再者，關於三維積層型NAND型快閃記憶體中之記憶胞陣列110之構成，例如，記載於名為“三維積層非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之於2009年3月19日提出申請之美國專利申請案12/407,403號中。又，記載於名為“三維積層非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之於2009年3月18日提出申請之美國專利申請案12/406,524號、名為“非揮發性半導體記憶裝置及其製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”之於2010年3月25日提出申請之美國專利申請案12/679,991號、名為“半導體記憶體及其製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”之於2009年3月23日提出申請之美國專利申請案12/532,030號中。該等專利申請案係藉由參照而將其整體引用至本案說明書中。 1.1.3 關於I/F晶片及NAND型快閃記憶體之安裝 圖2係表示實施形態之I/F晶片400與NAND型快閃記憶體100之安裝方法之剖視圖。再者，於圖1中示出(N＋1)個NAND型快閃記憶體100之情形，於圖2中示出在8個核心晶片CC-1～CC-8分別搭載有1個NAND型快閃記憶體100之半導體裝置(N＝7)。 如該圖所示，於安裝基板S上搭載有I/F晶片400。於安裝基板S之上表面形成有複數個大凸塊LBP(LBP-1～LBP-4)。又，於I/F晶片400之上表面，形成有複數個微凸塊MBP(MBP-1～MBP-3)。大凸塊LBP及微凸塊MBP係為了積層複數個核心晶片CC(CC-1～CC-8)而形成為距基板S之上表面之高度相同。 於基板S之下表面形成有複數個凸塊BP(BP-1～BP-9)。凸塊BP與大凸塊LBP經由形成於基板S內之配線而電性連接。凸塊BP被用於與基板S之外部之輸入輸出信號。於實施形態中，例如，凸塊BP-1被用於對各核心晶片CC-1～CC-8供給之電源等。凸塊BP-2～BP-9被用於在控制器200與I/F晶片400之間傳輸之輸入輸出信號I/O。 於大凸塊LBP及微凸塊MBP上積層複數個核心晶片CC(CC-1～CC-8)。各核心晶片CC-1～CC-8經由貫通晶片之電極(TSV)及凸塊BP-A而電性連接。此種構造被稱為BGA(Ball Grid Array，球狀柵格陣列)，且係輸入輸出之接腳較多之封裝方式之一。 再者，於圖2中僅示出了凸塊BP1～BP9、大凸塊LBP-1～LBP-4及微凸塊MBP-1～MBP-4，但於安裝基板S上設置有用於其他輸入輸出信號等之未圖示之凸塊BP、大凸塊LBP及微凸塊MBP。 若為圖2之例，則核心晶片CC-2～CC-8以面朝上之方式搭載於安裝基板上，最上層之核心晶片CC-1以面朝下之方式搭載於核心晶片CC-2上。而且，於各核心晶片CC(CC-1～CC-8)內形成圖1中所說明之NAND型快閃記憶體100。再者，核心晶片CC-2～CC-8亦可以面朝下之方式搭載於安裝基板上。 於最下層之核心晶片CC-8之下表面(與形成NAND型快閃記憶體100之基板S之上表面為相反側)，形成再配線層RDL(RDL-1～RDL-4及未圖示之再配線層RDL)。再配線層RDL將形成於基板S上之大凸塊LBP經由墊P而電性連接於TSV。又，再配線層RDL將形成於基板S上之大凸塊LBP電性連接於微凸塊MBP。 具體而言，例如凸塊BP-1經由基板S內之配線、大凸塊LBP-1、再配線層RDL-1、及墊P-1而電性連接於TSV。又，例如凸塊BP-3經由基板S內之配線、大凸塊LBP-2、再配線層RDL-2、及微凸塊MBP-1而電性連接於I/F晶片400。I/F晶片400例如經由微凸塊MBP-2、再配線層RDL-3、墊P-2、及TSV而電性連接於各核心晶片CC。 TSV係以貫通各核心晶片CC-2～CC-8之方式形成。各核心晶片CC-2～CC-8之TSV係用以電性連接於上層及/或下層之其他核心晶片CC者。核心晶片CC-1由於以面朝下之方式搭載，故而未形成TSV。形成於核心晶片CC-1之NAND型快閃記憶體100經由凸塊BP-A而電性連接於核心晶片CC-2之TSV。核心晶片CC-2～CC-8之各TSV經由凸塊BP-A而電性連接於其他上層及/或下層之核心晶片CC之TSV。 1.1.4 關於I/F晶片之構成 繼而，使用圖3對I/F晶片之構成進行說明。 如圖3所示，I/F晶片400於每個通道具有I/F電路500。於本實施形態中，複數個NAND型快閃記憶體100-0～100-N分別連接於通道ch0或通道ch1中之任一通道。因此，控制器200能夠經由2個通道ch0及ch1同時存取複數個NAND型快閃記憶體100。 通道ch0之I/F電路500-0具有自控制器200對連接於通道ch0之NAND型快閃記憶體100進行信號I/O等之輸入的輸入I/F410-0、以及自通道ch0之NAND型快閃記憶體100對控制器200進行信號I/O等之輸出的輸出I/F420-0。 同樣地，通道ch1之I/F電路500-1具有自控制器200對通道ch1之NAND型快閃記憶體100進行信號I/O等之輸入的輸入I/F410-1、以及自通道ch1之NAND型快閃記憶體100對控制器200進行信號I/O等之輸出的輸出I/F420-1。 輸入I/F410-0係用以將自控制器200輸入至通道ch0之信號(CEn、ALE、CLE、WEn、REn、BREn、I/O、DQS、及BDQS)與對應之通道ch0之NAND型快閃記憶體100相連之介面。 輸入I/F410-1係用以將自控制器200輸入至通道ch1之信號(CEn、ALE、CLE、WEn、REn、BREn、I/O、DQS、及BDQS)與對應之通道ch1之NAND型快閃記憶體100相連之介面。 輸出I/F420-0係用以將自通道ch0之NAND型快閃記憶體100輸出之資料(信號I/O)與控制器200之通道ch0相連之介面。 輸出I/F420-1係用以將自通道ch1之NAND型快閃記憶體100輸出之資料(信號I/O)與控制器200之通道ch1相連之介面。 1.1.5 IF晶片之輸入I/F之構成 繼而，使用圖4對I/F晶片400之輸入I/F410之構成進行說明。再者，圖4表示1個輸入I/F410之電路構成。 如圖4所示，輸入I/F410包含用以接收輸入信號I/O之輸入接收器IR及資料輸入用鎖存電路DIN(以下，亦簡記作「鎖存DIN」)。例如，輸入接收器IR及鎖存DIN係針對信號I/O之每個端子而設置。自各端子(墊)輸入之信號I/O(例如寫入資料)係經由輸入接收器IR而被記憶至鎖存DIN。 鎖存DIN將自控制器200發送之信號DQS及BDQS作為觸發器而將輸入信號I/O鎖存。以下，將使信號DQS及BDQS之邏輯位準反轉之前之輸入信號I/O之變化禁止期間稱為「設置時間」，將使信號DQS及BDQS之邏輯位準反轉之後之輸入信號I/O之變化禁止期間稱為「保持時間」。於鎖存DIN中，為了提高處理速度，必須縮短設置/保持時間。經鎖存DIN鎖存後之資料被輸出至藉由位址選擇而選擇之NAND型快閃記憶體100。於NAND型快閃記憶體100中，例如，以8×m位元(m為任意之整數)輸出資料。 1.1.6 資料輸入用鎖存電路之構成 繼而，使用圖5對資料輸入用鎖存電路DIN之構成進行說明。於圖5之例中，對在信號DQS之下降及信號BDQS之上升之時點將輸入信號I/O(資料)鎖存之情形進行說明。於以下之說明中，將電晶體之源極或汲極中之一者稱為「電流路徑之一端」，將源極或汲極中之另一者稱為「電流路徑之另一端」。又，將信號(及節點)之邏輯位準反轉(自“H”位準反轉為“L”位準，或者自“L”位準反轉為“H”位準)之情形稱為「躍遷」，將為了躍遷而信號(及節點)之電位開始上升或下降之時點稱為「躍遷開始」。進而，將躍遷時之電位之上升速度或下降速度稱為「躍遷速度」，於躍遷速度較快之情形時，稱為「躍遷之斜度陡峭」。 如圖5所示，鎖存DIN包含反相器IV1～IV15、BT電路BT1及BT2。 反相器IV1～IV3串聯連接，將輸入信號I/O輸入至反相器IV1之輸入端子，反相器IV3之輸出端子連接於反相器IV12之輸入端子。經三段之反相器IV1～IV3延遲後之輸入信號I/O之反轉信號DA被輸入至反相器IV12。反相器IV1～IV3係作為產生輸入信號I/O之反轉延遲信號DA之延遲電路發揮功能。反相器IV1包含p通道MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體(或者亦記作PMOS電晶體)P1及N通道MOS電晶體(或者亦記作NMOS電晶體)N1。電晶體P1之閘極連接於反相器IV1之輸入端子及電晶體N1之閘極，源極連接於電源電壓端子，汲極連接於反相器IV1之輸出端子及電晶體N1之汲極。電晶體N1之源極接地。反相器IV2及IV3為與反相器IV1相同之構成，且分別包含電晶體P2及N2、以及電晶體P3及N3。再者，雖將3個反相器IV1～IV3串聯連接，但只要信號DA之邏輯位準不反轉，則串聯連接之反相器之個數能夠任意地變更(於該情形時，只要為奇數個即可)。 反相器IV4～IV6串聯連接，於反相器IV4之輸入端子輸入信號DQS，反相器IV6之輸出端子輸出信號DQS之反轉延遲時脈信號。反相器IV6之輸出端子連接於反相器IV7之輸入端子及BT電路BT1內之p通道MOS電晶體P41之閘極。反相器IV4～IV6為與反相器IV1相同之構成。反相器IV4～IV6分別包含電晶體P4及N4、電晶體P5及N5、以及電晶體P6及N6。再者，雖將3個反相器IV4～IV6串聯連接，但串聯連接之反相器之個數只要為與連接於輸入信號I/O之輸入端子之反相器群(IV1～IV3)相同之個數即可。 反相器IV7之輸出端子連接於反相器IV13內之p通道MOS電晶體P13b之閘極及BT電路BT1內之n通道MOS電晶體N41之電流路徑之一方。反相器IV7為與反相器IV1相同之構成，且包含電晶體P7及N7。 BT電路BT1包含n通道MOS電晶體N41及p通道MOS電晶體P41。電晶體N41之閘極連接於電源電壓端子，電流路徑之另一方連接於電晶體P41之汲極及反相器IV12內之n通道MOS電晶體N12b之閘極。電晶體P41之源極連接於電源電壓端子。以下，將基於輸入至電晶體N12b之閘極之信號DQS的時脈信號稱為CKn。BT電路BT1於反相器IV7之輸出信號(信號DQS之延遲時脈信號)自“H”位準向“L”位準躍遷時對波形進行整形，產生信號CKn。 更具體而言，於反相器IV7之輸出信號為“H”位準時，電晶體P41被設為導通狀態，電晶體N41由於其閘極、源極、及汲極被施加電源電壓，故而被設為截止狀態。且，於反相器IV7之輸出信號自“H”位準向“L”位準躍遷時，電晶體N41不會成為導通狀態，直至反相器IV7之輸出信號之電壓成為(電源電壓－電晶體N41之閾值電壓Vtn)以下。因此，信號CKn之躍遷開始較反相器IV7之輸出信號之躍遷開始僅延遲電晶體N41之閾值電壓Vtn下降量。而且，信號CKn較反相器IV7之輸出信號更陡峭地下降為“L”位準。即，電晶體N41係作為用以使信號CKn之下降開始延遲、且使躍遷之斜度陡峭(加快躍遷速度)之障壁電晶體而發揮功能。 因此，反相器IV4～IV7及BT電路BT1係作為信號CKn產生電路而發揮功能。 反相器IV8～IV10串聯連接，於反相器IV8之輸入端子輸入信號BDQS，反相器IV10之輸出端子輸出信號BDQS之反轉延遲時脈信號。反相器IV10之輸出端子連接於反相器IV11之輸入端子及BT電路BT2內之n通道MOS電晶體N42之閘極。反相器IV8～IV10為與反相器IV1相同之構成。反相器IV8～IV10分別包含電晶體P8及N8、電晶體P9及N9、以及電晶體P10及N10。再者，雖將3個反相器IV8～IV10串聯連接，但串聯連接之反相器之個數只要為與連接於輸入信號I/O之輸入端子之反相器群(IV1～IV3)相同之個數即可。 反相器IV11之輸出端子連接於反相器IV13內之n通道MOS電晶體N13b之閘極及BT電路BT2內之p通道MOS電晶體P42之電流路徑之一方。反相器IV11呈與反相器IV1相同之構成，且包含電晶體P11及N11。 BT電路BT2包含n通道MOS電晶體N42及p通道MOS電晶體P42。電晶體P42之閘極接地，電流路徑之另一方連接於電晶體N42之汲極及反相器IV12內之p通道MOS電晶體P12b之閘極。電晶體N42之源極接地。以下，將基於輸入至電晶體P12b之閘極之信號BDQS的時脈信號稱為CKp。BT電路BT2於反相器IV11之輸出信號自“L”位準向“H”位準躍遷時，對反相器IV11之輸出信號(信號BDQS之延遲時脈信號)之波形進行整形，產生信號CKp。 更具體而言，於反相器IV11之輸出信號為“L”位準時，電晶體N42被設為導通狀態，電晶體P42由於對閘極、源極、及汲極施加有接地電壓，故而被設為截止狀態。於反相器IV11之輸出信號自“L”位準向“H”位準躍遷時，電晶體P42不會成為導通狀態，直至反相器IV11之輸出信號之電壓成為電晶體P42之閾值電壓Vtp以上。因此，信號CKp之躍遷開始較反相器IV11之輸出信號之躍遷開始僅延遲電晶體P42之閾值電壓Vtp上升量。而且，信號CKp較反相器IV11之輸出信號更陡峭地上升為“H”位準。即，電晶體P42係作為用以使信號CKp之上升開始延遲、且使躍遷之斜度陡峭(加快躍遷速度)之障壁電晶體而發揮功能。 因此，反相器IV8～IV11及BT電路BT2係作為信號CKp產生電路而發揮功能。 反相器IV12之輸出端子經由節點NA而連接於反相器IV13之輸出端子及反相器IV14之輸入端子。反相器IV12係根據信號CKp及CKn之時點使信號DA反轉之時控反相器。更具體而言，例如於將信號CKp設為“L”位準、且將信號CKn設為“H”位準之情形時，反相器IV12將信號DA之反轉信號輸出至節點NA。反相器IV12包含p通道MOS電晶體P12a及P12b、以及n通道MOS電晶體N12a及N12b。電晶體P12a之閘極連接於反相器IV12之輸入端子及電晶體N12a之閘極，源極連接於電源電壓端子，汲極連接於電晶體P12b之源極。電晶體P12b之汲極連接於反相器IV12之輸出端子及電晶體N12b之汲極。電晶體N12a之源極接地，汲極連接於電晶體N12b之源極。 反相器IV13之輸入端子經由節點NB而連接於反相器IV14之輸出端子及反相器IV15之輸入端子。反相器IV13係根據反相器IV7及IV11之輸出信號之時點使節點NB之資料反轉的時控反相器。更具體而言，例如於將反相器IV7之輸出信號設為“L”位準、且將反相器IV11之輸出信號設為“H”位準之情形時，反相器IV13將節點NB之反轉信號輸出至節點NA。反相器IV13呈與反相器IV12相同之構成，且包含電晶體P13a、P13b、N13a、及N13b。 反相器IV14呈與反相器IV12相同之構成，且包含電晶體P14a、P14b、N14a、及N14b。電晶體P14b之閘極連接於地面，電晶體N14b之閘極連接於電源電壓端子。由反相器IV13及IV14構成鎖存電路，將節點NA之反轉資料保持於節點NB。 反相器IV15將節點NB之反轉資料輸出至鎖存DIN之外部。反相器IV15呈與反相器IV1相同之構成，且包含電晶體P15及N15。 1.2 資料輸入用鎖存電路之動作之具體例 繼而，使用圖6對資料輸入用鎖存電路DIN之動作之具體例進行說明。圖6之例示出如下情形：於自信號I/O之輸入至信號DQS及BDQS之邏輯位準反轉為止之期間與設置時間大致相同、或稍長於設置時間之情形時，信號DA自“L”位準向“H”位準躍遷，將“L”位準之資料鎖存至節點NA。 於時刻t1，鎖存DIN使信號DA之邏輯位準之躍遷開始。信號DA自“L”位準向“H”位準躍遷。 於時刻t2，鎖存DIN使節點NA之邏輯位準(電位)之躍遷開始。節點NA自“H”位準向“L”位準躍遷。更具體而言，將信號CKp設為“L”位準，且將信號CKn設為“H”位準，故而於反相器IV12中，電晶體P12b及N12b被設為導通狀態。於該狀態下，若信號DA自“L”位準向“H”位準躍遷，則反相器IV12於信號DA之電位超過電晶體N12a之閾值電壓時開始節點NA之放電。即，時刻t1～t2之期間係反相器IV12之延遲期間。 於時刻t3，開始進行反相器IV7及IV11之輸出信號之躍遷。更具體而言，反相器IV7之輸出信號自“H”位準向“L”位準躍遷，且反相器IV11之輸出信號自“L”位準向“H”位準躍遷。 於時刻t4，若反相器IV13之電晶體P13b之閘極之電位、即反相器IV7之輸出信號之電位下降至(電源電壓－閾值電壓Vtp)以下，且反相器IV13之電晶體N13b之電位、即反相器IV11之輸出信號之電位上升至閾值電壓Vtn以上，則反相器IV13之電晶體P13b及N13b被設為導通狀態。反相器IV13將節點NB之反轉信號、即“H”位準之信號輸出至節點NA。 於時刻t5，將BT電路BT1之電晶體N41及BT電路BT2之電晶體P42設為導通狀態。藉此，信號CKp自“L”位準向“H”位準陡峭地躍遷，信號CKn自“H”位準向“L”位準陡峭地躍遷。反相器IV12中，根據信號CKp及CKn將電晶體P12b及N12b設為斷開狀態。藉此，節點NA之放電結束。因此，時刻t2～t5之期間係反相器IV12中之節點NA之放電期間。此時，若節點NA之電位未達反相器IV14中之節點NB之反轉位準，則節點NB之電位自“L”位準反轉為“H”位準。因此，節點NA保持“L”位準之信號，節點NB保持“H”位準之信號。 再者，於信號DA自“H”位準向“L”位準躍遷之情形時，時刻t2～t5之期間成為節點NA之充電期間。 1.3 關於本實施形態之效果 本實施形態之構成能夠提高處理能力。以下，使用比較例對本效果進行說明。 首先，使用圖7及圖8對比較例進行說明。 圖7表示比較例之資料輸入用鎖存電路之一例。圖7之例中不包含本實施形態之圖5中所說明之BT電路BT1及BT2。 如圖7所示，將反相器IV11之輸出信號作為信號CKp輸入至反相器IV12之電晶體P12b之閘極。又，將反相器IV7之輸出信號作為信號CKn輸入至電晶體N12b之閘極。其他構成與本實施形態之圖5相同。 繼而，將圖7所示之資料輸入用鎖存電路之動作之具體例示於圖8。圖8之例示出自信號I/O之輸入至信號DQS及BDQS之邏輯位準之反轉為止之期間之長度與圖6相同的情形。 如圖8所示，於時刻t1，開始進行信號I/O之反轉延遲信號即信號DA之躍遷。信號DA自“L”位準向“H”位準躍遷。於時刻t2，將信號BDQS之延遲信號即信號CKp設為“L”位準，將信號DQS之延遲信號即信號CKn設為“H”位準，故而開始節點NA之放電。其次，於時刻t3，開始進行信號CKp及信號CKn、即反相器IV7及IV11之輸出信號之躍遷。於是，於時刻t4，反相器IV12之電晶體N12b(及P12b)被設為斷開狀態，節點NA之放電結束。於該情形時，由於節點NA之電位不下降至未達節點NB之反轉位準，故而於節點NA繼續保持“H”位準，且不將信號DA之反轉資料即“L”位準鎖存。 即，圖7所示之資料輸入用鎖存電路於自信號I/O之輸入至信號DQS及BDQS之邏輯位準之反轉為止之期間之長度與圖6相同之情形時，由於自信號DA之躍遷開始至信號CKp及CKn之躍遷開始為止之期間較圖6短，故而於反相器IV12中，節點NA之放電期間變短。因此，有可能無法將信號DA(輸入信號I/O)正確地鎖存。 因此，於使用圖7所示之資料輸入用鎖存電路之情形時，為了充分地確保自信號DA之躍遷開始至信號CKp及CKn之躍遷開始為止之期間之長度，必須使自信號I/O之輸入至信號DQS及BDQS之邏輯位準反轉為止之期間相對較長(延長設置時間)。為此，必須對輸入信號I/O進行使信號DQS及信號BDQS延遲般之調整。於新設置有信號DQS及BDQS之延遲電路之情形時，資料(輸入信號I/O)與時脈(信號DQS及BDQS)之延遲期間依存於與鎖存DIN不同之電路。因此，因半導體裝置之製造(process)不均、或電壓(voltage)之不均、或者動作溫度(temperature)依存(以下，稱為「PVT依存」)而導致延遲時間產生差。因此，必須進一步延長設置/保持時間。若設置/保持時間變長，則無法使輸入I/F之資料接收高速化，故而半導體裝置之處理能力下降。 相對於此，本實施形態之構成中具備BT電路BT1及BT2。藉此，能夠對信號CKp及CKn之波形進行整形。更具體而言，BT電路可使邏輯位準之躍遷開始相對於輸入信號(例如反相器IV7及IV11之輸出信號)延遲，進而使邏輯位準之躍遷(電位之變化)陡峭(加快躍遷速度)而輸出信號。因此，反相器IV12中，於對節點NA進行放電(或充電)時，能夠確保用以使節點NA之邏輯反轉之放電(或者充電)時間較不存在BT電路之情形長。藉此，無需使信號DQS及BDQS相對於輸入信號I/O不必要地延遲，故而可減小對設置/保持時間之PVT依存。進而，由於能夠縮短資料輸入用鎖存電路DIN之設置/保持時間，故而可使輸入I/F500之資料接收高速化。由此，能夠提高半導體裝置之處理能力。 2.第2實施形態 繼而，對第2實施形態之半導體裝置進行說明。於第2實施形態中，對與第1實施形態不同之資料輸入用鎖存電路DIN之構成進行說明。以下，僅對與第1實施形態不同之方面進行說明。 2.1 資料輸入用鎖存電路之構成 使用圖9對資料輸入用鎖存電路DIN之構成進行說明。 如圖9所示，鎖存DIN包含反相器IV1、IV2、IV4、IV5、IV8、IV9、及IV12～IV20、以及延遲電路DL1及DL2。反相器IV1、IV2、IV4、IV5、IV8、IV9、及IV12～IV15之構成與第1實施形態之圖5相同。圖9中，刪除了圖5中所說明之BT電路BT1及BT2。又，圖9中，代替第1實施形態之圖5所示之反相器IV3、IV6、IV7、IV10、及IV11，而使用與反相器IV14相同構成之反相器IV16～IV20，但亦可與第1實施形態同樣地使用反相器IV3、IV6、IV7、IV10、IV11。 對反相器IV13內之電晶體P13b之閘極，連接延遲電路DL1之輸出端子，且輸入利用反相器IV4、IV5及IV17、以及延遲電路DL1使信號DQS延遲後之信號(以下，稱為「信號CKn_dly」)。對電晶體N13b之閘極，連接延遲電路DL2之輸出端子，且輸入利用反相器IV8、IV9、及IV19、以及延遲電路DL2使信號BDQS延遲後之信號(以下，稱為「信號CKp_dly」)。信號CKn_dly及CKp_dly係使信號CKn及CKp延遲相當於兩段反相器後之信號。 反相器IV16之輸入端子連接於反相器IV2之輸出端子，反相器IV16之輸出端子連接於反相器IV12之輸入端子。反相器IV16呈與反相器IV14相同之構成，且包含電晶體P16a、P16b、N16a、及N16b。 反相器IV17之輸入端子連接於反相器IV5之輸出端子，反相器IV17之輸出端子連接於反相器IV18之輸入端子及延遲電路DL1之輸入端子。反相器IV17呈與反相器IV14相同之構成，且包含電晶體P17a、P17b、N17a、及N17b。 反相器IV18之輸出端子連接於反相器IV12內之電晶體N12b之閘極。反相器IV17呈與反相器IV14相同之構成，且包含電晶體P18a、P18b、N18a、及N18b。 反相器IV19之輸入端子連接於反相器IV9之輸出端子，反相器IV19之輸出端子連接於反相器IV20之輸入端子及延遲電路DL2之輸入端子。反相器IV19呈與反相器IV14相同之構成，且包含電晶體P19a、P19b、N19a、及N19b。 反相器IV20之輸出端子連接於反相器IV12內之電晶體P12b之閘極。反相器IV20呈與反相器IV14相同之構成，且包含電晶體P20a、P20b、N20a、及N20b。 延遲電路DL1包含反相器IV21～IV23。反相器IV21～IV23串聯連接，反相器IV21之輸入端子連接於延遲電路DL1之輸入端子，反相器IV23之輸出端子連接於延遲電路DL1之輸出端子。反相器IV21～IV23呈與反相器IV1相同之構成。反相器IV21～IV23分別包含電晶體P21及N21、電晶體P22及N22、以及電晶體P23及N23。 再者，雖將3個反相器IV21～IV23串聯連接，但只要邏輯位準不反轉，則串聯連接之反相器之個數便能夠任意地變更。但是，由於必須使信號CKn_dly相對於信號CKn延遲，故而只要為三段以上之奇數個即可。進而，於本實施形態中，雖將反相器IV21之輸入端子連接於反相器IV17之輸出端子，但亦可連接於反相器IV18之輸出端子。於該情形時，亦可將延遲電路DL1中之反相器之個數設為兩段以上之偶數個(例如反相器IV21及IV22)，以使邏輯位準不反轉。 延遲電路DL2包含反相器IV24～IV26。反相器IV24～IV26串聯連接，反相器IV24之輸入端子連接於延遲電路DL2之輸入端子，反相器IV26之輸出端子連接於延遲電路DL2之輸出端子。反相器IV24～IV26呈與反相器IV1相同之構成。反相器IV24～IV26分別包含電晶體P24及N24、電晶體P25及N25、以及電晶體P26及N26。再者，雖將3個反相器IV24～IV26串聯連接，但串聯連接之反相器之個數只要與延遲電路DL1相同即可。 2.2 資料輸入用鎖存電路之動作之具體例 繼而，使用圖10對資料輸入用鎖存電路DIN之動作之具體例進行說明。圖10之例示出如下情形：於自信號I/O之輸入至信號DQS及BDQS之邏輯位準反轉為止之期間與設置時間大致相同、或稍長於設置時間之狀態下，將“L”位準之資料鎖存至節點NA。 於時刻t1，鎖存DIN使信號DA之邏輯位準之躍遷開始。信號DA自“L”位準向“H”位準躍遷。 於時刻t2，鎖存DIN使節點NA之邏輯位準之躍遷開始。節點NA自“H”位準向“L”位準躍遷。 於時刻t3，開始進行信號CKp及CKn之邏輯位準之躍遷。更具體而言，信號CKp自“L”位準向“H”位準躍遷，信號CKn自“H”位準向“L”位準躍遷。若節點NA之電位變得未達節點NB之反轉位準，則反相器IV14使節點NB之電位上升。 於時刻t4，反相器IV12之電晶體N12b(及P12b)被設為斷開狀態，節點NA之放電結束。因此，時刻t2～t4之期間係反相器IV12中之節點NA之放電期間。 於時刻t5，開始進行信號CKp_dly及CKn_dly之躍遷。更具體而言，信號CKp_dly自“L”位準向“H”位準躍遷，信號CKn_dly自“H”位準向“L”位準躍遷。因此，時刻t3～t5之期間係由延遲電路DL1及DL2產生之延遲期間。 於時刻t6，反相器IV13之電晶體P13b及N13b被設為導通狀態。藉此，反相器IV13將節點NB之反轉信號輸出至節點NA。因此，於時刻t6，由反相器IV13與IV14構成之鎖存電路之邏輯位準得以確定。即，藉由使信號CKp_dly及CKn_dly相對於信號CKp及CKn延遲，能夠確保用以使節點NB之電位上升至“H“位準之充分之時間。其結果，節點NA保持“L”位準之信號，節點NB保持“H”位準之信號。 2.3 關於本實施形態之效果 若為本實施形態之構成，則可獲得與第1實施形態相同之效果。以下，使用比較例對本效果進行說明。 首先，使用圖11對比較例進行說明。圖11之例表示圖7所示之資料輸入用鎖存器之比較例中之動作之具體例。圖11之例示出了自信號I/O之輸入至信號DQS及BDQS之邏輯位準之反轉為止之期間之長度與圖10相同之情形。 如圖11所示，於時刻t1開始進行信號DA之邏輯位準之躍遷，信號DA自“L”位準向“H”位準躍遷。於是，於時刻t2，信號CKp被設為“L”位準，信號CKn被設為“H”位準，故而開始節點NA之放電。其次，於時刻t3，開始進行信號CKp及信號CKn之躍遷。於是，於時刻t4，反相器IV12之電晶體N12b(及P12b)被設為斷開狀態，節點NA之放電結束。又，反相器IV13之電晶體N13b及P13b被設為導通狀態。即，由反相器IV13及IV14形成之鎖存電路成為電荷保持狀態。於節點NA較節點NB之反轉位準稍低之狀態下反相器IV12使節點NA之放電結束，且將由反相器IV13及IV14形成之鎖存電路切換為電荷保持狀態。於是，時刻t4時之節點NB之電位為“L”位準(未上升至“H”位準)，故而鎖存電路會以將節點NA之電位再次拉回至“H”位準之方式工作。因此，節點NA不會反轉成“L”位準。 即，於圖7所示之資料輸入用鎖存電路中，反相器IV12中之節點NA之放電結束(電晶體N12b及P12b被設為斷開狀態之時點)及反相器IV13中之向電荷保持狀態之轉移(電晶體N13b及P13b被設為斷開狀態之時點)係於大致相同之時點進行。因此，圖7所示之資料輸入用鎖存電路於自信號I/O之輸入至信號DQS及BDQS之邏輯位準之反轉為止之期間之長度與圖10相同之情形時，無法由反相器IV14進行節點NB之邏輯位準之躍遷，而有可能無法將信號DA(輸入信號I/O)正確地鎖存。 因此，於使用圖7所示之資料輸入用鎖存器之情形時，為了確保節點NB之躍遷期間，必須延長設置/保持時間。若為了使設置/保持時間最佳化而使信號DQS及BDQS進一步延遲，則會產生由PVT依存導致之延遲時間之不均。因此，必須進一步延長設置/保持時間。若設置/保持時間變長，則無法使輸入I/F之資料接收高速化，故而半導體裝置之處理能力下降。 相對於此，於本實施形態之構成中，具備延遲電路DL1及DL2。藉此，可使輸入至反相器IV13之信號CKp_dly及CKn_dly相對於輸入至反相器IV12之信號CKp及CKn延遲。因此，即便於節點NA之電位較節點NB之反轉位準稍低之狀態下反相器IV12使節點NA之放電結束之情形時，亦能於信號CKp_dly及CKn_dly之延遲期間使節點NB之電位上升至“H”位準，能夠使節點NA之邏輯位準反轉。由此，僅以信號DA向反相器IV12之輸入與信號CKp及CKn之時點便能夠決定設置/保持時間，而且亦無需信號DQS及信號BDQS之延遲時間調整，故而可減小設置/保持時間之PVT依存。進而，能夠縮短資料輸入用鎖存電路DIN之設置/保持時間，故而能夠使輸入I/F500之資料接收高速化。由此，能夠提高半導體裝置之處理能力。 3.第3實施形態 繼而，對第3實施形態之半導體裝置進行說明。於第3實施形態中，對與第1及第2實施形態不同之資料輸入用鎖存電路DIN之構成進行說明。以下，僅對與第1及第2實施形態不同之方面進行說明。 3.1 資料輸入用鎖存電路之構成 使用圖12對資料輸入用鎖存電路DIN之構成進行說明。 如圖12所示，鎖存DIN包含反相器IV2、IV4、IV8、IV12～IV20、及反相器IV27、以及修正電路CR(反相器IV28～IV31)。反相器IV2、IV4、IV8、及IV12～IV20之構成與第1及第2實施形態之圖5及圖9相同。圖12中，刪除了圖5中所說明之BT電路BT1及BT2、以及圖9中所說明之延遲電路DL1及DL2。 反相器IV18之輸出端子連接於反相器IV12內之電晶體N12b及反相器IV13內之電晶體P13b。即，將信號CKn輸入至電晶體N12b之閘極及電晶體P13b之閘極。 反相器IV20之輸出端子連接於反相器IV12內之電晶體P12b及反相器IV13內之電晶體N13b。即，將信號CKp輸入至電晶體P12b之閘極及電晶體N13b之閘極。 將輸入信號I/O輸入至反相器IV27之輸入端子，反相器IV27之輸出端子連接於反相器IV2之輸入端子。反相器IV27包含p通道MOS電晶體P27a～P27c及N通道MOS電晶體N27a～N27c。電晶體P27a之閘極連接於反相器IV27之輸入端子、以及電晶體P27b、P27c、及N27a～N27c各自之閘極。電晶體P27a之源極連接於電源電壓端子，汲極連接於反相器IV27之輸出端子、以及電晶體P27c、N27a、及N27c各自之汲極。電晶體N27a之源極接地。電晶體P27b之源極連接於電源電壓端子，汲極連接於電晶體P27c之源極。電晶體N27b之源極接地，汲極設置於電晶體N27c之源極。反相器IV27亦能夠被稱為將包含電晶體P27a及N27a之反相器與包含電晶體P27b、P27c、N27b、及N27c之反相器並聯連接而成之2個反相器。反相器IN27為了使相對於輸入信號之延遲量一致，而呈與反相器IV28及IV30相同之構成。 修正電路CR對信號DQS及BDQS之占空比之偏差、即時脈信號之“L”位準之期間與“H”位準之期間之長度的差異(以下，簡稱為“HL差”)進行修正。HL差例如於輸入接收器IR中產生。若產生HL差，則信號DQS之邏輯位準反轉之時點與信號BDQS之邏輯位準反轉之時點會產生偏差。藉由使用修正電路CR對HL差進行修正來降低信號CKp及CKn之時點之不均，從而降低例如節點NA之電位(邏輯位準)之躍遷期間之長度之不均。 修正電路CR包含反相器IV28～IV31。反相器IV28之輸入端子連接於反相器IV4之輸出端子及反相器IV29之輸入端子，反相器IV28之輸出端子連接於反相器IV17之輸入端子。以下，將基於自反相器IV28輸出至反相器IV17之信號DQS的時脈信號稱為「DM」。反相器IV28呈與反相器IV27相同之構成，且包含電晶體P28a～P28c及N28a～N28c。電晶體P28a、P28b、N28a、及N28b各自之閘極連接於反相器IV28之輸入端子。電晶體P28c之閘極連接於反相器IV29之輸出端子及反相器IV30內之電晶體P30c之閘極。電晶體N28c之閘極連接於反相器IV31之輸出端子及反相器IV30內之電晶體N30c之閘極。 反相器IV29呈與反相器IV1相同之構成，且包含電晶體P24及N24。 反相器IV30之輸入端子連接於反相器IV8之輸出端子及反相器IV31之輸入端子，反相器IV30之輸出端子連接於反相器IV19之輸入端子。以下，將基於自反相器IV30輸出至反相器IV19之信號BDQS的時脈信號稱為「BM」。反相器IV30呈與反相器IV28相同之構成，且包含電晶體P30a～P30c及N30a～N30c。電晶體P30a、P30b、N30a、及N30b各自之閘極連接於反相器IV30之輸入端子。 反相器IV31呈與反相器IV1相同之構成，且包含電晶體P31及N31。 再者，圖12之例示出了於“L”位準之期間相對於“H”位準之期間較短之情形時對與信號BDQS對應之信號進行修正之修正電路CR，但並不限定於此。例如，亦可設為將反相器IV29之輸出端子與IV31之輸出端子之連接調換而對與信號DQS對應之信號進行修正之修正電路，還可設為將修正電路CR與反相器IV17及IV19之順序調換而於“H”位準之期間相對於“L”位準之期間較短之情形時對信號進行修正之修正電路，能夠任意地進行變更。進而，亦可設置複數個修正電路。 3.2 修正電路之動作之具體例 繼而，對修正電路CR之動作之具體例進行說明。 3.2.1 “L”位準之期間較短之情形 首先，使用圖13對“L”位準之期間相對於“H”位準之期間較短之情形進行說明。 如圖13所示，於時刻t1，信號DQS自“L”位準向“H”位準躍遷。 於時刻t2，信號BDQS自“H”位準向“L”位準躍遷。時刻t1～t2之期間相當於HL差。 於時刻t3，修正電路CR使信號DM自“L”位準向“H”位準躍遷。更具體而言，將反相器IV4之輸出信號(信號DQS之反轉信號(“L”位準))輸入至反相器IV28及IV29。藉此，反相器IV28中，電晶體P28a及P28b被設為導通狀態，電晶體N28a及N28b被設為斷開狀態。又，為了使反相器IV29輸出“H”位準，電晶體P28c被設為斷開狀態。進而，為了使反相器IV31輸出“H”位準，電晶體N28c被設為導通狀態。因此，反相器IV28之輸出經由電晶體P28a被設為“H”位準。 於時刻t4，修正電路CR使信號BM自“H”位準向“L”位準躍遷。更具體而言，將反相器IV8之輸出信號(信號BDQS之反轉信號(“H”位準))輸入至反相器IV30及IV31。藉此，反相器IV30中，電晶體P30a及P30b被設為斷開狀態，電晶體N30a及N30b被設為導通狀態。又，為了使反相器IV31輸出“L”位準，電晶體N30c被設為斷開狀態。進而，電晶體P30c為了於時刻t3使反相器IV29輸出“H”位準而被設為斷開狀態。因此，反相器IV30之輸出經由電晶體N30a被設為“L”位準。 此時，由於在時刻t3將電晶體P30c設為斷開狀態，故而反相器IV30可看作由電晶體P30a、及N30a～N30c構成。因此，反相器IV30之β比值、即n通道MOS電晶體之β與p通道MOS電晶體之β之比產生變化。其結果，占空比改變，信號BM之“L”位準之期間相對於信號BDQS變大。進而，p通道MOS電晶體之負載降低，故而由反相器IV30引起之延遲時間縮短。由此，信號BM之躍遷開始之時點較反相器IV30之β比值不變之情形更早。 於時刻t5，信號BDQS自“L”位準向“H”位準躍遷。以下，將信號BDQS被設為“L”位準之時刻t2～t5之期間記作「期間tL_BDQS」。 於時刻t6，信號DQS自“H”位準向“L”位準躍遷。以下，將信號DQS被設為“H”位準之時刻t1～t6之期間記作「期間tH_DQS」。 於時刻t7，修正電路CR使信號BM自“L”位準向“H”位準躍遷。更具體而言，將反相器IV8之輸出信號(信號BDQS之反轉信號(“L”位準))輸入至反相器IV30及IV31。藉此，反相器IV30中，電晶體P30a及P30b被設為導通狀態，電晶體N30a及N30b被設為斷開狀態。又，為了使反相器IV31輸出“H”位準，電晶體N30c被設為導通狀態。進而，電晶體P30c為了使反相器IV29輸出“H”位準而被設為斷開狀態。因此，反相器IV30之輸出經由電晶體P30a被設為“H”位準。 此時，於反相器IV30中，與時刻t4之情形同樣地，因β比值之變化而使得信號BM自“L”位準向“H”位準躍遷之時點較反相器IV30之β比值不變之情形更晚。 因此，信號BM被設為“L”位準之時刻t4～時刻t7之期間(期間tL_BM)較期間tL_BDQS更長。藉此，信號CKp之HL差受到抑制。 於時刻t8，修正電路CR使信號DM自“H”位準向“L”位準躍遷。更具體而言，將反相器IV4之輸出信號(信號DQS之反轉信號(“H”位準))輸入至反相器IV28及IV29。藉此，反相器IV28中，電晶體P28a及P28b被設為斷開狀態，電晶體N28a及N28b被設為導通狀態。又，為了使反相器IV29輸出“L”位準，電晶體P28c被設為導通狀態。進而，為了使反相器IV31輸出“H”位準，電晶體N28c被設為導通狀態。因此，反相器IV28之輸出經由電晶體N28a～N28c被設為“L”位準。信號DM被設為“H”位準之時刻t3～時刻t8之期間(期間tH_DM)係與期間tH_DQS大致相同之長度。 3.2.2 “H”位準之期間較短之情形 繼而，使用圖14對“H”位準之期間相對於“L”位準較短之情形進行說明。 如圖14所示，於時刻t1，信號BDQS自“H”位準向“L”位準躍遷。 於時刻t2，信號DQS自“L”位準向“H”位準躍遷。時刻t1～t2之期間相當於HL差。 於時刻t3，修正電路CR使信號BM自“H”位準向“L”位準躍遷。更具體而言，將反相器IV8之輸出信號(信號BDQS之反轉信號(“H”位準))輸入至反相器IV30及IV31。藉此，反相器IV30中，電晶體P30a及P30b被設為斷開狀態，電晶體N30a及N30b被設為導通狀態。又，為了使反相器IV31輸出“L”位準，電晶體N30c被設為斷開狀態。進而，電晶體IV29為了輸出“L”位準而被設為導通狀態。因此，反相器IV30之輸出經由電晶體N30a被設為“H”位準。 於時刻t4，修正電路CR使信號DM自“L”位準向“H”位準躍遷。更具體而言，將反相器IV4之輸出信號(信號DQS之反轉信號(“L”位準))輸入至反相器IV28及IV29。藉此，反相器IV28中，電晶體P28a及P28b被設為導通狀態，電晶體N28a及N28b被設為斷開狀態。又，為了使反相器IV29輸出“H”位準，電晶體P28c被設為斷開狀態。進而，為了使反相器IV31輸出“L”位準，電晶體N28c被設為斷開狀態。因此，反相器IV28之輸出經由電晶體P28a被設為“H”位準。 於時刻t5，信號DQS自“H”位準向“L”位準躍遷。時刻t2～t5之期間係期間tH_DQS。 於時刻t6，信號BDQS自“L”位準向“H”位準躍遷。時刻t1～t6之期間係期間tL_BDQS。 於時刻t7，修正電路CR使信號DM自“H”位準向“L”位準躍遷。更具體而言，將反相器IV4之輸出信號(信號DQS之反轉信號(“H”位準))輸入至反相器IV28及IV29。藉此，反相器IV28中，電晶體P28a及P28b被設為斷開狀態，電晶體N28a及N28b被設為導通狀態。又，為了使反相器IV29輸出“L”位準，電晶體P28c被設為導通狀態。進而，為了使反相器IV31輸出“L”位準，電晶體N28c被設為斷開狀態。因此，反相器IV28之輸出經由電晶體N28a被設為“L”位準。此時，時刻t4～時刻t7之期間、即期間tH_DM係與期間tH_DQS大致相同之長度。 於時刻t8，修正電路CR使信號BM自“L”位準向“H”位準躍遷。更具體而言，將反相器IV8之輸出信號(信號BDQS之反轉信號(“L”位準))輸入至反相器IV30及IV31。藉此，反相器IV30中，電晶體P30a及P30b被設為導通狀態，電晶體N30a及N30b被設為斷開狀態。又，為了使反相器IV31輸出“H”位準，電晶體N30c被設為導通狀態。進而，電晶體P30c為了使電晶體IV29輸出“L”位準而被設為導通狀態。因此，反相器IV30之輸出經由電晶體P30a～P30b而被設為“H”位準。此時，時刻t3～時刻t8之期間、即期間tL_BM與期間tL_BDQS大致相同。 因此，本實施形態之修正電路CR於“H”位準之期間較短之情形時，不對HL差進行修正。 再者，亦可即便於“H”位準之期間較短之情形時亦進而設置用以對HL差進行修正之修正電路。 3.3 關於本實施形態之效果 若為本實施形態之構成，則可獲得與第1及第2實施形態相同之效果。以下，對本效果進行說明。 首先，使用圖15及圖16就HL差對鎖存DIN之影響進行說明。圖15之例示出了“L”位準較短之情形時之信號DA、CKp、及CKn、以及節點NA之電位之一例。圖16之例示出了“H”位準較短之情形時之信號DA、CKp、及CKn、以及節點NA之電位之一例。 如圖15所示，於“L”位準較短之情形時，例如於時刻t1，信號CKp自“L”位準向“H”位準躍遷。此時，信號CKp及CKn為“H”位準，故而反相器IV12之電晶體P12b被設為斷開狀態，電晶體N12b被設為導通狀態。於時刻t2，信號DA自“L”位準向“H”位準躍遷。此時，電晶體P12b為斷開狀態，故而由p通道MOS電晶體產生之電容負載對反相器IV12之動作造成之影響相對較小，反相器IV12可看作僅由電晶體N12a及N12b驅動。因此，與不存在HL差之情形相比節點NA急速地放電。即，節點NA之躍遷速度變快。 另一方面，如圖16所示，於“H”位準較短之情形時，例如於時刻t1，信號DA自“L”位準向“H”位準躍遷。此時，信號CKp為“L”位準，信號CKn為“H”位準，故而反相器IV12之電晶體P12b及N12b被設為導通狀態。因此，由p通道MOS電晶體產生之電容負載對反相器IV12之動作造成之影響較圖15之例變大。因此，節點NA之躍遷速度較圖15之例變慢。 於時刻t2，當信號CKn自“H”位準向“L”位準躍遷時，電晶體N12b被設為斷開狀態。因此，節點NA之放電結束。此時，於節點NA較節點NB之反轉位準稍低之狀態下，反相器IV12結束節點NA之放電。於是，節點NB之電位為“L”位準(未上升至“H”位準之狀態)，故而反相器IV13之電晶體P13a被設為導通狀態。進而，信號CKn為“L”位準，故而電晶體P13b亦被設為導通狀態。因此，反相器IV13對節點NA進行充電，故而節點NA之電位被拉回至“H”位準。然後，於時刻t3，當信號CKp自“L”位準向“H”位準躍遷時，反相器IV13之電晶體N13b被設為導通狀態，節點NA之邏輯位準以“H”位準確定。若“H”位準之期間變短，則無法充分地確保節點NA之放電期間，有可能無法將信號DA之反轉信號鎖存。 因此，於信號DQS及BDQS(信號CKn及CKp)具有HL差之情形時，有可能反相器IV12中之p通道MOS電晶體與n通道MOS電晶體之動作時點產生偏差(時間差)，節點NA之充放電速度產生不均，而無法將信號DA(輸入信號I/O)正確地鎖存。因此，設置/保持時間必須考慮HL差而設定，且有設置/保持時間變長之傾向。若設置/保持時間變長，則無法使輸入I/F之資料接收高速化，故而半導體裝置之處理能力下降。 相對於此，本實施形態之構成具備修正電路CR。利用修正電路CR可抑制HL差(修正占空比)。例如，於“L”位準之期間較短之情形時，可使信號CKp自“L”位準向“H”位準躍遷之躍遷開始時間延遲。藉此，可降低節點NA之躍遷速度之不均。因此，藉由降低HL差之影響，能夠縮短資料輸入用鎖存電路DIN之設置/保持時間，從而可使輸入I/F500之資料接收高速化。由此，能夠提高半導體裝置之處理能力。 4.第4實施形態 繼而，對第4實施形態之半導體裝置進行說明。於第4實施形態中，對將第1至第3實施形態組合而成之資料輸入用鎖存電路DIN之構成進行說明。以下，僅對與第1至第3實施形態不同之方面進行說明。 4.1 資料輸入用鎖存電路之構成 使用圖17對資料輸入用鎖存電路DIN之構成進行說明。 如圖17所示，鎖存DIN包含反相器IV2～IV4、IV6～IV8、IV10～IV15、BT電路BT1及BT2、延遲電路DL1及DL2、以及修正電路CR。各反相器、BT電路BT1及BT2、延遲電路DL1及DL2、以及修正電路CR1之構成與第1至第3實施形態相同。 反相器IV27、IV2、及IV3串聯連接，將輸入信號I/O輸入至反相器IV27之輸入端子，反相器IV3之輸出端子連接於反相器IV12之輸入端子。將經反相器IV27、IV2、及IV3延遲後之輸入信號I/O之反轉信號DA輸入至反相器IV12。 將信號DQS輸入至反相器IV4之輸入端子，反相器IV4之輸出端子連接於修正電路CR內之反相器IV28及IV29之輸入端子。 將信號BDQS輸入至反相器IV8之輸入端子，反相器IV8之輸出端子連接於修正電路CR內之反相器IV30及IV31之輸入端子。 修正電路CR內之反相器IV28之輸出端子連接於反相器IV6之輸入端子，反相器IV30之輸出端子連接於反相器IV10之輸入端子。 反相器IV6之輸出端子連接於反相器IV7之輸入端子、BT電路BT1內之電晶體P41之閘極、及延遲電路DL1之輸入端子。 反相器IV7之輸出端子連接於BT電路BT1內之電晶體N41之電流路徑之一方。 BT電路BT1內之電晶體N41之閘極連接於電源電壓端子，電流路徑之另一方連接於電晶體P41之汲極及反相器IV12內之n通道MOS電晶體N12b之閘極。電晶體P41之源極連接於電源電壓端子。 反相器IV10之輸出端子連接於反相器IV11之輸入端子、BT電路BT2內之電晶體N42之閘極、及延遲電路DL2之輸入端子。 反相器IV11之輸出端子連接於BT電路BT2內之電晶體P42之電流路徑之一方。 BT電路BT2內之電晶體P42之閘極接地，電流路徑之另一方連接於電晶體N42之汲極及反相器IV12內之p通道MOS電晶體P12b之閘極。電晶體N42之源極接地。 延遲電路DL1之輸出端子連接於反相器IV13內之電晶體P13b之閘極，延遲電路DL2之輸出端子連接於反相器IV13內之電晶體N13b之閘極。 反相器IV12之輸出端子經由節點NA而連接於反相器IV13之輸出端子及反相器IV14之輸入端子。 反相器IV13之輸入端子經由節點NB而連接於反相器IV14之輸出端子及反相器IV15之輸入端子。 反相器IV15將節點NB之反轉資料輸出至鎖存DIN之外部。 4.2 關於本實施形態之效果 若為本實施形態之構成，則可獲得與第1至第3實施形態相同之效果。藉由將第1至第3實施形態加以組合，可進一步縮短資料輸入用鎖存電路DIN之設置/保持時間，能夠使輸入I/F500之資料接收更高速化。由此，能夠提高半導體裝置之處理能力。 5.變化例 上述實施形態之半導體裝置包含輸入接收器(圖4中之IR)、及連接於輸入接收器之資料輸入用鎖存電路(圖4中之DIN)。資料輸入用鎖存電路包含：第1反相器(圖5中之IV3)，其基於自輸入接收器接收到之輸入信號(圖5中之I/O)而輸出第1信號(圖5中之DA)；第2反相器(圖5中之IV7)，其基於第1選通信號(圖5中之DQS)而輸出第1時脈信號；第3反相器(圖5中之IV11)，其基於第1選通信號之反轉信號即第2選通信號(圖5中之BDQS)而輸出第2時脈信號；第1時脈產生電路(圖5中之BT1)，其連接於第2反相器之輸出端子，產生躍遷開始相對於第1時脈信號之邏輯位準之躍遷開始而言延遲、且躍遷速度較第1時脈信號之邏輯位準之躍遷速度快之第3時脈信號(圖5中之CKn)；第2時脈產生電路(圖5中之BT2)，其連接於第3反相器之輸出端子，產生躍遷開始相對於第2時脈信號之邏輯位準之躍遷開始而言延遲、且躍遷速度較第2時脈信號之邏輯位準之躍遷速度快之第4時脈信號(圖5中之CKp)；第4反相器(圖5中之IV12)，其根據第3及第4時脈信號輸出第1信號之反轉信號；以及鎖存電路(圖5中之IV13及IV14)，其根據第3及第4時脈信號將第4反相器之輸出信號鎖存。 藉由應用上述實施形態，可提供一種能夠提高處理能力之半導體裝置。 再者，實施形態並不限定於以上所說明之形態，而能夠進行各種變化。 例如，上述實施形態能夠儘可能地組合。 進而，上述實施形態中之半導體裝置並不限定於具備NAND型快閃記憶體之記憶體系統。核心晶片亦可包含除NAND型快閃記憶體以外之記憶體。 進而，對於上述實施形態中之延遲電路DL1及DL2，亦可使用除反相器以外之電路。 進而，上述實施形態中之「連接」，亦包含中間介隔例如電晶體或者電阻等其他物件而間接地連接之狀態。 已對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且能夠在不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨，並且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請案] 本申請案享有以日本專利申請案2017-126189號(申請日：2017年6月28日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1‧‧‧記憶體系統 100‧‧‧NAND型快閃記憶體 100-0～100-N‧‧‧NAND型快閃記憶體 110‧‧‧記憶胞陣列 120‧‧‧列解碼器 130‧‧‧驅動電路 140‧‧‧讀出放大器 150‧‧‧位址暫存器 160‧‧‧指令暫存器 170‧‧‧定序器 200‧‧‧控制器 300‧‧‧主機機器 400‧‧‧介面晶片 410‧‧‧輸入I/F 410-0‧‧‧輸入I/F 410-1‧‧‧輸入I/F 420-0‧‧‧輸出I/F 420-1‧‧‧輸出I/F 500‧‧‧I/F電路 500-0‧‧‧I/F電路 500-1‧‧‧I/F電路 ADD‧‧‧位址 ALE‧‧‧位址鎖存賦能信號 BDQS‧‧‧互補信號 BLK0～BLK3‧‧‧區塊 BM‧‧‧時脈信號 BP-1～BP-9‧‧‧凸塊 BP-A‧‧‧凸塊 BREn‧‧‧信號 BT1‧‧‧BT電路 BT2‧‧‧BT電路 CC-1～CC-8‧‧‧核心晶片 CEn‧‧‧晶片賦能信號 CKn‧‧‧時脈信號 CKn_dly‧‧‧信號 CKp‧‧‧時脈信號 CKp_dly‧‧‧信號 CLE‧‧‧指令鎖存賦能信號 CMD‧‧‧指令 CR‧‧‧修正電路 ch0‧‧‧通道 ch1‧‧‧通道 DA‧‧‧信號 DAT‧‧‧寫入資料 DIN‧‧‧資料輸入用鎖存電路 DL1‧‧‧延遲電路 DL2‧‧‧延遲電路 DM‧‧‧時脈信號 DQS‧‧‧資料選通信號 I/O‧‧‧輸入輸出信號 IR‧‧‧輸入接收器 IV1‧‧‧反相器 IV2‧‧‧反相器 IV3‧‧‧反相器 IV4‧‧‧反相器 IV5‧‧‧反相器 IV6‧‧‧反相器 IV7‧‧‧反相器 IV8‧‧‧反相器 IV9‧‧‧反相器 IV10‧‧‧反相器 IV11‧‧‧反相器 IV12‧‧‧反相器 IV13‧‧‧反相器 IV14‧‧‧反相器 IV15‧‧‧反相器 IV16‧‧‧反相器 IV17‧‧‧反相器 IV18‧‧‧反相器 IV19‧‧‧反相器 IV20‧‧‧反相器 IV21‧‧‧反相器 IV22‧‧‧反相器 IV23‧‧‧反相器 IV24‧‧‧反相器 IV25‧‧‧反相器 IV26‧‧‧反相器 IV27‧‧‧反相器 IV28‧‧‧反相器 IV29‧‧‧反相器 IV30‧‧‧反相器 IV31‧‧‧反相器 LBP-1～LBP-4‧‧‧大凸塊 MBP-1～MBP-3‧‧‧微凸塊 N1‧‧‧電晶體 N2‧‧‧電晶體 N3‧‧‧電晶體 N4‧‧‧電晶體 N5‧‧‧電晶體 N6‧‧‧電晶體 N7‧‧‧電晶體 N8‧‧‧電晶體 N9‧‧‧電晶體 N10‧‧‧電晶體 N11‧‧‧電晶體 N12a‧‧‧電晶體 N12b‧‧‧電晶體 N13a‧‧‧電晶體 N13b‧‧‧電晶體 N14a‧‧‧電晶體 N14b‧‧‧電晶體 N15‧‧‧電晶體 N16a‧‧‧電晶體 N16b‧‧‧電晶體 N17a‧‧‧電晶體 N17b‧‧‧電晶體 N18a‧‧‧電晶體 N18b‧‧‧電晶體 N19a‧‧‧電晶體 N19b‧‧‧電晶體 N20a‧‧‧電晶體 N20b‧‧‧電晶體 N21‧‧‧電晶體 N22‧‧‧電晶體 N23‧‧‧電晶體 N24‧‧‧電晶體 N25‧‧‧電晶體 N26‧‧‧電晶體 N27a‧‧‧電晶體 N27b‧‧‧電晶體 N27c‧‧‧電晶體 N27d‧‧‧電晶體 N28a‧‧‧電晶體 N28b‧‧‧電晶體 N28c‧‧‧電晶體 N28d‧‧‧電晶體 N29‧‧‧電晶體 N30a‧‧‧電晶體 N30b‧‧‧電晶體 N30c‧‧‧電晶體 N31‧‧‧電晶體 N41‧‧‧電晶體 N42‧‧‧電晶體 NA‧‧‧節點 NB‧‧‧節點 P1‧‧‧電晶體 P2‧‧‧電晶體 P3‧‧‧電晶體 P4‧‧‧電晶體 P5‧‧‧電晶體 P6‧‧‧電晶體 P7‧‧‧電晶體 P8‧‧‧電晶體 P9‧‧‧電晶體 P10‧‧‧電晶體 P11‧‧‧電晶體 P12a‧‧‧電晶體 P12b‧‧‧電晶體 P13a‧‧‧電晶體 P13b‧‧‧電晶體 P14a‧‧‧電晶體 P14b‧‧‧電晶體 P15‧‧‧電晶體 P16a‧‧‧電晶體 P16b‧‧‧電晶體 P17a‧‧‧電晶體 P17b‧‧‧電晶體 P18a‧‧‧電晶體 P18b‧‧‧電晶體 P19a‧‧‧電晶體 P19b‧‧‧電晶體 P20a‧‧‧電晶體 P20b‧‧‧電晶體 P21‧‧‧電晶體 P22‧‧‧電晶體 P23‧‧‧電晶體 P24‧‧‧電晶體 P25‧‧‧電晶體 P26‧‧‧電晶體 P27a‧‧‧電晶體 P27b‧‧‧電晶體 P27c‧‧‧電晶體 P27d‧‧‧電晶體 P28a‧‧‧電晶體 P28b‧‧‧電晶體 P28c‧‧‧電晶體 P28d‧‧‧電晶體 P29‧‧‧電晶體 P30a‧‧‧電晶體 P30b‧‧‧電晶體 P30c‧‧‧電晶體 P31‧‧‧電晶體 P41‧‧‧電晶體 P42‧‧‧電晶體 P-1‧‧‧墊 P-2‧‧‧墊 P-3‧‧‧墊 RDL-1～RDL-4‧‧‧再配線層 REn‧‧‧讀取賦能信號 TSV‧‧‧矽貫通電極 t1‧‧‧時刻 t2‧‧‧時刻 t3‧‧‧時刻 t4‧‧‧時刻 t5‧‧‧時刻 t6‧‧‧時刻 t7‧‧‧時刻 t8‧‧‧時刻 t9‧‧‧時刻 WEn‧‧‧寫入賦能信號
圖1係第1實施形態之半導體裝置之方塊圖。 圖2係第1實施形態之半導體裝置之剖視圖。 圖3係第1實施形態之半導體裝置所具備之介面晶片之方塊圖。 圖4係第1實施形態之半導體裝置所具備之介面晶片中之資料輸入電路之方塊圖。 圖5係第1實施形態之半導體裝置所具備之資料輸入用鎖存電路之電路圖。 圖6係表示第1實施形態之半導體裝置所具備之資料輸入用鎖存電路中之各種信號及節點NA之電位的時序圖。 圖7係比較例之資料輸入用鎖存電路之電路圖。 圖8係表示比較例之資料輸入用鎖存電路中之各種信號及節點NA之電位的時序圖。 圖9係第2實施形態之半導體裝置所具備之資料輸入用鎖存電路之電路圖。 圖10係表示第2實施形態之半導體裝置所具備之資料輸入用鎖存電路中之各種信號、節點NA、及節點NB之電位的時序圖。 圖11係表示比較例中之各種信號、節點NA、及節點NB之電位的時序圖。 圖12係第3實施形態之半導體裝置所具備之資料輸入用鎖存電路之電路圖。 圖13係表示第3實施形態之半導體裝置所具備之資料輸入用鎖存電路中之各種信號、節點NA、及節點NB之電位的時序圖。 圖14係表示第3實施形態之半導體裝置所具備之資料輸入用鎖存電路中之各種信號、節點NA、及節點NB之電位的時序圖。 圖15係表示資料輸入用鎖存電路中之各種信號、節點NA、及節點NB之電位之一例的時序圖。 圖16係表示資料輸入用鎖存電路中之各種信號、節點NA、及節點NB之電位之一例的時序圖。 圖17係第4實施形態之半導體裝置所具備之資料輸入用鎖存電路之電路圖。
BDQS‧‧‧互補信號
BT1‧‧‧BT電路
BT2‧‧‧BT電路
CKn‧‧‧時脈信號
CKp‧‧‧時脈信號
DA‧‧‧信號
DIN‧‧‧資料輸入用鎖存電路
DQS‧‧‧資料選通信號
I/O‧‧‧輸入輸出信號
IV1‧‧‧反相器
IV2‧‧‧反相器
IV3‧‧‧反相器
IV4‧‧‧反相器
IV5‧‧‧反相器
IV6‧‧‧反相器
IV7‧‧‧反相器
IV8‧‧‧反相器
IV9‧‧‧反相器
IV10‧‧‧反相器
IV11‧‧‧反相器
IV12‧‧‧反相器
IV13‧‧‧反相器
IV14‧‧‧反相器
IV15‧‧‧反相器
N1‧‧‧電晶體
N2‧‧‧電晶體
N3‧‧‧電晶體
N4‧‧‧電晶體
N5‧‧‧電晶體
N6‧‧‧電晶體
N7‧‧‧電晶體
N8‧‧‧電晶體
N9‧‧‧電晶體
N10‧‧‧電晶體
N11‧‧‧電晶體
N12a‧‧‧電晶體
N12b‧‧‧電晶體
N13a‧‧‧電晶體
N13b‧‧‧電晶體
N14a‧‧‧電晶體
N14b‧‧‧電晶體
N15‧‧‧電晶體
N41‧‧‧電晶體
N42‧‧‧電晶體
NA‧‧‧節點
NB‧‧‧節點
P1‧‧‧電晶體
P2‧‧‧電晶體
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P4‧‧‧電晶體
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Claims (20)

  1. 一種半導體裝置，其包含：輸入/輸出(IO)信號接收電路；及鎖存電路，其連接於上述IO信號接收電路；其中上述鎖存電路包括：第1反相器，其構成為基於自上述IO信號接收電路接收之輸入信號而輸出第1信號；第2反相器，其構成為基於第1選通信號(strobe signal)而輸出第1時脈信號；第3反相器，其構成為基於上述第1選通信號之反轉信號即第2選通信號而輸出第2時脈信號；第1時脈產生電路，其連接於上述第2反相器之輸出端子，且構成為從上述第1時脈信號產生第3時脈信號，其中上述第3時脈信號之邏輯位準躍遷係相對於上述第1時脈信號延遲，且相較於上述第1時脈信號以更短的時間量完成；第2時脈產生電路，其連接於上述第3反相器之輸出端子，且構成為從上述第2時脈信號而產生第4時脈信號，其中上述第4時脈信號之邏輯位準躍遷係相對於上述第2時脈信號延遲，且相較於上述第2時脈信號以更短的時間量完成；第4反相器，其構成為根據上述第3及第4時脈信號而輸出上述第1信號之反轉信號；以及資料鎖存電路，其構成為根據上述第1及第2時脈信號將上述第 4反相器之輸出信號鎖存。
  2. 如請求項1之半導體裝置，其中上述第1時脈產生電路包括：第1p通道型電晶體，其具有連接於上述第2反相器之輸入端子的閘極、連接於電源電壓端子之源極、及連接於上述第1時脈產生電路之輸出端子的汲極，及第1n通道型電晶體，其具有連接於上述電源電壓端子之閘極、連接於上述第2反相器之上述輸出端子的源極與汲極中之一者、及連接於上述第1時脈產生電路之上述輸出端子的上述源極與上述汲極中之另一者，且上述第2時脈產生電路包括：第2n通道型電晶體，其具有連接於上述第3反相器之輸入端子的閘極、接地之源極、及連接於上述第2時脈產生電路之輸出端子的汲極；及第2p通道型電晶體，其具有接地之閘極、連接於上述第3反相器之上述輸出端子的源極與汲極中之一者、及連接於上述第2時脈產生電路之上述輸出端子的上述源極與上述汲極中之另一者。
  3. 如請求項1之半導體裝置，其進一步包含：複數個N1反相器，其串聯連接於上述第1反相器；複數個N2反相器，其串聯連接於上述第2反相器；以及複數個N3反相器，其串聯連接於上述第3反相器； 其中(N1+1)為等於3或更大的奇數整數，且N2與N3均等於(N1+1)。
  4. 如請求項1之半導體裝置，其中上述資料鎖存電路包括第5及第6反相器，上述第5反相器具有連接於上述第6反相器之輸出端子的輸入端子、及連接於上述第6反相器之輸入端子與上述第4反相器之上述輸出端子的輸出端子；且上述第4反相器之上述輸出信號經鎖存在：連接於上述第5反相器之上述輸出端子與上述第6反相器之上述輸入端子的上述資料鎖存電路之非反轉節點處、以及連接於上述第5反相器之上述輸入端子與上述第6反相器之上述輸出端子的上述鎖存電路之反轉節點處。
  5. 如請求項4之半導體裝置，其中根據上述第1及第2時脈信號控制上述第5反相器。
  6. 如請求項5之半導體裝置，其進一步包含：第7反相器，其具有連接於上述資料鎖存電路之上述反轉節點的輸入端子、及連接於上述鎖存電路之輸出端子的輸出端子。
  7. 一種半導體裝置，其包含：輸入/輸出(IO)信號接收電路；及鎖存電路，其連接於上述IO信號接收電路；其中用於資料輸入之上述鎖存電路包括： 第1反相器，其構成為基於自上述IO信號接收電路接收之輸入信號而輸出第1信號；第2反相器，其構成為基於第1選通信號而輸出第1時脈信號；第3反相器，其構成為基於上述第1選通信號之反轉信號即第2選通信號而輸出第2時脈信號；第4反相器，其構成為根據上述第1及第2時脈信號而輸出上述第1信號之反轉信號；第1延遲電路，其構成為輸出藉由使上述第1選通信號相對於上述第1時脈信號延遲而獲得之第3時脈信號；第2延遲電路，其構成為輸出藉由使上述第2選通信號相對於上述第2時脈信號延遲而獲得之第4時脈信號；及資料鎖存電路，其構成為根據上述第3及第4時脈信號將上述第4反相器之輸出信號鎖存。
  8. 如請求項7之半導體裝置，其中上述第1延遲電路之輸入端子連接於上述第2反相器之輸入端子；上述第2延遲電路之輸入端子連接於上述第3反相器之輸入端子。
  9. 如請求項8之半導體裝置，其中上述資料鎖存電路包括第5及第6反相器，上述第5反相器具有連接於上述第6反相器之輸出端子的輸入端子、及連接於上述第6反相器之輸入端子與上述第4反相器之上述輸出端子的輸出端子；且上述第4反相器之上述輸出信號經鎖存在：連接於上述第5反相器 之上述輸出端子與上述第6反相器之上述輸入端子的上述資料鎖存電路之非反轉節點處、以及連接於上述第5反相器之上述輸入端子與上述第6反相器之上述輸出端子的上述鎖存電路之反轉節點處。
  10. 如請求項9之半導體裝置，其中根據上述第3及第4時脈信號控制上述第5反相器。
  11. 如請求項10之半導體裝置，其進一步包含：第7反相器，其具有連接於上述資料鎖存電路之上述反轉節點的輸入端子、及連接於上述鎖存電路之輸出端子的輸出端子。
  12. 一種半導體裝置，其包含：輸入/輸出(IO)信號接收電路；及鎖存電路，其連接於上述IO信號接收電路，其中上述鎖存電路包括：第1反相器，其構成為基於自上述IO信號接收電路接收之輸入信號而輸出第1信號；修正電路(correction circuit)，其構成為基於第1選通信號與上述第1選通信號之反轉信號即第2選通信號而輸出第1及第2時脈信號，且調整上述第1及第2時脈信號中之至少一者之占空比；第2反相器，其構成為基於上述第1時脈信號而輸出第3時脈信號；第3反相器，其構成為基於上述第2時脈信號而輸出第4時脈信 號；第4反相器，其構成為根據上述第3及第4時脈信號而輸出上述第1信號之反轉信號；以及資料鎖存電路，其構成為根據上述第3及第4時脈信號將上述第4反相器之輸出信號鎖存。
  13. 如請求項12之半導體裝置，其中當上述第2選通信號中之第1邏輯位準之期間較上述第2選通信號中之第2邏輯位準之期間更短時，上述修正電路使上述第2時脈信號中之上述第1邏輯位準之期間變得較上述第2選通信號中之上述第1邏輯位準之上述期間更長。
  14. 如請求項13之半導體裝置，其中上述第1邏輯位準為低邏輯位準且上述第2邏輯位準為高邏輯位準。
  15. 如請求項12之半導體裝置，其中當上述第1選通信號中之第1邏輯位準之期間較第2邏輯位準之期間更短時，上述修正電路使上述第1時脈信號中之上述第1邏輯位準之期間變得較上述第1選通信號中之上述第1邏輯位準之上述期間更長。
  16. 如請求項15之半導體裝置， 其中上述第1邏輯位準為高邏輯位準且上述第2邏輯位準為低邏輯位準。
  17. 如請求項12之半導體裝置，其中上述修正電路包括：第5反相器，其具有輸入端子及輸出端子，上述輸入端子係連接以接收上述第1選通信號之反轉延遲信號；上述第1時脈信號係經由上述輸出端子供應；以及第6反相器，其具有輸入端子及輸出端子，上述輸入端子係連接以接收上述第2選通信號之反轉延遲信號；上述第2時脈信號係經由上述輸出端子供應。
  18. 如請求項17之半導體裝置，其中上述修正電路進一步包括：第7反相器，其具有連接於上述第5反相器之上述輸入端子的輸入端子、及連接於上述第5與第6反相器中之p通道電晶體之閘極的輸出端子；以及第8反相器，其具有連接於上述第6反相器之上述輸入端子的輸入端子、及連接於上述第5與第6反相器中之n通道電晶體之閘極的輸出端子。
  19. 如請求項18之半導體裝置，其中上述資料鎖存電路包括第9與第10反相器，上述第9反相器具有連接於上述第10反相器之輸出端子的輸入端子、及連接於上述第10反相器之輸入端子與上述第4反相器之上述輸出端子的輸出端子，且 上述第4反相器之上述輸出信號經鎖存在：連接於上述第9反相器之上述輸出端子與上述第10反相器之上述輸入端子的上述資料鎖存電路之非反轉節點處、以及連接於上述第9反相器之上述輸入端子與上述第10反相器之上述輸出端子的上述鎖存電路之反轉節點處。
  20. 如請求項19之半導體裝置，其中根據上述第3與第4時脈信號控制上述第9反相器。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019008859A (ja) 2017-06-28 2019-01-17 東芝メモリ株式会社 半導体装置
US11233010B2 (en) 2019-12-31 2022-01-25 Advanced Semiconductor Engineering, Inc. Assembly structure and package structure
CN113131902B (zh) 2019-12-30 2023-04-11 杭州嘉楠耘智信息科技有限公司 时钟产生电路及应用其的锁存器和计算设备
JP7282699B2 (ja) 2020-01-21 2023-05-29 キオクシア株式会社 半導体記憶装置
JP2021141185A (ja) 2020-03-05 2021-09-16 キオクシア株式会社 半導体記憶装置
US11226772B1 (en) * 2020-06-25 2022-01-18 Sandisk Technologies Llc Peak power reduction management in non-volatile storage by delaying start times operations
JP2022051338A (ja) 2020-09-18 2022-03-31 キオクシア株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070104017A1 (en) * 2005-08-25 2007-05-10 Hsiang-I Huang Memory controller and memory system
US20070280034A1 (en) * 2006-05-30 2007-12-06 Masson Eric L System and method for performing low power dynamic trimming
TWI303413B (en) * 2005-05-02 2008-11-21 Mediatek Inc Signal processing circuits and methods, and memory syatems
US20140233292A1 (en) * 2010-05-25 2014-08-21 Samsung Electronics Co., Ltd. 3d semiconductor device

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5201055A (en) * 1989-11-03 1993-04-06 Compaq Computer Corporation Multiprocessing system includes interprocessor encoding and decoding logic used for communication between two cards through reduced addressing lines
JPH10228779A (ja) * 1997-02-18 1998-08-25 Toshiba Corp 半導体集積回路及び半導体記憶装置
US6018260A (en) 1997-08-06 2000-01-25 Lucent Technologies Inc. High-speed clock-enabled latch circuit
US6025738A (en) * 1997-08-22 2000-02-15 International Business Machines Corporation Gain enhanced split drive buffer
US6111446A (en) * 1998-03-20 2000-08-29 Micron Technology, Inc. Integrated circuit data latch driver circuit
JP2000065902A (ja) * 1998-08-25 2000-03-03 Mitsubishi Electric Corp 半導体装置
JP3510507B2 (ja) 1998-11-27 2004-03-29 Ｎｅｃマイクロシステム株式会社 ラッチ回路
JP2000187981A (ja) * 1998-12-22 2000-07-04 Mitsubishi Electric Corp 同期型半導体記憶装置
KR100382985B1 (ko) * 2000-12-27 2003-05-09 주식회사 하이닉스반도체 반도체 메모리의 데이터 출력회로 및 그 방법
JP4513323B2 (ja) * 2001-05-30 2010-07-28 株式会社日立製作所 半導体装置
CN1490784A (zh) * 2002-08-28 2004-04-21 松下电器产业株式会社 数据驱动器
KR100546338B1 (ko) * 2003-07-04 2006-01-26 삼성전자주식회사 데이터 비트 수에 따라 데이터 스트로브 신호를선택적으로 출력하는 버퍼 회로 및 시스템
KR100613447B1 (ko) * 2004-10-07 2006-08-21 주식회사 하이닉스반도체 데이터 래치회로 및 이를 이용한 반도체 장치
JP5224657B2 (ja) 2005-06-29 2013-07-03 株式会社東芝 半導体集積回路装置
JP4267002B2 (ja) * 2006-06-08 2009-05-27 エルピーダメモリ株式会社 コントローラ及びメモリを備えるシステム
US7768331B1 (en) * 2007-01-30 2010-08-03 Marvell International Ltd. State-retentive master-slave flip flop to reduce standby leakage current
US8243502B2 (en) * 2007-12-14 2012-08-14 Nec Corporation Nonvolatile latch circuit and logic circuit using the same
KR100922696B1 (ko) * 2008-01-23 2009-10-20 성균관대학교산학협력단 클럭 기반의 데이터 저장 장치와, 듀얼 펄스 생성 장치와,데이터 저장 장치
US8237481B2 (en) * 2008-04-25 2012-08-07 International Business Machines Corporation Low power programmable clock delay generator with integrated decode function
US7872516B2 (en) * 2008-11-25 2011-01-18 Oracle America, Inc. Precision pulse generator
KR20100097927A (ko) * 2009-02-27 2010-09-06 삼성전자주식회사 지연 동기 루프 및 이를 포함하는 전자 장치
JP4892044B2 (ja) * 2009-08-06 2012-03-07 株式会社東芝 半導体装置
KR101132800B1 (ko) * 2010-06-09 2012-04-02 주식회사 하이닉스반도체 데이터입력회로
JP5566941B2 (ja) * 2011-03-31 2014-08-06 株式会社東芝 入力回路
JP2012238744A (ja) * 2011-05-12 2012-12-06 Toshiba Corp 半導体集積回路
US8952740B2 (en) * 2013-02-01 2015-02-10 Industrial Technology Research Institute Pulsed latching apparatus and method for generating pulse signal of pulsed latch thereof
JP2014186777A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体記憶装置
JP2015231119A (ja) * 2014-06-04 2015-12-21 株式会社東芝 Ｄ型フリップフロップ及びクロック生成回路
US10169262B2 (en) * 2015-07-14 2019-01-01 Qualcomm Incorporated Low-power clocking for a high-speed memory interface
WO2017043113A1 (en) * 2015-09-11 2017-03-16 Kabushiki Kaisha Toshiba Memory device
JP2019008859A (ja) * 2017-06-28 2019-01-17 東芝メモリ株式会社 半導体装置
JP2019169208A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI303413B (en) * 2005-05-02 2008-11-21 Mediatek Inc Signal processing circuits and methods, and memory syatems
US20070104017A1 (en) * 2005-08-25 2007-05-10 Hsiang-I Huang Memory controller and memory system
US20070280034A1 (en) * 2006-05-30 2007-12-06 Masson Eric L System and method for performing low power dynamic trimming
US20140233292A1 (en) * 2010-05-25 2014-08-21 Samsung Electronics Co., Ltd. 3d semiconductor device

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