JP3397178B2 - ５０％デューティ補償回路 - Google Patents
５０％デューティ補償回路Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、５０％デューティ
補償回路に関し、特にクロックを分配した後のデューテ
ィを５０％に補償した５０％デューティ補償回路に関す
る。 【０００２】 【従来の技術】例えば、コンピュータシステムで使用す
るクロックは、図８に示すように、一般的にパルスの立
ち上がりエッジ１０１を使用する。しかし、近年では、
パルスの立ち下がりエッジ１０２を使用する場合があ
る。このようにすれば、パルス持続時間Ｔｐの間に、他
の処理を実行することが可能になるからである。この場
合には、クロック分配系後のデューティサイクル（Ｔｐ
／T、T＝1周期時間）を５０％に設定する必要がある。 【０００３】かかる要求に対する回答の一例として、特
開平０２―１１９4１０号公報（高精度５０％デユ−テ
イサイクル制御装置）の提案がある。この提案はオペア
ンプや抵抗を使用したアナログ方式のものであり、デュ
ーティ調整回路の出力信号のデューティを５０％に補償
している。 【０００４】 【発明が解決しようとする課題】しかしながら、この提
案によって開示された手法では、クロックを分配した後
のデューティは補償されていないという問題点があり、
また、アナログ方式であるためノイズに弱いという問題
点もある。 【０００５】そこで本発明の課題は、ノイズに強く、ク
ロックを分配した後のデューティを５０％に補償した５
０％デューティ補償回路を提供することにある。 【０００６】 【課題を解決するための手段】前記課題を解決するため
に本発明は、クロックに基づいて動作するクロック分配
系の出力パルス信号ＯＵＴ２を受け、該クロック分配系
の出力パルスを１周期時間の１／２だけ遅らせる第１の
遅延回路と、該第１の遅延回路の出力パルスを更に１周
期時間の１／２だけ遅らせる第２の遅延回路を備え、該
出力パルス信号ＯＵＴ２の１周期時間の１／２だけ遅延
した基準パルス信号ＲＥＦを生成する基準パルス信号生
成手段と、該基準パルス信号生成手段が生成した基準パ
ルス信号ＲＥＦの立上りと、前記クロック分配系の出力
パルス信号ＯＵＴ２の立下りとの位相を一致させ、パル
ス持続時間を１周期時間の１／２とするパルス幅調整手
段とを備えた構成としてある。 【０００７】このようにすれば、図２に示すように、出
力パルス信号ＯＵＴ２の立下りエッジＤｅ１とパルス基
準信号ＲＥＦの立上りエッジＲｅ３の位相を合わせるよ
うに出力パルス信号ＯＵＴ２のパルス幅を調整すること
が可能となり、デューティＴｐ１（パルス持続時間）／
Ｔ（１周期時間）＝５０％とすることができる。 【０００８】 【発明の実施の形態】以下、本発明を図示の実施例に基
づいて説明する。 ［I］本発明の概念説明 先ず、図１に示したブロック図および図２に示したタイ
ムチャートに基づいて、本発明の概念を説明する。図１
において、本発明の５０％デューティ補償回路は、基準
信号生成部１０とパルス幅調整部２０とを備えてなる。
３０はクロック分配系である。 【０００９】図１，図２に示すように、基準信号生成部
１０では、クロック分配系３０の出力をフィードバック
した信号OUT2を入力とし、信号OUT2における１周期時間
Ｔの１／２時間Ｔｄ１だけ遅延した基準パルス信号ＲＥ
Ｆを、第１の可変遅延器１１により生成する。ここに、
Ｔ＝Ｔｄ１＋Ｔｄ２、Ｔｄ１＝Ｔｄ２、Ｔｐ１はパルス
持続時間である。 【００１０】また、基準信号生成部１０では、基準パル
ス信号ＲＥＦより更に時間Ｔｄ２だけ遅延させた第２基
準パルス信号ＲＥＦ２を、第２の可変遅延器１２により
生成する。そして、ステップＳ１として、位相比較器
(図３の第１の位相比較器１３)により信号ＯＵＴ２の立
上りエッジＲｅ１と、第２基準パルス信号ＲＥＦ２の立
上りエッジＲｅ２の位相を比較し、位相を一致させる。 【００１１】パルス幅調整部２０では、ステップＳ２と
して、位相比較器(図３の第２の位相比較器２４)により
基準パルス信号ＲＥＦの立上りエッジＲｅ３と、信号OU
T2の立下りエッジＤｅ１の位相を比較し、位相を一致さ
せる。このようにすると、パルス持続時間Ｔｐ１が１周
期時間Ｔの１／２となり（Ｔｐ１＝Ｔ／２）、デューテ
ィが５０％となる（Ｔｐ／Ｔ＝５０％）。よって、クロ
ックを分配した後においても、確実にデューティを５０
％に確保できる。 【００１２】［II］第１実施例 （１）本実施例の構成 次に本実施例の構成を図３に基づいて説明する。 【００１３】基準信号生成部１０ 基準信号生成部１０は、第１の可変遅延器１１と、第２
の可変遅延器１２と、第１の位相比較器１３とを備えて
なる。 第１の可変遅延器１１：クロック分配系３０の出力信号
ＯＵＴ２を入力とし、信号ＯＵＴ２を遅延させた信号Ｒ
ＥＦを出力する（図４（Ａ）参照）。 第２の可変遅延器１２：第１の可変遅延器１１の出力信
号ＲＥＦを入力とし、信号ＲＥＦを遅延させた信号ＲＥ
Ｆ２を出力する（図４（Ａ）参照）。 第１の位相比較器１３：入力信号ＲＥＦ，信号ＯＵＴ２
から、第１，第２の可変遅延器１１，１２を制御する信
号ＵＤ２を出力する。ここで、第１の可変遅延器１１と、第２の可変遅延器１
２には、同一の制御信号ＵＤ２が入力されるので、前記
可変遅延器１１，１２は同一の遅延時間をもつことにな
る（図３参照）。 【００１４】パルス幅調整部２０ パルス幅調整部２０は、微分回路２１と、第３の可変遅
延器２２と、ＲＳラッチ２３と、第２の位相比較器２４
とを備えてなる。 微分回路２１：パルス入力信号ＩＮが入力され、そのパ
ルス幅を細くした信号ｄｔを出力する（図５（A）参
照）。 第３の可変遅延器２２：微分回路２１の出力信号ｄｔを
入力とし、信号ｄｔを遅延させた信号ｄｔ’を出力する
（図５（A）参照）。 ＲＳラッチ２３：ＲＳラッチ２３に信号ｄｔ及び信号ｄ
ｔ’を入力し、出力信号OUT１を出力する（図５（A）参
照）。 第２の位相比較器２４：入力信号ＲＥＦクロック（図５
（A）参照）から、第３の可変遅延器２２を制御する信
号UD１を出力する。 【００１５】なお、図３中の微分回路２１、ＲＳラッチ
２３、可変遅延器１１，１２，２２、位相比較器１３，
２４は全てデジタル回路を使用しており、ノイズに強い
という特徴を持つ。また、それらの回路構成は当業者に
とって周知であり、本発明とは直接関係しないので、そ
の詳細説明は省略する。 【００１６】（２）本実施例の動作 本実施例の動作は、「基準信号の生成」と、「パルス幅
の調整」という２つのフェーズに分かれる。 【００１７】基準信号の生成 図４は、基準信号生成部１０の動作を示すタイミングチ
ャートである。 ・クロック分配系３０からの「出力パルス信号」である
入力信号OUT2が、第１，第２の可変遅延器１１，１２を
通過して出力信号ＲＥＦ２となり、この出力信号ＲＥＦ
２と入力信号OUT2とが第１の位相比較器１３に入力す
る。 ・第１の位相比較器１３は、信号ＲＥＦ２と信号OUT2の
位相差が無くなるように、第１，第２の可変遅延器１
１，１２への制御信号UD２を出力する。 【００１８】・同一の遅延時間をもつ第１，第２の可変
遅延器１１，１２の遅延時間が合計で１周期時間Ｔとな
るときに、信号ＲＥＦ２と信号ＯＵＴ２は位相差が無く
なる。すなわち、図２に示した如く、第１の可変遅延器
１１の遅延時間をＴｄ１、第２の可変遅延器１２の遅延
時間をＴｄ２とすると、Ｔｄ１＋Ｔｄ２=１Ｔとなり、
Ｔｄ１=Ｔｄ２であるので、第１の可変遅延器１１の出
力信号ＲＥＦは信号ＯＵＴ２よりも１周期時間Ｔの半
分、遅延した信号になる。 【００１９】パルス幅の調整 図５は、パルス幅の調整の動作を示すタイミングチャー
トである。 ・パルス入力信号ＩＮを微分回路２１に入力して、信号
ＩＮのパルス幅を細くした出力信号ｄｔを生成する。 ・信号ｄｔを第３の可変遅延器２２に入力し、信号ｄｔ
を遅延させた信号ｄｔ’を出力する。 ・ＲＳラッチ２３に入力し信号ｄｔの立ち上がりと同じ
タイミングで立ち上がり、信号ｄｔ’の立ち上がりと同
じタイミングで立ち下がる信号OUT１を生成する。可変
遅延器１２の遅延時間をＴｄ２とすると、パルスの幅は
Ｔｄ２になる。 【００２０】・OUT１がクロック分配系３０を通過した
信号OUT2はOUT１に比べ、パルス幅が変動する。この変
動分をTcdとすると、信号OUT2のパルス幅はＴｄ１+Tcd
である。 ・信号OUT2をインバータで反転させた信号OUT3と信号Ｒ
ＥＦを第２の位相比較器２４に入力する。 ・第２の位相比較器２４は、信号OUT3と信号ＲＥＦの位
相差が無くなるようなように第３の可変遅延器２２への
制御信号UD１を出力する。 ・信号OUT3と信号ＲＥＦの位相差が無くなるのはＴｄ１
=Ｔｄ２+Tcdとなるときである。Ｔｄ１=１/２T（１周期
時間の半分）であるので、このとき信号OUT2のデューテ
ィは５０％になる。 【００２１】［ＩＩI］第２実施例 図６は本実施例のブロック図である。本実施例と前記第
１実施例との相違点は、ＲＳラッチ２３（図３参照）に
インバータ４１とNOR回路４２を挿入することで、ＲＳ
ラッチ２３部分の性能を改善した点である。 【００２２】図７は、第２の可変遅延器１２の遅延時間
Ｔｄ１が小さい為に、信号ｄｔのパルスが信号ｄｔ’の
パルスがともにHighになるような場合のタイミングチャ
ートである（図５と比較されたし）。 【００２３】第１実施例（図３）の構成だと、信号OUT
１は信号ｄｔの立ち上がりで立ち上がり、信号ｄｔ’の
立ち下がりで立ち下がるため（図５(Ａ)参照）、期待通
りの動作をしないおそれがある。 【００２４】そこで、信号ｄｔと信号ｄｔ’が共にHigh
にならないように制御する必要がある。図６の構成にす
ると、図７に示すように、信号OUT１は信号ｄｔの立ち
上がりで立ち上がり、信号ｄｔ’の立ち上がりで立ち下
がるため、信号ｄｔと信号ｄｔ’が共にHighになっても
良い回路になる。 【００２５】 【発明の効果】以上説明したように本発明によれば、ク
ロック分配系３０の出力からフィードバックした信号を
周期時間の半分だけ遅延した信号を生成し、その信号か
ら入力信号の立ち下がりを生成することでデューティを
５０％にすることができる。また、デジタル回路を使用
しているので、ノイズに強くする効果がある。
補償回路に関し、特にクロックを分配した後のデューテ
ィを５０％に補償した５０％デューティ補償回路に関す
る。 【０００２】 【従来の技術】例えば、コンピュータシステムで使用す
るクロックは、図８に示すように、一般的にパルスの立
ち上がりエッジ１０１を使用する。しかし、近年では、
パルスの立ち下がりエッジ１０２を使用する場合があ
る。このようにすれば、パルス持続時間Ｔｐの間に、他
の処理を実行することが可能になるからである。この場
合には、クロック分配系後のデューティサイクル（Ｔｐ
／T、T＝1周期時間）を５０％に設定する必要がある。 【０００３】かかる要求に対する回答の一例として、特
開平０２―１１９4１０号公報（高精度５０％デユ−テ
イサイクル制御装置）の提案がある。この提案はオペア
ンプや抵抗を使用したアナログ方式のものであり、デュ
ーティ調整回路の出力信号のデューティを５０％に補償
している。 【０００４】 【発明が解決しようとする課題】しかしながら、この提
案によって開示された手法では、クロックを分配した後
のデューティは補償されていないという問題点があり、
また、アナログ方式であるためノイズに弱いという問題
点もある。 【０００５】そこで本発明の課題は、ノイズに強く、ク
ロックを分配した後のデューティを５０％に補償した５
０％デューティ補償回路を提供することにある。 【０００６】 【課題を解決するための手段】前記課題を解決するため
に本発明は、クロックに基づいて動作するクロック分配
系の出力パルス信号ＯＵＴ２を受け、該クロック分配系
の出力パルスを１周期時間の１／２だけ遅らせる第１の
遅延回路と、該第１の遅延回路の出力パルスを更に１周
期時間の１／２だけ遅らせる第２の遅延回路を備え、該
出力パルス信号ＯＵＴ２の１周期時間の１／２だけ遅延
した基準パルス信号ＲＥＦを生成する基準パルス信号生
成手段と、該基準パルス信号生成手段が生成した基準パ
ルス信号ＲＥＦの立上りと、前記クロック分配系の出力
パルス信号ＯＵＴ２の立下りとの位相を一致させ、パル
ス持続時間を１周期時間の１／２とするパルス幅調整手
段とを備えた構成としてある。 【０００７】このようにすれば、図２に示すように、出
力パルス信号ＯＵＴ２の立下りエッジＤｅ１とパルス基
準信号ＲＥＦの立上りエッジＲｅ３の位相を合わせるよ
うに出力パルス信号ＯＵＴ２のパルス幅を調整すること
が可能となり、デューティＴｐ１（パルス持続時間）／
Ｔ（１周期時間）＝５０％とすることができる。 【０００８】 【発明の実施の形態】以下、本発明を図示の実施例に基
づいて説明する。 ［I］本発明の概念説明 先ず、図１に示したブロック図および図２に示したタイ
ムチャートに基づいて、本発明の概念を説明する。図１
において、本発明の５０％デューティ補償回路は、基準
信号生成部１０とパルス幅調整部２０とを備えてなる。
３０はクロック分配系である。 【０００９】図１，図２に示すように、基準信号生成部
１０では、クロック分配系３０の出力をフィードバック
した信号OUT2を入力とし、信号OUT2における１周期時間
Ｔの１／２時間Ｔｄ１だけ遅延した基準パルス信号ＲＥ
Ｆを、第１の可変遅延器１１により生成する。ここに、
Ｔ＝Ｔｄ１＋Ｔｄ２、Ｔｄ１＝Ｔｄ２、Ｔｐ１はパルス
持続時間である。 【００１０】また、基準信号生成部１０では、基準パル
ス信号ＲＥＦより更に時間Ｔｄ２だけ遅延させた第２基
準パルス信号ＲＥＦ２を、第２の可変遅延器１２により
生成する。そして、ステップＳ１として、位相比較器
(図３の第１の位相比較器１３)により信号ＯＵＴ２の立
上りエッジＲｅ１と、第２基準パルス信号ＲＥＦ２の立
上りエッジＲｅ２の位相を比較し、位相を一致させる。 【００１１】パルス幅調整部２０では、ステップＳ２と
して、位相比較器(図３の第２の位相比較器２４)により
基準パルス信号ＲＥＦの立上りエッジＲｅ３と、信号OU
T2の立下りエッジＤｅ１の位相を比較し、位相を一致さ
せる。このようにすると、パルス持続時間Ｔｐ１が１周
期時間Ｔの１／２となり（Ｔｐ１＝Ｔ／２）、デューテ
ィが５０％となる（Ｔｐ／Ｔ＝５０％）。よって、クロ
ックを分配した後においても、確実にデューティを５０
％に確保できる。 【００１２】［II］第１実施例 （１）本実施例の構成 次に本実施例の構成を図３に基づいて説明する。 【００１３】基準信号生成部１０ 基準信号生成部１０は、第１の可変遅延器１１と、第２
の可変遅延器１２と、第１の位相比較器１３とを備えて
なる。 第１の可変遅延器１１：クロック分配系３０の出力信号
ＯＵＴ２を入力とし、信号ＯＵＴ２を遅延させた信号Ｒ
ＥＦを出力する（図４（Ａ）参照）。 第２の可変遅延器１２：第１の可変遅延器１１の出力信
号ＲＥＦを入力とし、信号ＲＥＦを遅延させた信号ＲＥ
Ｆ２を出力する（図４（Ａ）参照）。 第１の位相比較器１３：入力信号ＲＥＦ，信号ＯＵＴ２
から、第１，第２の可変遅延器１１，１２を制御する信
号ＵＤ２を出力する。ここで、第１の可変遅延器１１と、第２の可変遅延器１
２には、同一の制御信号ＵＤ２が入力されるので、前記
可変遅延器１１，１２は同一の遅延時間をもつことにな
る（図３参照）。 【００１４】パルス幅調整部２０ パルス幅調整部２０は、微分回路２１と、第３の可変遅
延器２２と、ＲＳラッチ２３と、第２の位相比較器２４
とを備えてなる。 微分回路２１：パルス入力信号ＩＮが入力され、そのパ
ルス幅を細くした信号ｄｔを出力する（図５（A）参
照）。 第３の可変遅延器２２：微分回路２１の出力信号ｄｔを
入力とし、信号ｄｔを遅延させた信号ｄｔ’を出力する
（図５（A）参照）。 ＲＳラッチ２３：ＲＳラッチ２３に信号ｄｔ及び信号ｄ
ｔ’を入力し、出力信号OUT１を出力する（図５（A）参
照）。 第２の位相比較器２４：入力信号ＲＥＦクロック（図５
（A）参照）から、第３の可変遅延器２２を制御する信
号UD１を出力する。 【００１５】なお、図３中の微分回路２１、ＲＳラッチ
２３、可変遅延器１１，１２，２２、位相比較器１３，
２４は全てデジタル回路を使用しており、ノイズに強い
という特徴を持つ。また、それらの回路構成は当業者に
とって周知であり、本発明とは直接関係しないので、そ
の詳細説明は省略する。 【００１６】（２）本実施例の動作 本実施例の動作は、「基準信号の生成」と、「パルス幅
の調整」という２つのフェーズに分かれる。 【００１７】基準信号の生成 図４は、基準信号生成部１０の動作を示すタイミングチ
ャートである。 ・クロック分配系３０からの「出力パルス信号」である
入力信号OUT2が、第１，第２の可変遅延器１１，１２を
通過して出力信号ＲＥＦ２となり、この出力信号ＲＥＦ
２と入力信号OUT2とが第１の位相比較器１３に入力す
る。 ・第１の位相比較器１３は、信号ＲＥＦ２と信号OUT2の
位相差が無くなるように、第１，第２の可変遅延器１
１，１２への制御信号UD２を出力する。 【００１８】・同一の遅延時間をもつ第１，第２の可変
遅延器１１，１２の遅延時間が合計で１周期時間Ｔとな
るときに、信号ＲＥＦ２と信号ＯＵＴ２は位相差が無く
なる。すなわち、図２に示した如く、第１の可変遅延器
１１の遅延時間をＴｄ１、第２の可変遅延器１２の遅延
時間をＴｄ２とすると、Ｔｄ１＋Ｔｄ２=１Ｔとなり、
Ｔｄ１=Ｔｄ２であるので、第１の可変遅延器１１の出
力信号ＲＥＦは信号ＯＵＴ２よりも１周期時間Ｔの半
分、遅延した信号になる。 【００１９】パルス幅の調整 図５は、パルス幅の調整の動作を示すタイミングチャー
トである。 ・パルス入力信号ＩＮを微分回路２１に入力して、信号
ＩＮのパルス幅を細くした出力信号ｄｔを生成する。 ・信号ｄｔを第３の可変遅延器２２に入力し、信号ｄｔ
を遅延させた信号ｄｔ’を出力する。 ・ＲＳラッチ２３に入力し信号ｄｔの立ち上がりと同じ
タイミングで立ち上がり、信号ｄｔ’の立ち上がりと同
じタイミングで立ち下がる信号OUT１を生成する。可変
遅延器１２の遅延時間をＴｄ２とすると、パルスの幅は
Ｔｄ２になる。 【００２０】・OUT１がクロック分配系３０を通過した
信号OUT2はOUT１に比べ、パルス幅が変動する。この変
動分をTcdとすると、信号OUT2のパルス幅はＴｄ１+Tcd
である。 ・信号OUT2をインバータで反転させた信号OUT3と信号Ｒ
ＥＦを第２の位相比較器２４に入力する。 ・第２の位相比較器２４は、信号OUT3と信号ＲＥＦの位
相差が無くなるようなように第３の可変遅延器２２への
制御信号UD１を出力する。 ・信号OUT3と信号ＲＥＦの位相差が無くなるのはＴｄ１
=Ｔｄ２+Tcdとなるときである。Ｔｄ１=１/２T（１周期
時間の半分）であるので、このとき信号OUT2のデューテ
ィは５０％になる。 【００２１】［ＩＩI］第２実施例 図６は本実施例のブロック図である。本実施例と前記第
１実施例との相違点は、ＲＳラッチ２３（図３参照）に
インバータ４１とNOR回路４２を挿入することで、ＲＳ
ラッチ２３部分の性能を改善した点である。 【００２２】図７は、第２の可変遅延器１２の遅延時間
Ｔｄ１が小さい為に、信号ｄｔのパルスが信号ｄｔ’の
パルスがともにHighになるような場合のタイミングチャ
ートである（図５と比較されたし）。 【００２３】第１実施例（図３）の構成だと、信号OUT
１は信号ｄｔの立ち上がりで立ち上がり、信号ｄｔ’の
立ち下がりで立ち下がるため（図５(Ａ)参照）、期待通
りの動作をしないおそれがある。 【００２４】そこで、信号ｄｔと信号ｄｔ’が共にHigh
にならないように制御する必要がある。図６の構成にす
ると、図７に示すように、信号OUT１は信号ｄｔの立ち
上がりで立ち上がり、信号ｄｔ’の立ち上がりで立ち下
がるため、信号ｄｔと信号ｄｔ’が共にHighになっても
良い回路になる。 【００２５】 【発明の効果】以上説明したように本発明によれば、ク
ロック分配系３０の出力からフィードバックした信号を
周期時間の半分だけ遅延した信号を生成し、その信号か
ら入力信号の立ち下がりを生成することでデューティを
５０％にすることができる。また、デジタル回路を使用
しているので、ノイズに強くする効果がある。
【図面の簡単な説明】
【図１】本発明の概念を説明するブロック図である。
【図２】本発明の概念を説明するタイムチャートであ
る。 【図３】本発明の第１実施例のブロック図である。 【図４】同第１実施例を構成する基準信号生成部のタイ
ムチャートである。 【図５】同第１実施例を構成するパルス幅調整部のタイ
ムチャートである。 【図６】本発明の第２実施例のブロック図である。 【図７】同第２実施例を構成するパルス幅調整部のタイ
ムチャートである。 【図８】パルスの１周期時間，パルスの持続時間，立上
り，立下り，デューティ等を明示した図である。 【符号の説明】 ＤＨ ５０％デューティ補償回路 １０ 基準信号生成部 １１ 第１の可変遅延器 １２ 第２の可変遅延器 １３ 第１の位相比較器 ２０ パルス幅調整部 ２１ 微分回路 ２２ 第３の可変遅延器 ２３ ＲＳラッチ ２４ 第２の位相比較器 ３０ クロック分配系
る。 【図３】本発明の第１実施例のブロック図である。 【図４】同第１実施例を構成する基準信号生成部のタイ
ムチャートである。 【図５】同第１実施例を構成するパルス幅調整部のタイ
ムチャートである。 【図６】本発明の第２実施例のブロック図である。 【図７】同第２実施例を構成するパルス幅調整部のタイ
ムチャートである。 【図８】パルスの１周期時間，パルスの持続時間，立上
り，立下り，デューティ等を明示した図である。 【符号の説明】 ＤＨ ５０％デューティ補償回路 １０ 基準信号生成部 １１ 第１の可変遅延器 １２ 第２の可変遅延器 １３ 第１の位相比較器 ２０ パルス幅調整部 ２１ 微分回路 ２２ 第３の可変遅延器 ２３ ＲＳラッチ ２４ 第２の位相比較器 ３０ クロック分配系
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 クロックに基づいて動作するクロック分
配系の出力パルス信号を受け、該クロック分配系の出力
パルスを１周期時間の１／２だけ遅らせる第１の遅延回
路と、該第１の遅延回路の出力パルスを更に１周期時間
の１／２だけ遅らせる第２の遅延回路を備え、該出力パ
ルス信号の１周期時間の１／２だけ遅延した基準パルス
信号を生成する基準パルス信号生成手段と、 該基準パルス信号生成手段が生成した基準パルス信号の
立上りと、前記クロック分配系の出力パルス信号の立下
りとの位相を一致させ、パルス持続時間を１周期時間の
１／２とするパルス幅調整手段とを備えたことを特徴と
する５０％デューティ補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18891899A JP3397178B2 (ja) | 1999-07-02 | 1999-07-02 | ５０％デューティ補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18891899A JP3397178B2 (ja) | 1999-07-02 | 1999-07-02 | ５０％デューティ補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001024487A JP2001024487A (ja) | 2001-01-26 |
| JP3397178B2 true JP3397178B2 (ja) | 2003-04-14 |
Family
ID=16232174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18891899A Expired - Fee Related JP3397178B2 (ja) | 1999-07-02 | 1999-07-02 | ５０％デューティ補償回路 |
Country Status (1)
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1999
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