KR930008840A - 반도체 기억장치 - Google Patents

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KR930008840A
KR930008840A KR1019910017193A KR910017193A KR930008840A KR 930008840 A KR930008840 A KR 930008840A KR 1019910017193 A KR1019910017193 A KR 1019910017193A KR 910017193 A KR910017193 A KR 910017193A KR 930008840 A KR930008840 A KR 930008840A
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노부오 와타나베
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아오이 죠이치
가부시기가이샤 도시바
다카다이 마사다카
도시바 마이크로 일렉트로닉스 가부시기가이샤
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    • G—PHYSICS
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  • Microelectronics & Electronic Packaging (AREA)
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Abstract

본 발명의 반도체 장치는 메모리 셀이 매트릭스 모양으로 배치되고 외부와의 사이에서 랜덤하게 액세스되는 메모리셀 어레이(1a-1d,2a-2d)와, 상기 메모리셀 어레이의 1렬분의 데이터를 유지하여 외부와의 사이에서 시리얼하게 액세스되는 데이터 레지스터(4,5)와, 상기 메모리셀 어레이와 상기 데이터 레지스터와의 사이에서의 데이터 전송을 제어하는 데이터 트래스퍼게이트(31,3b)를 구비한 멀티포트 구성의 반도체 기억장치이다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일실시예에 의한 반도체 기억장치의 구성을 나타낸 블록도.
제2도는 동장치의 데이터 트랜스퍼 게이트의 구성을 나타낸 블록도.

Claims (1)

  1. 메모리셀이 매트릭스 모양으로 배치되고, 외부와의 사이에서 랜덤하게 액세스되는 메모리셀 어레이(1a-1d,2a-2d)와, 상기 메모리셀 어레이의 1렬 분의 데이터를 유지하여 외부와의 사이에서 시리얼하게 액세스 되는 데이터 레지스터(4,5)와, 상기 메모리셀 어레이와 상기 데이터 레지스터와의 사이에서의 데이터 전송을 제어하는 데이터 트래스퍼게이트(3a,3b)를 구비한 멀티포트 구성의 반도체 기억장치에 있어서, 상기 메모리셀 어레이는 컬럼 어드레스에 의해 분할된 제1의 메모리셀 어레이(1a-1d)와 제 2 의 메모리셀 어레이(2a-2d)가 컬럼 방향으로 교대로 배열되며, 상기 데이터 레지스터는 제1의 데이터 레지스터(4)와 제 2 의 데이터 레지스터(5)가 컬럼 방향으로 교대로 배열되고 있으며, 상기 데이터 트랜스퍼게이트는 상기 각각의 제1의 메모리셀 어레이와 상기 각각의 제1의 데이터 레지스터를 접속하는 게이트(25)와, 상기 각각의 제2의 메모리셀 어레이와 상기 각각의 제2의 데이터 레지스터를 접속하는 게이트(27)를 가지며, 다시 상기 제1 또는 제2의 메모리 셀 어레이와의 사이에서 연속적으로 데이터 전송할 수 있도록 상기 각각의 제1의 메모리셀 어레이와 상기 각각의 제2의 데이터 레지스터를 접속하는 게이트(26)와, 상기 각각의 제1의 메모리셀 어레이와 상기 각각의 제1의 데이타 레지스터를 접속하는 게이트(28)를 가지고 있는 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910017193A 1990-10-02 1991-10-01 반도체 기억장치 KR950001426B1 (ko)

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