JPH01277392A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01277392A JPH01277392A JP63108615A JP10861588A JPH01277392A JP H01277392 A JPH01277392 A JP H01277392A JP 63108615 A JP63108615 A JP 63108615A JP 10861588 A JP10861588 A JP 10861588A JP H01277392 A JPH01277392 A JP H01277392A
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- JP
- Japan
- Prior art keywords
- switches
- address
- line
- generating circuit
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 3
- 230000005669 field effect Effects 0.000 claims description 3
- 230000000295 complement effect Effects 0.000 claims description 2
- 230000007547 defect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000004913 activation Effects 0.000 description 2
- 208000003251 Pruritus Diseases 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＩＳ電界効果トランジスタによって構成さ
れた半導体集積回路に関するものである。
れた半導体集積回路に関するものである。
相補型ＭＩＳ電界効果トランジスタを用いたダイナミッ
クメモリにおいて、１チツプに構成された多数のメモリ
セルのうち、任意の一つを識別するだめのアドレス情報
は行アドレス起動（ｒｏｗ−ａｄｄｒｅｓｓ−ｓｔｒｏ
ｂｅ：ＲＡ Ｓ ）信号と列アドレス起動（ｃｏｌｕｍ
ｎ−ａｄｄｒｅｓｓ−ｓｔｒｏｂｅ；ＣＡＳ）信号によ
って起動される０列アドレス起動信号で起動された選択
信号により、特定のＤｉｇｉｔ線とＩ１０線を接続する
のがＹ−ｓｗｉｔｃｈであり、その選択信号を発生させ
るものがデコーダである。
クメモリにおいて、１チツプに構成された多数のメモリ
セルのうち、任意の一つを識別するだめのアドレス情報
は行アドレス起動（ｒｏｗ−ａｄｄｒｅｓｓ−ｓｔｒｏ
ｂｅ：ＲＡ Ｓ ）信号と列アドレス起動（ｃｏｌｕｍ
ｎ−ａｄｄｒｅｓｓ−ｓｔｒｏｂｅ；ＣＡＳ）信号によ
って起動される０列アドレス起動信号で起動された選択
信号により、特定のＤｉｇｉｔ線とＩ１０線を接続する
のがＹ−ｓｗｉｔｃｈであり、その選択信号を発生させ
るものがデコーダである。
第３図は、従来のデコーダ及びその周辺回路の例である
。実際には１つのＩ１０線に対して多数のデコーダが存
在するが簡単のために本図では２台（デコーダＡとＢ）
としている０本図の回路は、ＰチャネルＭＯ８）ランジ
スタＱＰＩ〜Ｑ ｐ ｒ。、ＮチャネルＭＯ８）ランジ
スタＱＮＩ〜Ｃｈ１４で構成されている。Ｑ）ｌ＠ ＃
ＱＮｒ ｐ ＱＮｒｓ ｙ ＱＮ１４がＹ−ｓｗｉｔ
ｃｈである。記号Ｎ ｒ 〜Ｎ ４は節点で、ＡＹ１〜
Ａｙ４とＢＹＩ〜ＢＹ４は列アドレス部分デコード信号
である。次にこの従来の回路の動作を説明する。
。実際には１つのＩ１０線に対して多数のデコーダが存
在するが簡単のために本図では２台（デコーダＡとＢ）
としている０本図の回路は、ＰチャネルＭＯ８）ランジ
スタＱＰＩ〜Ｑ ｐ ｒ。、ＮチャネルＭＯ８）ランジ
スタＱＮＩ〜Ｃｈ１４で構成されている。Ｑ）ｌ＠ ＃
ＱＮｒ ｐ ＱＮｒｓ ｙ ＱＮ１４がＹ−ｓｗｉｔ
ｃｈである。記号Ｎ ｒ 〜Ｎ ４は節点で、ＡＹ１〜
Ａｙ４とＢＹＩ〜ＢＹ４は列アドレス部分デコード信号
である。次にこの従来の回路の動作を説明する。
デコーダに入力される列アドレス部分デコード信号ＡＹ
１〜Ａ ｙ ４が全て゛旧ｇｈ’になると、節点Ｎｌが
’Ｌｏｗ’となりＹ−ｓｗｉｔｃｈの入力信号Ｎ２は゛
旧ｇｈｌとなる。そして、デコーダＡによって選択され
たＤｉｇｉｔとＩ１０線が接続される。
１〜Ａ ｙ ４が全て゛旧ｇｈ’になると、節点Ｎｌが
’Ｌｏｗ’となりＹ−ｓｗｉｔｃｈの入力信号Ｎ２は゛
旧ｇｈｌとなる。そして、デコーダＡによって選択され
たＤｉｇｉｔとＩ１０線が接続される。
上述した従来の回路は、列アドレスが変化して任意のデ
イジットを選択する場合に、デコーダに入力される列ア
ドレス部分デコード信号の変化時期が同じでないために
、一対のＩ１０線に対して多数のＹ−ｓｗｉｔｃｈが一
時的にＯＮＬ、Ｉ１０線の°Ｌｏｗ−１ｉｇｈ’結着が
遅れ列アドレス変化時からデータ出力までのアクセスが
遅れるという欠点がある。
イジットを選択する場合に、デコーダに入力される列ア
ドレス部分デコード信号の変化時期が同じでないために
、一対のＩ１０線に対して多数のＹ−ｓｗｉｔｃｈが一
時的にＯＮＬ、Ｉ１０線の°Ｌｏｗ−１ｉｇｈ’結着が
遅れ列アドレス変化時からデータ出力までのアクセスが
遅れるという欠点がある。
第４図は、その欠点を説明するためのＩ１０線の信号波
形である。Ａ区間は、１組のＹ−ｓｗｉｔｃｈがＯＮし
ているところである。列アドレスが変化して多数のＹ−
ｓｗｉｔｃｈがＯＮしている状態がＢ区間である。Ｉ１
０線の電位は、ＯＮしているＹ−ｓｗｉｔｃｈの数とそ
の旧ｇｉｔのデータによって大きく変化する。Ｃ区間は
変化した列アドレスによって選択されたＹ −ｓ ｗ
ｉ ｔ ｃ ｈが１組になり工１０線の電位が変化して
いる状態である。このように、多数のＹ−ｓｗｉｔｃｈ
が同時にＯＮしている状態が存在するために、逆データ
がＩ１０線に一端出力されアクセスが遅れるという欠点
がある。
形である。Ａ区間は、１組のＹ−ｓｗｉｔｃｈがＯＮし
ているところである。列アドレスが変化して多数のＹ−
ｓｗｉｔｃｈがＯＮしている状態がＢ区間である。Ｉ１
０線の電位は、ＯＮしているＹ−ｓｗｉｔｃｈの数とそ
の旧ｇｉｔのデータによって大きく変化する。Ｃ区間は
変化した列アドレスによって選択されたＹ −ｓ ｗ
ｉ ｔ ｃ ｈが１組になり工１０線の電位が変化して
いる状態である。このように、多数のＹ−ｓｗｉｔｃｈ
が同時にＯＮしている状態が存在するために、逆データ
がＩ１０線に一端出力されアクセスが遅れるという欠点
がある。
本発明は、アドレス変化時に多数のＹ−ｓｗｉｔｃｈが
ＯＮするのを防ぐために、アドレス変化によって発生さ
れる信号によってデコーダによる選択を一時的に解除す
るという特徴を有している。
ＯＮするのを防ぐために、アドレス変化によって発生さ
れる信号によってデコーダによる選択を一時的に解除す
るという特徴を有している。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例の回路図である。
本実施例は、ＰチャネルトランジスタＱＰＩ〜Ｑ□。、
ＮチャネルトランジスタＱＮ１〜ＱＮＩ？及びＡＴＤ発
生回路から構成されている。ＱＮ＠ ＋ ＱＮ？ ｅ
ＯＮＬ８ ＃Ｑ ＮＩｅがＹ−ｓｗｉｔｃｈである。記
号Ｎ １”Ｎｓは節点で、Ａｙ＋〜Ａｙ４とＢＹＩ〜Ｂ
Ｙ４は列アドレス部分デコー）’ 信号である。ＡＴＤ
発生回路とはアドレス変化を感知してワンショットの信
号を発生させる回路である。
ＮチャネルトランジスタＱＮ１〜ＱＮＩ？及びＡＴＤ発
生回路から構成されている。ＱＮ＠ ＋ ＱＮ？ ｅ
ＯＮＬ８ ＃Ｑ ＮＩｅがＹ−ｓｗｉｔｃｈである。記
号Ｎ １”Ｎｓは節点で、Ａｙ＋〜Ａｙ４とＢＹＩ〜Ｂ
Ｙ４は列アドレス部分デコー）’ 信号である。ＡＴＤ
発生回路とはアドレス変化を感知してワンショットの信
号を発生させる回路である。
次に本実施例の動作説明をする。第２図は、工１０線と
節点Ｎ、の信号波形である。Ａ区間は、１組のＹ−ｓｗ
ｉｔｃｈがＯＮしているところである。列アドレスが変
化するとＡＴＤ発生回路が動作し、節点Ｎ、が゛旧ｇｈ
’になり全てのＹ−ｓｗｉｔｃｈがＯＦＦとなる。さら
に、ＮチャネルトランジスタＱＮｌｆがＯＮするために
ＩｌｏとＴ７ではほぼ中間電位となる。これがＢ区間で
ある。Ｃ区間は、変化した列アドレスによって選択され
たＹ−ｓｗｉｔｃｈが１組だけ活性化されＩ１０線の電
位が変化している状態である。
節点Ｎ、の信号波形である。Ａ区間は、１組のＹ−ｓｗ
ｉｔｃｈがＯＮしているところである。列アドレスが変
化するとＡＴＤ発生回路が動作し、節点Ｎ、が゛旧ｇｈ
’になり全てのＹ−ｓｗｉｔｃｈがＯＦＦとなる。さら
に、ＮチャネルトランジスタＱＮｌｆがＯＮするために
ＩｌｏとＴ７ではほぼ中間電位となる。これがＢ区間で
ある。Ｃ区間は、変化した列アドレスによって選択され
たＹ−ｓｗｉｔｃｈが１組だけ活性化されＩ１０線の電
位が変化している状態である。
以上説明したように本発明は、アドレス変化によって発
生される信号によってデコーダによる選択を一時的に解
除することにより、アドレス変化時に多数のＹ−ｓｗｉ
ｔｃｈが０ＮＬＩ１０線に逆データがでるのを防ぎ、ア
クセスを速くできるという効果がある。
生される信号によってデコーダによる選択を一時的に解
除することにより、アドレス変化時に多数のＹ−ｓｗｉ
ｔｃｈが０ＮＬＩ１０線に逆データがでるのを防ぎ、ア
クセスを速くできるという効果がある。
第１図は本発明の一実施例の回路図、第３図は従来の回
路図である。又、第２図と第４図は回路動作を説明する
ためのＩ１０線と節点Ｎ、の信号波形である。 回路図中の記号の説明 Ｑｐｔ〜ＱＰＩ。・・・・・・ＰチャネルＭＯ３）ラン
ジスタ、ＱＮＩ〜ＱＮＩ？・・・・・・ＮチャネルＭＯ
８）ランジスタ、Ｎ１〜Ｎ、・・・・・・節点、Ａ ｙ
１〜ＡＹ４． ＢＹＩ〜ＢＹ４・・・・・・列アドレ
ス部分デフード信号、Ｉｌｏ。 ■７万・・・・・・工１０線、Ｄｉｇｉｔ、 Ｄｉｇｉ
ｔ・・団・Ｄｉｇｉｔ線、Ａ、Ｂ、Ｃ・・・・・・時間
的区間。 代理人 弁理士 内 原 晋 扁１図 第２回 第３ 図 叫門 Ｍ４図
路図である。又、第２図と第４図は回路動作を説明する
ためのＩ１０線と節点Ｎ、の信号波形である。 回路図中の記号の説明 Ｑｐｔ〜ＱＰＩ。・・・・・・ＰチャネルＭＯ３）ラン
ジスタ、ＱＮＩ〜ＱＮＩ？・・・・・・ＮチャネルＭＯ
８）ランジスタ、Ｎ１〜Ｎ、・・・・・・節点、Ａ ｙ
１〜ＡＹ４． ＢＹＩ〜ＢＹ４・・・・・・列アドレ
ス部分デフード信号、Ｉｌｏ。 ■７万・・・・・・工１０線、Ｄｉｇｉｔ、 Ｄｉｇｉ
ｔ・・団・Ｄｉｇｉｔ線、Ａ、Ｂ、Ｃ・・・・・・時間
的区間。 代理人 弁理士 内 原 晋 扁１図 第２回 第３ 図 叫門 Ｍ４図
Claims (1)
- 相補型ＭＩＳ電界効果トランジスタによって構成された
多入力ＮＡＮＤ型デコーダを有する半導体集積回路にお
いて、アドレス変化によって発生される信号によってデ
コーダによる選択を一時的に解除することを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63108615A JPH01277392A (ja) | 1988-04-28 | 1988-04-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63108615A JPH01277392A (ja) | 1988-04-28 | 1988-04-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01277392A true JPH01277392A (ja) | 1989-11-07 |
Family
ID=14489287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63108615A Pending JPH01277392A (ja) | 1988-04-28 | 1988-04-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01277392A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5838488B1 (ja) * | 2014-04-22 | 2016-01-06 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置 |
-
1988
- 1988-04-28 JP JP63108615A patent/JPH01277392A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5838488B1 (ja) * | 2014-04-22 | 2016-01-06 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置 |
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