TW201604880A - 電流檢測電路及半導體記憶裝置 - Google Patents

Abstract

本發明提供一種電流檢測電路，能夠高速地檢測出流過微細的位元線構造的電流。本發明的分頁緩衝器/感測電路170包括：電晶體TP3，在預充期間中對節點SNS預充電，在放電期間中供給被設定好目標的定電流給節點SNS；電晶體TN3，根據預充電至節點SNS的電壓對位元線預充電；電晶體TP2，連接至節點SNS。電晶體TP2在放電期間，檢測出是否有比電晶體TP3供給的定電流大的電流從位元線放電，並輸出檢測結果至節點SENSE。

Description

電流檢測電路及半導體記憶裝置

本發明係有關於檢測出流動於位元線的電流的電流感測，且特別有關於半導體記憶裝置的電流檢測型的感測電路。

第1圖係顯示習知的快閃記憶體的位元線選擇電路及分頁緩衝器/感測電路的一例。在此，一對的位元線，即，以偶數位元線GBL_e以及奇數位元線GBL_o為例。位元線選擇電路10具有連接至偶數位元線GBL_e的偶數選擇電晶體SEL_e、連接至奇數位元線GBL_o的奇數選擇電晶體SEL_o、連接至偶數位元線GBL_e與假想電位VIR之間的偶數偏壓選擇電晶體YSEL_e、連接至奇數位元線GBL_o與假想電位VIR之間的奇數偏壓選擇電晶體YSEL_o、連接至偶數選擇電晶體SEL_e及奇數選擇電晶體SEL_o的共通節點N1的位元線選擇電晶體BLS。偶數位元線GBL_e及奇數位元線GBL_o與共通的源極線SL之間連接有NAND串列NU。

感測電路20具有供給預充電位給位元線的預充電晶體BLPRE、連接至形成在預充電晶體BLPRE與位元線選擇電晶體BLS之間的感測節點SN的電容C、將感測節點SN的電位傳輸至拴鎖電路22的傳輸電晶體BLCD等。

偶數位元線GBL_e被選擇時，奇數位元線GBL_o不被選擇，偶數選擇電晶體SEL_e、位元線選擇電晶體BLS導通、奇數選擇電晶體SEL_o不導通。奇數位元線GBL_o被選擇時，偶數位元線GBL_e不被選擇，奇數選擇電晶體SEL_o、位元線選擇電晶體BLS導通、偶數選擇電晶體SEL_e不導通。以這種方式，1個感測電路10共通地被偶數位元線GBL_e及奇數位元線GBL_o使用。

專利文獻1等揭露了，在讀出動作中，偶數位元線GBL_e被選擇，偶數偏壓選擇電晶體YSEL_e非導通，奇數偏壓選擇電晶體YSEL_o導通，奇數位元線GBL_o藉由假想電位VIR而被供給GND電位。相對地，奇數位元線GBL_o被選擇，偶數偏壓選擇電晶體YSEL_e導通，奇數偏壓選擇電晶體YSEL_o非導通，偶數位元線GBL_e藉由假想電位VIR而被供給GND電位。像這樣，進行偶數位元線的讀出時，供給GND電位至奇數位元線，進行奇數位元線的讀出時，供給GND電位至偶數位元線，藉此實現了位元線的遮蔽，來減低由於鄰接的位元線之間的電容耦合而產生的雜訊。

[先行技術文獻]

[專利文獻]

專利文獻1：特開平11-176177號公報

[發明概要]

第1圖所示的感測電路20是所謂的電壓檢測型的感測電路，透過預充電晶體BLPRE等供給預充電位給偶數位元 線GBL_e或奇數位元線GBL_o，之後，因應被選擇的記憶胞的記憶狀態對位元線放電，然後在感測節點SN檢測出該放電狀態。

然而，這種電壓檢測型的感測電路會有當位元線為微細構造時要縮短感測的時間就變得相當困難的問題。也就是說，當位元線的線寬或位元線的間隔變得更微細，位元線的阻抗就會變大，且位元線之間的電容耦合也會變大，因此要將位元線預充至一定的電壓相當費時。特別是，在位元線遮蔽讀取動作中，鄰接的位元線被遮蔽而處於GND電位，因而使得往選擇位元線的預充時間拉長。

另一方面，被抹除的記憶胞的臨界值不均勻，在讀出動作時，流過位元線的電流就不一定會固定。因此，即使使用電流檢測型的感測電路來取代電壓檢測型的感測電路，也需要能夠判定流過位元線的微小的電流的能力。

本發明為了解決上述課題，以提出一種能夠高速地檢測出流過微細的位元線構造的電流之電流檢測電路為目的。本發明更以提出一種具有電流檢測型的感測電路之半導體記憶裝置為目的。

本發明的電流檢測電路，包括：第1供給電路，可設定要檢測的電流值，可將對應到設定的電流值的定電流供給至第1節點；第2供給電路，連接於上述第1節點與一位元線之間，當上述位元線的電流放電時，可將供給至上述第1節點的 電流供給至上述位元線；以及判斷電路，連接至上述第1節點，判斷是否有比上述第1供給電路所供給的上述定電流大的電流從上述位元線放電。

在一個實施例中，第1供給電路更能夠對上述第1節點預充電，第2供給電路藉由預充至上述第1節點的電壓來對上述位元線預充電。在一個實施例中，上述判斷電路包括上述第1節點的電壓連接至其閘極的感測電晶體，上述感測電晶體在第2節點產生因應上述第1節點電壓的電壓。在一個實施例中，該第2供給電路包括連接至上述第1節點與上述位元線之間的MOS電晶體，以及監控上述位元線的電壓的監控電路，上述監控電路在上述位元線的電壓下降時會使上述MOS電晶體的阻抗減小。在一個實施例中，上述第1供給電路包括可程式化的儲存電路，寫入用以設定要檢測的電流值的資料，上述第1供給電路根據儲存的資料供給定電流至上述第1節點。在一個實施例中，上述第1供給電路包括連接於電源與上述第1節點之間的MOS電晶體，上述MOS電晶體會因應施加於其閘極的電流而供給定電流至上述第1節點。

本發明的半導體記憶裝置，包括：記憶體陣列，由複數的記憶胞所形成；感測電路，連接至上述記憶體陣列的複數的位元線，其中上述感測電路包括複數個上述構造的電流檢測電路，複數個上述電流檢測電路的每一者連接至各個位元線。

在一個實施例中，上述記憶體陣列包括記憶胞串聯而成的NAND串列，上述複數的電流檢測電路分別連接至各 NAND串列所連接的上述位元線。在一個實施例中，上述複數的電流檢測電路在進行被選擇的頁的讀出動作時，於預充期間中，供給預充電壓至上述第1節點，於位元線的放電期間中，供給定電流至上述第1節點。在一個實施例中，上述電流檢測電路的定電流設定為比流過抹除記憶胞的電流的最小值更小的值。在一個實施例中，上述複數的電流檢測電路包括拴鎖電路，用以保持被選擇的頁的讀出結果。

在其他態樣下，上述記憶胞為可變阻抗元件，儲存可逆的且非揮發的資料，上述複數的電流檢測電路分別連接至各可變阻抗元件所連接的上述位元線。在一個實施例中，上述複數的電流檢測電路的定電流設定在被SET的上述可變阻抗元件所流過的電流與被RESET的上述可變阻抗元件所流過的電流之間。

根據本發明，能夠高速地檢測出流過微細的位元線構造的電流。而且，在具備電流檢測電路的半導體記憶裝置中，能夠縮短資料讀出所需要的時間。

10‧‧‧位元線選擇電路

20‧‧‧感測電路

22‧‧‧拴鎖電路

100‧‧‧快閃記憶體

110‧‧‧記憶體陣列

120‧‧‧輸出入緩衝器

130‧‧‧位址暫存器

140‧‧‧資料暫存器

150‧‧‧控制器

160‧‧‧字元線選擇電路

170‧‧‧分頁緩衝器/感測器

172‧‧‧拴鎖電路

180‧‧‧行選擇電路

190‧‧‧內部電壓產生電路

200‧‧‧可程式化暫存器

Ax‧‧‧列位址資訊

Ay‧‧‧行位址資訊

BLCD‧‧‧傳輸電晶體(驅動信號)

BLS‧‧‧位元線選擇電晶體

BLPRE‧‧‧預充電晶體

BLK(0)、BLK(1)、...、BLK(m)‧‧‧塊

BL1~BLm‧‧‧位元線

C‧‧‧電容

C1、C2、C3‧‧‧控制信號

DL、/DL‧‧‧資料線

GBL0、GBL1、...、GBLn-1、GBLn‧‧‧位元線

GBL_o‧‧‧奇數位元線

GBL_e‧‧‧偶數位元線

IREFA、IREFB、IREFC‧‧‧驅動信號

SEL_o‧‧‧奇數選擇電晶體

SEL_e‧‧‧偶數選擇電晶體

SL‧‧‧源極線

SN‧‧‧感測節點

SGD、SGS‧‧‧選擇閘極線(選擇閘極信號)

TD‧‧‧位元線選擇電晶體

TS‧‧‧源極線選擇電晶體

TP1、TP2、TP3‧‧‧P型MOS電晶體

TN1、TN2、TN3、TN4‧‧‧N型MOS電晶體

SNS、TOBL、SENSE、N1‧‧‧節點

YSEL_o‧‧‧奇數偏壓選擇電晶體

YSEL_e‧‧‧偶數偏壓選擇電晶體

MCi(i=0、1、...、31)、M11~Mmn‧‧‧記憶胞

NU‧‧‧NAND串列、串列單元

VIR‧‧‧假想電位

Vers‧‧‧抹除電壓

Vprog‧‧‧程式化電壓

Vpass‧‧‧通過電壓

Vread‧‧‧讀出通過電壓

WL0、WL1、WL2、...、WL31‧‧‧字元線

第1圖係顯示習知的快閃記憶體的位元線選擇電路及分頁緩衝器/感測電路的一例。

第2圖係顯示本發明一實施例的快閃記憶體的構成例的方塊圖。

第3圖係顯示本發明一實施例的快閃記憶體的NAND串列 的構造的電路圖。

第4圖係顯示在本發明一實施例的快閃記憶體的各動作時施加於各部的電壓的表格。

第5圖係顯示本發明一實施例的分頁緩衝器/感測電路的構造的電路圖。

第6圖係用以說明本發明一實施例的分頁緩衝器/感測電路的動作的時序圖。

第7係說明選擇記憶胞為抹除記憶胞時的電流I_CELL與目標的關係圖。

第8A圖係說明抹除記憶胞與程式化記憶胞的位元線間的放電時的電容耦合。

第8B圖係顯示消除記憶胞與程式化記憶胞的位元線的電壓下降。

第9圖係顯示本發明第2實施例的分頁緩衝器/感測電路的構造的電路圖。

第10圖係顯示本發明第3實施例的阻抗變化型記憶體陣列的例示圖。

第11圖係顯示在阻抗變化型記憶體的可變阻抗元件的設置/重置時流過的電流與分佈的關係。

第12圖係顯示本發明第3實施例的阻抗變化型記憶體的感測電路。

以下，說明本發明較佳的實施型態，以快閃記憶體及阻抗變化型記憶體為例，做為使用電流檢測型的感測電路 的半導體記憶裝置。

第2圖係顯示本發明實施例的快閃記憶體的一構成例。然而，於此所表示的快閃記憶體為例示，本發明並不限定於這種構造。本實施例的快閃記憶體100包括：記憶體陣列110，由配置成行列狀的複數記憶胞所形成；輸出入緩衝器120，連接至外部輸出入端子I/O並保持輸出入資料；位址暫存器130，接收來自輸出入緩衝器120的位址資料；資料暫存器140，保持輸出入的資料；控制器150，根據來自輸出入緩衝器120的指令資料和外部的控制信號(圖中未顯示的晶片致能或位址拴鎖致能等)來供給控制各部的控制信號C1、C2、C3等；字元線選擇電路160，將來自位址暫存器130的列位址資訊Ax解碼並根據解碼的結果來進行塊的選擇以及字元線的選擇等；分頁緩衝器/感測器170，保持從字元線選擇電路160所選擇的頁所讀出的資料以及保持寫入被選擇的頁的寫入資料；行選擇電路180，將來自位址暫存器130的行位址資訊Ay解碼並根據解碼的結果來選擇分頁緩衝器170內的行資料；內部電壓產生電路190，產生資料的讀出、程式化、抹除等所需要的電壓(程式化電壓Vprog、通過電壓Vpass、讀出通過電壓Vread、抹除電壓Vers等)。

記憶體陣列110具有配置於行方向的複數的塊BLK(0)、BLK(1)、...、BLK(m)。塊的一側的端部配置有分頁緩衝器/感測電路170。但是分頁緩衝器/感測電路170也可以配置於塊的另一側的端部，或者是配置於兩側的端部。

1個記憶體塊如第3圖所示，由複數個NAND串列單 元NU，每個NAND串列單元NU由複數的記憶胞串聯而成。1個記憶塊內有n+1個串列單元NU排列於列方向。串列單元NU包括串聯的複數的記憶胞MCi(i=0、1、...、31)、連接於一側的端部上的記憶胞MC31的汲極端的選擇電晶體TD、連接於另一側的端部上的記憶胞MC0的源極端的選擇電晶體TS。選擇電晶體TD的汲極連接至對應的1條位元線GBL，選擇電晶體TS的源極連接至共通的源極線SL。

記憶胞MCi的控制閘極連接至字元線WLi，選擇電晶體TD、TS的閘極連接至與字元線WL平行的選擇閘極線SGD、SGS。字元線選擇電路160根據列位址Ax選擇記憶塊時，透過該記憶塊的選擇閘極信號SGS、SGD來選擇地驅動選擇電晶體TD、TS。

記憶胞典型來說為MOS構造，包含為形成於P井內的N型擴散領域的源極/汲極、形成於源極/汲極間的通道上的通道氧化膜、形成於通道氧化膜上的浮動閘極(電荷蓄積層)、以及透過介電體膜形成於浮動閘極上的控制閘極。浮動閘極沒有蓄積電荷時，也就是寫入資料「1」時，臨界電壓值是負的狀態，記憶體為常開。浮動閘極有蓄積電荷時，也就是寫入資料「0」時，臨界電壓值轉變為正，記憶體為常關。

第4圖係顯示在快閃記憶體的各動作時所施加的偏壓電壓的例示的表格。讀出動作中，對位元線施加正的電壓，對被選擇的字元線施加電壓(例如0V)，對非選擇的字元線施加通過電壓Vpass(例如4.5V)，對選擇閘極線SGD、SGS施加正的電壓(例如4.5V)，以開啟位元線選擇電晶體TD、源極線選 電晶體TS，以及對共通源極線施加0V。程式化(寫入動作)中，對被選擇的字元線施加高電壓的程式化電壓Vprog(15~20V)，對非選擇的字元線施加中間電位(例如10V)，開啟位元線選擇電晶體TD、關閉源極線選擇電晶體TS，並對位元線GBL施加對應於「0」或「1」的資料的電位。抹除動作中，對塊內被選擇的字元線施加0V，對P井施加高電壓(例如20V)，將浮動閘極的電子拉出至基板，藉此以塊為單位抹除資料。

本實施例較佳的態樣中，快閃記憶體100不具備第1圖所示的如習知技術的快閃記憶體的位元線選擇電路10。也就是說，本實施例的快閃記憶體100在讀出動作中不進行偶數位元線與奇數位元線的選擇，而同時選擇全部的位元線(全位元線)。因此，本實施例的分頁緩衝器/感測電路170對於全部的位元線是以一對一的關係設置，如第3圖所示，1個塊具有n+1條位元線時，分頁緩衝器/感測電路170就具備連接至n+1條位元線的n+1個感測放大器。

第5圖係顯示本實施例的分頁緩衝器/感測電路170。此分頁緩衝器/感測電路170連接1條位元線。分頁緩衝器/感測電路170包括P型MOS電晶體TP1，串聯於VDD電源(例如2V)與基準電位(GND)之間；N型MOS電晶體TN1；P型MOS電晶體TP2，串聯於VDD電源(例如2V)與基準電位(GND)之間；N型MOS電晶體TN2；P型MOS電晶體TP3，連接於VDD電源(例如2V)與節點SNS之間；N型MOS電晶體TN3，連接於節點SNS與節點TOBL之間；傳輸電晶體TN4，連接於節點SENSE，以及拴鎖電路172，連接於傳輸電晶體TN4。

電晶體TP1、TN2、TP3、TN4的各閘極連接有從控制器150供給的驅動信號IREFA、IREFB、IREFC、BLCD，控制電晶體TP1、TN2、TP3、TN4的動作。連接電晶體TP1與電晶體TN1的節點N1連接至電晶體TN3的閘極。連接至位元線GBL的節點TOBL回授連接至電機挺TN1的閘極。

電晶體TP1，做為電流源，因應驅動信號IREFB供給一定的電流至節點N1。較佳的是，電晶體TP1在預充期間設定閘極電壓CAS，使得比電晶體TN3的臨界電壓值V_THTN3稍大的值(V_THTN3+α(α=0.1~0.2V))預充至節點TOBL或位元線GBL，又在放電期間設定閘極電壓CAS，為了使得做為電流源動作的電晶體TP3所供給的電流I_TP3能夠流過，電晶體TN3在預充期間根據閘極電壓CAS來設定節點TOBL或位元線GBL的預充電壓。

全位元線方式的讀出動作中，全部的位元線幾乎同時被預充至相同電位，因此能夠幾乎忽略使用位元線遮蔽方式時所產生的位元線間的電容耦合下的負載。也就是說，位元線遮蔽方式下，預充至被選擇的位元線的電壓變得不容易因為鄰接的非選擇的位元線的GND電位而上昇。因此，本實施例的感測電路比起位元線遮蔽方式或電壓檢測型，能夠減小預充電壓，藉由減小預充電壓，能夠縮短預充至位元線的時間。

電晶體TP3被驅動信號IREFA控制，在預充期間中預充VDD電壓至節點SNS，在放電期間中做為電流源供給節點SNS微小的電流I_TP3。此電流I_TP3如後所述地，決定感測電路檢測的目標電流。

電晶體TP2的閘極連接至節點SNS。在預充期間，節點SNS為VDD電壓，使電晶體TP2關閉。在放電期間，節點SNS所顯示的電位會對應到因應選擇記憶胞的記憶狀態變化的位元線GBL或節點TOBL的電位，而這個電位會使電晶體TP2開啟或關閉。藉此，節點SENSE會產生對應到資料「0」或「1」的電壓。電晶體TP2與地之間更連接電晶體TN2，其閘極被供給驅動信號IREFC。在放電期間，電晶體TN2被驅動信號IREFC驅動至開啟的狀態。

節點SENSE更連接至電晶體TN4。電晶體TN4的閘極連接至驅動信號BLCD，在感測期間驅動信號BLCD遷移至高位準，節點SENSE的電位轉移至拴鎖電路172。拴鎖電路172根據從節點SENSE接收的電位而保持資料「0」或「1」，並將其輸出至資料線DL、/DL。

電晶體TN1的閘極回授連接至節點TOBL。電晶體TN1監控節點TOBL的電壓，因應節點TOBL的電壓而開啟或關閉。具體來說，在放電期間，程式化的記憶胞的位元線的電壓會與抹除的記憶胞的位元線的電壓下降產生電容耦合而一時地下降，此時電晶體TN1關閉。因為電晶體TN1關閉，使得節點N1的電壓CAS上升，電晶體TN3的傳導性降低。直到程式化的記憶胞的位元線的電壓恢復到原本的電壓為止，無法實質地進行位元線的感測，但這種回授連接方式縮短了程式化的記憶胞的位元線的下降電壓所要恢復的時間，結果縮短了至感測為止的時間。

接著，參照第6圖所示的時序圖說明本實施例的分 頁緩衝器/感測電路的動作。控制器150透過輸出入緩衝器接受讀出動作的指令或位址資訊後，對各部進行控制來進行讀出動作。

時間T1~T2是預充期間。源極線SL被供給0V。驅動信號IREFA從VDD遷移至0V，電晶體TP3成為完全開啟的狀態，VDD電壓預充至節點SNS。驅動信號IREFB在時間T1從0V遷移至一定的偏壓電壓，使電晶體TP1具有做為電流源的機能。

較佳的態樣下，電晶體TP1所供給的電流與電晶體TP3做為電流源動作時所供給的電流I_TP3幾乎相等。在時間T1，節點TOBL為0V，電晶體TN1關閉。此時，供給至電晶體TN3的閘極的CAS電壓的大小使得V_THTN3+α(α=0.1~0.2V)的預充電壓被設定至節點TOBL或位元線GBL。也就是說CAS電壓設定至2V_THTN3+α。電晶體TN3的閘極、源極間的電壓比電晶體TN3的臨界電壓值V_THTN3高的期間，電晶體TN3導通，預充至節點SNS的電荷轉移至節點TOBL。這樣一來，節點TOBL及位元線GBL被預充至V_THTN3+α的電壓。

節點TOBL到達預充電壓時，電晶體TN1開啟，因此閘極電壓CAS下降。例如，臨界電壓值V_THTN1=臨界電壓值V_THTN3時，閘極電壓CAS成為V_THTN3+α。而電晶體TN3成為非導通狀態，位元線GBL成為浮動狀態。在預充期間，驅動信號IREFC、BLCD為0V，電晶體TN2、TN4關閉。

時間T2至時間T3是放電期間。在時間T2，驅動信號IREFA從0V遷移至既定的偏壓電壓。在放電期間，電晶體TP3具有做為電流源的機能，供給電流I_TP3。電流I_TP3決定感測電路 檢測出的目標電流。換言之，假設在快閃記憶體的讀出動作時使流過NAND串列(選擇的記憶胞為抹除記憶胞)的電流為I_CELL，I_TP3就會設定為能夠檢測出I_CELL的電流的大小。例如，選擇的記憶胞為抹除記憶胞的NAND串列所流過的電流為大約0.2μA的話，會設定I_TP3=0.1μA。然而，抹除記憶胞的臨界值會有不均一的狀況，被深抹除的記憶胞的情況下會流過大的電流，被淺抹除的記憶胞的情況下會流過小的電流，因此I_TP3設定為能夠檢測出被淺抹除的記憶胞的電流的大小。

另一方面，字元線選擇電路160施加0V至選擇的塊中被選擇的字元線，施加通過電壓(例如4.5V)至非選擇的字元線。選擇記憶胞為程式化記憶胞(資料「0」)的話，選擇記憶胞在被選擇字元線施加0V的話不會開啟。因此NAND串列不導通，位元線GBL、節點TOBL的電壓不變化。因而，電晶體TN3不導通，節點SNS的電壓不變化，電晶體TP2維持關閉。在時間T2，驅動信號IREFC從0V遷移至既定的電壓V1(V1>V_THTN2)，使電晶體TN2開啟，電晶體TN2流過一定的偏壓電流。例如，電晶體TN2被設定為流過與電晶體TP3的電流I_TP3相等的偏壓電流。這樣一來，節點SENSE被拉至GND電位。因此，電晶體TP2若是關閉的話，節點SENSE就會維持在低位準。

選擇記憶胞為抹除記憶胞(資料「1」)的話，選擇記憶胞被選擇字元線施加通過電壓而開啟。NAND串列導通。因此，位元線GBL、節點TOBL的電荷放電至源極線SL。回應於節點TOBL的電壓下降，電晶體TN3的閘極、源極間的電壓變 得比臨界電壓值V_THTN3大，電晶體TN3導通，節點SNS的電壓下降，但同時來自電晶體TP3的電流I_TP3供給至節點SNS。也就是說，當比電晶體TP3的電流I_TP3大的電流放電至源極線SL時，節點SNS的電壓下降。當等於或比電晶體TP3的電流I_TP3小的電流放電至源極線SL時，節點SNS的電壓不變。節點SNS變為臨界電壓值V_THTP2以下時，電晶體TP2開啟，節點SENSE的電壓上升至高位準。節點SENSE的電壓會根據電晶體TP2與電晶體TN2的比而定。

第7圖顯示抹除記憶胞(資料「1」)的電流I_CELL的分布。記憶胞會因為製造時的不均一等原因，使得抹除記憶胞的臨界值產生範圍。被深抹除的記憶胞的臨界值大，電流I_CELL變大，相反地淺抹除的記憶胞的臨界值小，電流I_CELL變小。另一方面，在程式化時，不流過電流I_CELL。如第7圖所示，假設流過抹除記憶胞的電流最大值為I_max，最小值為I_min，則感測電路中能檢測的理想的目標電流是要檢測出I_min。也就是說，I_TP3=I_min。藉此，能夠使程式化記憶胞的邊際(margin)成為最大值。

第6圖顯示流過NAND串列的電流I_CELL為不到0.1μA、不滿0.2μA、不滿0.4μA的例子。假設電流源電晶體TP3的電流為I_TP3=0.1μA，I_min>0.1μA，I_max=0.4μA。當選擇記憶胞為程式化記憶胞(資料「0」)時，NAND串列不導通，節點TOBL、SNS不變化。也就是電流I_CELL對應不到0.1μA的波形。當選擇記憶胞為抹除記憶胞，0.1<I_CELL<0.2μA時，比電晶體TP3供給的電流I_TP3大的電流I_CELL進行放電，因此節點TOBL、SNS的電壓緩和地傾斜下降。當抹除記憶胞的電流為0.2≦ I_CELL<0.4μA時，顯著的大電流I_CELL進行放電，因此節點TOBL、SNS的電壓急遽地傾斜下降至0V。以這種方式來設定電流I_TP3=0.1μA，能夠藉此判斷流過位元線的電流是否比0.1μA大。

接著，說明電晶體TN1的回授控制。第8(A)圖說明放電時的程式化記憶胞與抹除記憶胞的位元線之間產生的電容耦合。例如，位元線GBL5、GBL7的選擇記憶胞為抹除記憶胞，位元線GBL6的選擇記憶胞為程式化記憶胞時，位元線GBL5、GBL7放電至GND電位，位元線GBL6不放電至GND電位。然而，當位元線間隔為30nm左右的程度時，因為位元線間的電容耦合β，當位元線GBL5、GBL7的電壓在下降時位元線GBL6的電位也會跟著下降。這個情況概略地顯示於第8(B)圖。在時間Ta，位元線GBL5、GBL7開始放電，在時間Tb、Tc位元線GBL5、GBL7的電位分別變為GND電位。位元線GBL的電位也會暫時地下降，然後在時間Td才恢復原來的電位。

在此需注意的是程式化記憶胞為非導通，因此位元線GBL6的電壓下降是不好的。這是因為若位元線GBL6的電壓下降，可能會使得節點SNS的電壓下降使電晶體TP2開啟。因此，直到位元線GBL6的電壓恢復的時間Td為止，必須延遲節點SENSE的感測，也就是電晶體TN4進行電荷轉移的時間點。本實施例的感測電路為了減少此延遲時間，而使節點TOBL的電壓回授至電晶體TN1，監控節點TOBL的電壓。當節點TOBL的電壓比臨界電壓值V_THTN1低時，電晶體TN1關閉，閘極電壓CAS上升。藉此，電晶體TN3的阻抗減小，從節點SNS往節點 TOBL的電流會迅速地供給。結果，如第8(B)圖的虛線FB所示，位元線GBL6的電位在比時間Td更之前的時間Te就恢復完成。因此，能夠將感測的時間點設定為時間Te。

根據本實施例，切換電晶體TP3做微小電流源控制，藉此能夠檢測出流過微細的位元線構造的微小電流的有無。此外，在本實施例中，以全位元線方式進行讀出，能夠省去習知技術為了選擇偶數位元線或奇數位元線所需的位元線選擇電路。再者，以全位元線方式進行讀出，能夠實質地忽略預充位元線時位元線之間的電容耦合的影響，因而能夠縮小預充電壓，縮短預充期間。

接著，說明第2實施例。雖然已舉出藉由驅動信號IREFA、IREFB施加偏壓電壓使電晶體TP3、電晶體TP1具有做為電流源的機能，以及施加驅動信號IREFC使一定的偏壓電流流過電晶體TN2的例子，但在第2實施例中，具備可程式化暫存器，可是定驅動信號IREFA、IREFB、UREFC所供給的偏壓電壓。

第9圖顯示第2實施例的分頁緩衝器/感測電路。與第5圖相同的構造會標示同一符號而省略說明。第2實施例中，如該圖所示，具有可程式化暫存器200，儲存用來設定偏壓電壓的資料。可程式化暫存器200例如包含熔絲暫存器或熔絲ROM。

半導體晶圓片的各晶片有不均一的情況，因此流過抹除記憶胞的電流I_CELL也會產生不均一。因此在製造階段，量測流過選擇的晶片或者是測試用元件的位元線的電流 I_CELL，根據該量測結果切斷熔絲，對可程式化暫存器200設定驅動信號IREFA、IREFB、IREFC的偏壓電壓。

控制器150在切換至微小電流控制時，也就是說電晶體TP3、TP1具有做為電流源的機能時，讀出設定於可程式化暫存器200的偏壓電壓的設定值，並根據該設定值提供驅動信號IREFA、IREFB給電晶體TP3、TP1。對驅動信號IREFC也以同樣方式處理。藉此，能夠對每個晶片設定最佳的目標的電流I_TP3，同時，對於流過電晶體TP1及電晶體TN2的電流也可望能夠最佳化。

接著，說明本發明第3實施例。第3實施例有關於阻抗變化型記憶體的感測電路。第10圖是顯示阻抗變化型記憶體的記憶體陣列的典型構造的電路圖。1個記憶胞單元由可變阻抗元件以及與其串聯的存取電晶體所構成。m×n(m、n是1以上的整數)個記憶胞單元形成二維矩陣狀，電晶體的閘極連接至字元線，汲極領域連接至可變阻抗元件的一側的電極，源極領域連接至源極線。可變阻抗元件的另一側電極連接至位元線。

可變阻抗元件由氧化鉿(HfOx)等的金屬氧化物的薄膜所構成，能夠藉由施加的脈衝電壓的大小以及極性，可逆地且非揮發性地設定為低阻抗狀態或高阻抗狀態。將可變阻抗元件設定(或寫入)為高阻抗狀態稱為SET，設定(寫入)為低阻抗狀態稱為RESET。

記憶胞單元能夠被字元線、位元線及源極線以位元為單位選擇。例如，寫入記憶胞單元M11時，字元線WL1將 電晶體開啟，對位元線BL1、源極線SL1施加對應SET或RESET的電壓。藉此，可變阻抗元件被SET或RESET。讀出記憶胞單元M11時，字元線WL1將電晶體開啟。對位元線BL1、源極線SL1施加用以讀出的電壓。位元線BL1上會出現對應到可變阻抗元件的SET或RESET的電壓或電流，而這會被感測電路所檢測出來。

第11圖係顯示SET、RESET時流過可變阻抗元件的記憶胞電流與分佈的關係。因為可變阻抗元件的不均一，SET、RESET時流過可變阻抗元件的電流也會產生一個範圍。如圖中所示，可變阻抗元件被SET時，可變阻抗元件成為高阻抗狀態，流過的電流約1μA以下。另一方面，可變阻抗元件被RESET時，可變阻抗元件成為低阻抗狀態，流過的電流約比10μA大。

第12圖係顯示第3實施例的阻抗變化型記憶體的感測電路，與第5圖構造相同的元件會標示相同符號。與第1實施例的時序相同地，時間T1~T2之間，節點SNS、節點TOBL、被選擇的位元線GBL0被預充電。

接著，在時間T2~T3，進行位元線的放電。電晶體TP3因為驅動信號IREFA而具有做為電流源的機能，供給電流I_TP3。如第11圖所示，要判斷可變阻抗元件的SET或RESET，以能夠判斷流過可變阻抗元件的電流是否在1μA以上為佳。因此，電流I_TP3例如大約設定為1μA。

另一方面，施加一定電壓於被選擇的字元線WL，使存取用電晶體開啟。當可變阻抗元件為RESET的話，從位元線GBL1透過可變阻抗元件放電至源極線SL的電流約10μA。電 晶體TP3雖供給1μA的電流至節點SNS，但比它更大的電流往源極線SL放電，因此節點SNS的電位急劇地轉為低位準，電晶體TP2開啟，節點SENSE的電壓急劇地上升至高位準。在感測期間，電晶體TN4開啟，節點SENSE的電位傳送至拴鎖電路172，輸出對應RESET的資料。

當可變阻抗元件為SET的話，從位元線GBL0透過可變阻抗元件放電至源極線SL的電流約1μA以下。此時，電晶體TP3供給1μA的電流I_TP3至節點SNS，因此供給電流與放電電流均衡，節點SNS的電壓沒有實質地變化。因此，節點SENSE的電位為低位準。在感測期間，電晶體TN4開啟，節點SENSE的電位傳送至拴鎖電路172，輸出對應SET的資料。

以上雖已詳述本發明較佳的實施型態，但本發明並不限定於此，在申請專利範圍所記載的本發明的要旨的範圍內，可作各種變形、變更。

170‧‧‧分頁緩衝器/感測器

172‧‧‧拴鎖電路

GBL‧‧‧位元線

BLCD、IREFA、IREFB、IREFC‧‧‧驅動信號

SL‧‧‧源極線

TP1、TP2、TP3‧‧‧P型MOS電晶體

TN1、TN2、TN3、TN4‧‧‧N型MOS電晶體

SNS、TOBL、SENSE、N1‧‧‧節點

NU‧‧‧NAND串列

WL‧‧‧字元線

Claims (13)

1. 一種電流檢測電路，包括：第1供給電路，可設定要檢測的電流值，可將對應到設定的電流值的定電流供給至第1節點；第2供給電路，連接於該第1節點與一位元線之間，當該位元線的電流放電時，可將供給至該第1節點的電流供給至該位元線；以及判斷電路，連接至該第1節點，判斷是否有比該第1供給電路所供給的該定電流大的電流從該位元線放電。
2. 如申請專利範圍第1項所述之電流檢測電路，其中該第1供給電路更能夠對該第1節點預充電，該第2供給電路藉由預充至該第1節點的電壓來對該位元線預充電。
3. 如申請專利範圍第1或2項所述之電流檢測電路，其中該判斷電路包括連接該第1節點的電壓至其閘極的感測電晶體，該感測電晶體在第2節點產生因應該第1節點電壓的電壓。
4. 如申請專利範圍第1項所述之電流檢測電路，其中該第2供給電路包括連接至該第1節點與該位元線之間的MOS電晶體，以及監控該位元線的電壓的監控電路，該監控電路在該位元線的電壓下降時會使該MOS電晶體的阻抗減小。
5. 如申請專利範圍第1項所述之電流檢測電路，其中該第1供給電路包括可程式化的儲存電路，儲存用以設定要檢測的電流值的資料，該第1供給電路根據該儲存的資料供給定電流至該第1節點。
6. 如申請專利範圍第1至5項任一項所述之電流檢測電路，其中該第1供給電路包括連接於電源與該第1節點之間的MOS電晶體，該MOS電晶體會因應施加於其閘極的電壓而供給定電流至該第1節點。
7. 一種半導體記憶裝置，包括：記憶體陣列，形成有複數的記憶胞；感測電路，連接至該記憶體陣列的複數的位元線，其中，該感測電路包括複數個如申請專利範圍第1至6項任一項所述之電流檢測電路，複數個該電流檢測電路的每一者連接至各該些複數的位元線。
8. 如申請專利範圍第7項所述之半導體記憶裝置，其中該記憶體陣列包括由該些複數的記憶胞串聯而成的NAND串列，該複數的電流檢測電路分別連接至各NAND串列所連接的該些複數的位元線。
9. 如申請專利範圍第8項所述之半導體記憶裝置，其中該複數的電流檢測電路在進行被選擇的頁的讀出動作時，於預充期間中，供給預充電壓至各該第1節點，於該些位元線的放電期間中，供給定電流至各該第1節點。
10. 如申請專利範圍第8或9項所述之半導體記憶裝置，其中該電流檢測電路的該定電流設定為比流過該些複數記憶胞中被抹除記憶胞的電流的最小值更小的值。
11. 如申請專利範圍第8至10項任一項所述之半導體記憶裝置，其中該複數的電流檢測電路包括拴鎖電路，用以保持被選擇的頁的讀出結果。
12. 如申請專利範圍第7項所述之半導體記憶裝置，其中該些記憶胞為可變阻抗元件，儲存可逆的且非揮發的資料，該複數的電流檢測電路分別連接至各可變阻抗元件所連接的該些位元線。
13. 如申請專利範圍第12項所述之半導體記憶裝置，其中該複數的電流檢測電路的定電流設定在被SET的該可變阻抗元件所流過的電流與被RESET的該可變阻抗元件所流過的電流之間。