KR101999994B1 - 승압 회로 - Google Patents

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마사야 무라타
도모히로 오카
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에이블릭 가부시키가이샤
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Abstract

(과제) 부하 용량에 따라 적절한 승압 동작을 실시하는 승압 회로를 제공한다.
(해결 수단) 승압 회로에 있어서, 차지 펌프 회로에 의해 얻어진 고전압을 원하는 승압 전압 (VPP) 으로 제한시키는 리미터 회로와, 기록 종료시에 승압 전압 (VPP) 을 신속하게 전원 전압 (VCC) 으로 하강시키는 디스차지 회로의 사이에 슬로프 제어 회로를 구비함으로써, 부하 용량이 가벼운 경우, 승압 전압 (VPP) 에 도달하는 시간을 길게 하고, 메모리 셀을 일괄로 선택하는 부하 용량이 무거운 경우, 슬로프 제어 회로의 유무에 관계없이 승압 전압 (VPP) 에 도달하는 시간은 변화되지 않고, 적절한 승압 전압 도달 시간에 승압 동작이 가능해진다.

Description

승압 회로{BOOSTING CIRCUIT}
본 발명은 부하 용량에 따라 적절한 승압 동작을 실시하는 승압 회로에 관한 것이다.
전기적으로 데이터를 소거ㆍ기록ㆍ판독할 수 있는 EEPROM 등의 불휘발성 메모리에서는, 소거ㆍ기록 동작시에 선택된 메모리 셀에 전원 전압 (VCC) 이상의 고전압을 인가시킬 필요가 있어, 입력 전압을 승압시키는 차지 펌프 회로를 사용하여 원하는 고전압을 발생시키고 있다.
일반적으로 EEPROM 은, 바이트 (byte) 단위로 메모리 셀을 선택하여 소거ㆍ기록 동작을 실시하거나 메모리 셀을 일괄로 선택하여 소거ㆍ기록 동작을 실시하거나 하는 경우가 있다. 이와 같이 선택된 메모리 셀의 수에 따라 부하 용량이 상이하면, 전원 전압 (VCC) 으로부터 원하는 승압 전압 (VPP) 에 도달할 때까지의 시간 (승압 전압 도달 시간 (tVPP)) 이 변동된다. 바이트 (byte) 단위로 메모리 셀을 선택하는 경우에는, 부하 용량이 가벼워져 승압 전압 도달 시간 (tVPP) 이 짧아져 버린다. 반대로, 메모리 셀을 일괄로 선택하는 경우에는, 부하 용량이 무거워져 승압 전압 도달 시간 (tVPP) 이 길어져 버린다. 그래서, 승압 전압 도달 시간 (tVPP) 이 지나치게 빠른 경우, 메모리 셀에 고전압을 급격하게 인가시키므로, 메모리 셀의 열화를 촉진시킬 가능성이 있다. 반대로, 승압 전압 도달 시간 (tVPP) 이 지나치게 느린 경우, 충분한 시간에 메모리 셀에 고전압을 인가시킬 수 없게 되므로, 데이터를 완전히 기록할 수 없게 될 가능성이 있다.
이와 같은 문제를 해결하기 위해서, 다음과 같은 기술이 제안되어 있다 (예를 들어, 특허문헌 1 참조). 특허문헌 1 의 승압 회로에서는, 승압 전압 도달 시간 (tVPP) 을 리얼타임으로 모니터하고 ROM 에 미리 기록되어 있는 시간과 비교하여, 승압 전압 도달 시간 (tVPP) 이 짧을 때에는, 클록의 진폭을 작게 하고 차지 펌프 회로의 승압 능력을 작게 하여, 승압 전압 도달 시간 (tVPP) 이 짧아지지 않도록 조정하고 있다. 이로써, 부하 용량이 가벼울 때에 승압 전압 도달 시간 (tVPP) 이 짧아지는 것을 회피하고, 부하 용량에 따라 적절한 승압 전압 도달 시간 (tVPP) 에 승압 동작을 실현시킨다.
일본 공개특허공보 2005-117773호
그러나, 특허문헌 1 의 승압 회로에서는, 승압 전압 도달 시간 (tVPP) 을 참조 시간과 비교하기 위한 ROM 이나 컴퍼레이터가 필요해져 회로 규모가 증대하게 되어, EEPROM 전체의 칩 면적이 증대된다는 결점이 있다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로, 칩 면적을 최대한 증대시키지 않고 부하 용량에 따라 적절한 승압 전압 도달 시간 (tVPP) 에 승압 동작을 실현시킬 수 있는 승압 회로를 제공하는 것을 목적으로 한다.
본 발명의 승압 회로는, 차지 펌프 회로와, 차지 펌프 회로에 의해 얻어진 고전압을 원하는 승압 전압 (VPP) 으로 제한시키는 리미터 회로와, 승압 전압 (VPP) 을 전원 전압 (VCC) 으로 하강시키는 디스차지 회로를 가지고, 리미터 회로와 디스차지 회로의 사이에 슬로프 제어 회로를 추가로 구비하고, 슬로프 제어 회로는, 부하 용량이 가벼운 경우에는 승압 전압 (VPP) 에 도달하는 시간을 길게 하고, 부하 용량이 무거운 경우에는 승압 전압 (VPP) 에 도달하는 시간을 짧게 하도록 구성하였다.
본 발명의 승압 회로에 따르면, 단순한 회로 구성의 슬로프 제어 회로를 구비함으로써, 칩 면적의 증가를 최대한 억제하여, 부하 용량에 따라 적절한 승압 전압 도달 시간 (tVPP) 에 승압 동작을 실현시킬 수 있다.
도 1 은 본 실시 형태의 승압 회로를 나타내는 개략도이다.
도 2 는 본 실시 형태의 승압 회로에 있어서 슬로프 제어 회로를 나타내는 회로도이다.
도 3 은 본 실시 형태의 승압 회로에서 부하 용량이 가벼운 경우의 각 노드의 상태 천이도이다.
도 4 는 본 실시 형태의 승압 회로에서 부하 용량이 무거운 경우의 각 노드의 상태 천이도이다.
도 5 는 본 실시 형태의 승압 회로에 있어서 슬로프 제어 회로의 다른 예를 나타내는 회로도이다.
도 6 은 본 실시 형태의 승압 회로에 있어서 슬로프 제어 회로의 다른 예를 나타내는 회로도이다.
이하, 본 발명의 실시 형태를, 도면을 참조하며 설명한다.
도 1 은 본 실시 형태의 승압 회로를 나타내는 개략도이다.
도 1 에 나타낸 본 실시 형태의 승압 회로 (100) 는, 전원 전압 (VCC) 을 기록에 필요한 고전압 (VPP) 까지 승압시키는 차지 펌프 회로 (10) 와, 차지 펌프 회로 (10) 에 입력하는 클록을 발생시키는 링 오실레이터 회로 (20) 및 클록 버퍼 회로 (30) 와, 차지 펌프 회로 (10) 에 의해 얻어진 고전압을 원하는 승압 전압 (VPP) 으로 제한시키는 리미터 회로 (40) 와, 기록 종료시에 승압 전압 (VPP) 을 신속하게 전원 전압 (VCC) 으로 하강시키는 디스차지 회로 (60) 와, 리미터 회로 (40) 와 디스차지 회로 (60) 의 사이에 부하 용량 (Cload) 에 따라 전원 전압 (VCC) 으로부터 원하는 승압 전압 (VPP) 에 도달할 때까지의 시간 (승압 전압 도달 시간 (tVPP)) 을 제어하는 슬로프 제어 회로 (50) 를 구비하고 있다.
도 2 는 본 실시 형태의 승압 회로에 있어서 슬로프 제어 회로를 나타내는 회로도이다.
도 2 에 나타낸 슬로프 제어 회로 (50) 는, 테스트 신호 입력 단자 (TESTEN) 와, 인버터 (INV01) 와, PMOS 트랜지스터 (PM01) 와, 용량 (C01) 과, 디프레션형 NMOS 트랜지스터 (ND01) 와, 전류 제어 회로 (70) 와, NMOS 트랜지스터 (NM01) 로 구성된다.
PMOS 트랜지스터 (PM01) 는, 소스와 기판이 리미터 회로 (40) 의 출력 (CPOUT2) 에 접속되고, 드레인이 디스차지 회로 (60) 의 입력 (CPOUT3) 에 접속되고, 게이트가 노드 (N01) 에 접속된다. 또, PMOS 트랜지스터 (PM01) 의 게이트와 소스의 사이에 용량 (C01) 과 디프레션형 NMOS 트랜지스터 (ND01) 가 병렬로 접속된다. 디프레션형 NMOS 트랜지스터 (ND01) 는, 드레인이 PMOS 트랜지스터 (PM01) 의 소스에 접속되고, 소스가 PMOS 트랜지스터 (PM01) 의 게이트에 접속되고, 기판 전위가 접지 전위 (VSS) 에 접속되고, 게이트가 테스트 신호 입력 단자 (TESTEN) 에 인버터 (INV01) 를 개재하여 접속된다. 또한, PMOS 트랜지스터의 게이트의 노드 (N01) 에 전류 제어 회로 (70) 가 접속되고, 전류 제어 회로 (70) 의 타단의 노드 (N02) 에 NMOS 트랜지스터 (NM01) 가 접속되고, NMOS 트랜지스터 (NM01) 는 드레인이 전류 제어 회로 (70) 의 노드 (N02) 에 접속되고, 소스와 기판 전위가 접지 전위 (VSS) 에 접속되고, 게이트가 테스트 신호 입력 단자 (TESTEN) 에 접속된다.
슬로프 제어 회로 (50) 의 동작 개요를, 부하 용량 (Cload) 이 가벼운 경우와 메모리 셀을 일괄로 선택하는 부하 용량 (Cload) 이 무거운 경우에 대해 각각 설명한다.
도 3 은 본 실시 형태의 승압 회로에서 부하 용량이 가벼운 경우의 각 노드의 상태 천이도이다. 시간 t1 까지가 기록 전, 시간 t1 로부터 시간 t5 까지가 기록시, 시간 t5 이후가 기록 종료시이다.
기록 전 (시간 0 ∼ t1) 에서는, 테스트 신호 입력 단자 (TESTEN) 는 접지 전위 (VSS) 가 입력되고, 테스트 신호의 반전 신호 (TESTENX) 의 전압은 전원 전압 (VCC) 이 되므로, 디프레션형 NMOS 트랜지스터 (ND01) 는 ON 되고, NMOS 트랜지스터 (NM01) 는 OFF 된다. 또, 차지 펌프 회로 (10) 의 출력 전위 (CPOUT1), 리미터 회로 (40) 의 출력 전위 (CPOUT2), 슬로프 제어 회로 (50) 의 출력 전위 (CPOUT3), 승압 회로의 출력 전위 (VPPI) 는 전원 전압 (VCC) 이다. 따라서, 디프레션형 NMOS 트랜지스터 (ND01) 는 ON 되어 있기 때문에, N01 전위도 리미터 회로 (40) 의 출력 전위 (CPOUT2) 와 동일하게 전원 전압 (VCC) 이 된다. 즉, 기록 전의 PMOS 트랜지스터 (PM01) 의 게이트-소스간의 전위차 및 용량 (C01) 의 전위차는 0 V 가 되어, PMOS 트랜지스터 (PM01) 는 OFF 되어 있다.
다음으로, 기록 개시시 (시간 t1 ∼ t2) 에는, 테스트 신호 입력 단자 (TESTEN) 는 전원 전압 (VCC) 이 입력되고, 테스트 신호의 반전 신호 (TESTENX) 의 전압은 접지 전위 (VSS) 가 되므로, 디프레션형 NMOS 트랜지스터 (ND01) 는 OFF 되고, NMOS 트랜지스터 (NM01) 는 ON 된다. 그리고, 차지 펌프 회로 (10) 에 의해 차지 펌프 회로 (10) 의 출력 전위 (CPOUT1), 리미터 회로 (40) 의 출력 전위 (CPOUT2) 는 전원 전압 (VCC) 으로부터 승압 전압 (VPP) 까지 승압된다. 이 때, N01 전위는, 용량 (C01) 의 커플링 동작에 의해 리미터 회로 (40) 의 출력 전위 (CPOUT2) 에 추종하여 전원 전압 (VCC) 으로부터 승압 전압 (VPP) 까지 승압된다. 따라서, 기록 개시시의 PMOS 트랜지스터 (PM01) 의 게이트-소스간 전압 (Vgs) 은 0 V 가 되어, PMOS 트랜지스터 (PM01) 는 ON 되지 않으므로, 슬로프 제어 회로 (50) 의 출력 전위 (CPOUT3) 는 전원 전압 (VCC) 인 상태가 된다. 즉, 기록 개시시의 승압 회로의 출력 전위 (VPPI) 는 전원 전압 (VCC) 인 상태가 된다.
그리고, 리미터 회로 (40) 의 출력 전위 (CPOUT2) 가 승압 전압 (VPP) 까지 승압되면, 용량 (C01) 의 커플링 동작이 종료된다 (시간 t2). 이 때, NMOS 트랜지스터 (NM01) 는 ON 되어 있으므로, 전류 제어 회로 (70) 에 의해 N01 전위는 승압 전압 (VPP) 으로부터 접지 전위 (VSS) 까지 천천히 강하된다. 따라서, PMOS 트랜지스터 (PM01) 의 게이트-소스간 전압 (Vgs) 은 0 V 로부터 마이너스로 서서히 커져 간다. 그리고, PMOS 트랜지스터 (PM01) 의 게이트-소스간 전압 (Vgs) 이 일정 값 이상이 되면 (시간 t3), 그래서 비로소 PMOS 트랜지스터 (PM01) 가 ON 된다. PMOS 트랜지스터 (PM01) 가 ON 된 후 (시간 t3 ∼ t4), PMOS 트랜지스터 (PM01) 의 게이트-소스간 전압 (Vgs) 이 더 마이너스로 커지므로, PMOS 트랜지스터 (PM01) 의 ON 저항도 서서히 작아지고, 슬로프 제어 회로 (50) 의 출력 전위 (CPOUT3) 는 천천히 전원 전압 (VCC) 으로부터 승압 전압 (VPP) 으로 승압된다. 즉, 기록시의 승압 회로의 출력 전위 (VPPI) 도 천천히 전원 전압 (VCC) 으로부터 승압 전압 (VPP) 으로 승압된다. 따라서, 부하 용량 (Cload) 이 가벼운 경우, 승압 전압 도달 시간 (tVPP) 은, 종래의 회로 구성에서는 (t2-tl) 시간인 것에 비해, 슬로프 제어 회로 (50) 를 구비함으로써 (t4-tl) 시간으로 길어져, 메모리 셀에 고전압을 급격하게 인가시키지 않아, 메모리 셀의 열화를 촉진시키지 않고, 적절한 승압 전압 도달 시간 (tVPP) 에 승압 동작이 가능해진다.
마지막으로 기록 종료시 (시간 t5 ∼), 기록시와 동일하게 테스트 신호 입력 단자 (TESTEN) 는 전원 전압 (VCC) 이 입력되고, 테스트 신호의 반전 신호 (TESTENX) 는 접지 전위 (VSS) 가 되므로, 디프레션형 NMOS 트랜지스터 (ND01) 는 OFF 되고, NMOS 트랜지스터 (NM01) 는 ON 된다. 따라서, N01 전위는 접지 전위 (VSS) 인 상태이다. 그리고, 디스차지 회로 (60) 에 의해 차지 펌프 회로 (10) 의 출력 전위 (CPOUT1), 리미터 회로 (40) 의 출력 전위 (CPOUT2), 슬로프 제어 회로 (50) 의 출력 전위 (CPOUT3), 승압 회로의 출력 전위 (VPPI) 는 신속하게 승압 전압 (VPP) 으로부터 전원 전압 (VCC) 으로 하강시킨다.
다음으로, 메모리 셀을 일괄로 선택하는 부하 용량 (Cload) 이 무거운 경우에 대해 설명한다.
도 4 는 본 실시 형태의 승압 회로에서 부하 용량이 무거운 경우의 각 노드의 상태 천이도이다.
부하 용량 (Cload) 이 무거운 경우, 기록 전, 기록시, 기록 종료시와 모든 상태에서 테스트 신호 입력 단자 (TESTEN) 는 전원 전압 (VCC) 이 입력되고, 테스트 신호의 반전 신호 (TESTENX) 는 접지 전위 (VSS) 가 되므로, 디프레션형 NMOS 트랜지스터 (ND01) 는 OFF 되고, NMOS 트랜지스터 (NM01) 는 ON 된다. 따라서, 모든 상태에서, N01 전위는 0 V 가 되므로, PMOS 트랜지스터 (PM01) 는 ON 되어 있다. 즉, 메모리 셀을 일괄로 선택하는 부하 용량 (Cload) 이 무거운 경우, 슬로프 제어 회로 (50) 의 유무에 관계없이 승압 전압 도달 시간 (tVPP) 은 거의 변화되지 않고, 소자 사이즈를 최적값으로 설계함으로써, 충분한 시간에 메모리 셀에 고전압을 인가시킬 수 있어 데이터를 완전히 기록하고, 적절한 승압 전압 도달 시간 (tVPP) 에 승압 동작이 가능해진다.
이하, 본 실시 형태의 승압 회로에 있어서 슬로프 제어 회로의 다른 예에 대해 설명한다.
도 5 에서는 도 2 에 나타낸 실시예에서의 용량 (C01) 을 디프레션형 NMOS 트랜지스터 (MC01) 로 치환한 것이다. 디프레션형 NMOS 트랜지스터 (MC01) 는, 게이트가 PMOS 트랜지스터 (PM01) 의 소스에 접속되고, 소스와 드레인이 PMOS 트랜지스터 (PM01) 의 게이트에 접속되고, 기판 전위가 접지 전위 (VSS) 에 접속된다. 디프레션형 NMOS 트랜지스터 (MC01) 는, 소스와 드레인을 공통으로 하고 있기 때문에 전류가 흐르지 않고, 게이트 아래에 고농도의 불순물을 도핑하고 있으므로, 게이트-소스간 전압 (Vgs) 이 0 V 여도 게이트 아래에는 이미 채널이 형성되어 있다. 따라서, 디프레션형 NMOS 트랜지스터 (MC01) 는, 게이트와 채널 사이의 산화막 용량으로 사용할 수 있고, 용량값은 게이트 면적에 따라 정해진다. 또, 도 2 에서 나타낸 전류 제어 회로 (70) 는 저항 (R01) 에 의해 구성되어 있다.
도 6 은 도 5 에 나타낸 실시예의 저항 (R01) 을 디프레션형 NMOS 트랜지스터 (MR01) 로 치환한 것이다. 디프레션형 NMOS 트랜지스터 (MR01) 는, 드레인이 PMOS 트랜지스터 (PM01) 의 게이트에 접속되고, 소스가 NMOS 트랜지스터 (NM01) 의 드레인에 접속되고, 게이트와 기판 전위가 접지 전위 (VSS) 에 접속된다. 디프레션형 NMOS 트랜지스터 (MR01) 는, 게이트 아래에 고농도의 불순물을 도핑하고 있으므로, 게이트-소스간 전압 (Vgs) 이 0 V 여도 게이트 아래에는 이미 채널이 형성되어 있다. 따라서, 디프레션형 NMOS 트랜지스터 (MRO1) 는, 게이트가 접지 전위 (VSS) 에 접속되어 있어도, 드레인-소스간 전압 (Vds) 이 일정 값 이상이면 전류가 흐르게 되어, 전류 제어 회로로서 사용할 수 있다. 슬로프 제어 회로 (50) 는 부하 용량 (Cload) 이 가벼운 경우, 기록 개시시에 용량의 커플링 동작을 충분히 실시하고 나서, 전류 제어 회로 (70) 에 의해 PMOS 트랜지스터 (PM01) 의 게이트 전위 (N01) 를 접지 전위 (VSS) 에 천천히 강하시켜 PMOS 트랜지스터 (PM01) 를 서서히 ON 시킴으로써 승압 전압 도달 시간 (tVPP) 을 길게 한다. 따라서, 충분히 용량의 커플링 동작시키기 위해서, 용량 (CO1) 의 용량값을 크게 할 필요가 있다. 또, 전류 제한하여 PMOS 트랜지스터 (PM01) 의 게이트 전위 (N01) 를 접지 전위 (VSS) 에 천천히 강하시키기 위해서, 저항 (R01) 의 저항값을 크게 하거나 디프레션형 NMOS 트랜지스터 (MR01) 의 L 길이를 크게 하거나 할 필요가 있다. 그래서, 프로세스에 따라 다르지만, 디프레션형 NMOS 트랜지스터가 통상적인 용량 소자나 저항 소자를 사용하는 경우에 비해, 소자의 사이즈를 작게 할 수 있는 경우가 있고, 칩 면적을 더 작게 할 수 있다.
이상 설명한 바와 같이, 본 실시 형태의 승압 회로 (100) 는, 리미터 회로 (40) 와 디스차지 회로 (60) 의 사이에 슬로프 제어 회로 (50) 을 구비함으로써, 부하 용량 (Cload) 이 가벼운 경우, 승압 전압 도달 시간 (tVPP) 을 길게 하고, 메모리 셀을 일괄로 선택하는 부하 용량 (Cload) 이 무거운 경우, 슬로프 제어 회로의 유무에 관계없이 승압 전압 도달 시간 (tVPP) 은 거의 변화되지 않고, 적절한 승압 전압 도달 시간 (tVPP) 에 승압 동작이 가능해진다.
이상, 본 발명의 실시예에 대해 설명했지만, 본 발명은 이들 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위 내에서 여러 가지의 양태에서의 실시가 가능하다.
100 승압 회로
10 차지 펌프 회로
20 링 오실레이터 회로
30 클록 버퍼 회로
40 리미터 회로
50 슬로프 제어 회로
60 디스차지 회로
70 전류 제어 회로

Claims (5)

  1. 차지 펌프 회로와, 상기 차지 펌프 회로에 의해 얻어진 고전압을 원하는 승압 전압으로 제한시키는 리미터 회로와, 상기 승압 전압을 전원 전압으로 하강시키는 디스차지 회로를 갖는 승압 회로로서,
    상기 리미터 회로와 상기 디스차지 회로의 사이에 슬로프 제어 회로를 추가로 구비하고,
    상기 슬로프 제어 회로는,
    PMOS 트랜지스터, 디프레션형 NMOS 트랜지스터, 용량, 전류 제어 회로, NMOS 트랜지스터, 인버터 회로 및 테스트 신호 입력 단자를 가지고,
    상기 PMOS 트랜지스터는, 소스가 상기 리미터 회로, 상기 디프레션형 NMOS 트랜지스터의 드레인 및 상기 용량의 일방의 단자에 접속되고, 드레인은 상기 디스차지 회로에 접속되고, 게이트는 상기 디프레션형 NMOS 트랜지스터의 소스, 상기 용량의 타방의 단자 및 상기 전류 제어 회로의 일방의 단자에 접속되고,
    상기 NMOS 트랜지스터의 소스는 접지되고, 드레인은 상기 전류 제어 회로의 타방의 단자에 접속되고, 게이트는 상기 테스트 신호 입력 단자에 접속되고,
    상기 테스트 신호 입력 단자는 추가로 상기 인버터 회로를 개재하여 상기 디프레션형 NMOS 트랜지스터의 게이트에 접속되고,
    상기 슬로프 제어 회로는, 부하 용량이 가벼운 경우에는 상기 승압 전압에 도달하는 시간을 길게 하고, 부하 용량이 무거운 경우에는 상기 승압 전압에 도달하는 시간을 짧게 하는 것을 특징으로 하는 승압 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 전류 제어 회로는, 저항 소자로 구성되는 것을 특징으로 하는 승압 회로.
  4. 제 1 항에 있어서,
    상기 전류 제어 회로는, 제 2 디프레션형 NMOS 트랜지스터로 구성되고,
    상기 제 2 디프레션형 NMOS 트랜지스터는, 드레인이 상기 PMOS 트랜지스터의 게이트에 접속되고, 소스가 상기 NMOS 트랜지스터의 드레인에 접속되고, 게이트와 기판이 접지되어 있는 것을 특징으로 하는 승압 회로.
  5. 제 1 항, 제 3 항, 및 제 4 항 중 어느 한 항에 있어서,
    상기 용량은, 게이트를 일방의 단자로 하고, 소스와 드레인을 타방의 단자로 한 제 3 디프레션형 NMOS 트랜지스터로 구성되어 있는 것을 특징으로 하는 승압 회로.
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