CN107103931B - 用于改善eeprom存储器的写操作的方法及相应器件 - Google Patents

用于改善eeprom存储器的写操作的方法及相应器件 Download PDF

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Abstract

本申请涉及用于改善EEPROM存储器的写操作的方法及相应器件。用于在存储器位置中进行写入的方法包括用于写入数据值的至少一个操作，该操作包括均使用隧道效应的擦除和/或编程步骤。存储器位置包括第一存储器单元和第二存储器单元，第一存储器单元包括具有在第一浮置栅极之下的第一氧化物的第一晶体管，而第二存储器单元包括具有在第二浮置栅极之下的第二氧化物的第二晶体管，第二浮置栅极与第一浮置栅极连接；擦除和/或编程步骤均包括第一阶段和第二阶段，在第一阶段中通过每个氧化物实现相同的隧道效应，而在第二阶段中增加第一氧化物和第二氧化物中的一个氧化物的端子间的电压并同时降低另一存储器单元的另一晶体管的另一氧化物的端子间的电压。

Description

用于改善EEPROM存储器的写操作的方法及相应器件
技术领域
本发明的各实施例及其实现方式涉及存储器，尤其是电可擦除可编程(EEPROM)类型的非易失性存储器，并且更特别地涉及向这些存储器写入数据的操作。
背景技术
在EEPROM存储器中，存储于存储器位置中的比特的逻辑值是用浮置栅极晶体管的阈值电压的值来表示的，其可以通过写操作来被任意修改。一个写操作一般包括擦除步骤及伴随其后的编程步骤。
然而，在某些情况下，写操作可以只包括擦除步骤或只包括编程步骤。因此，例如，如果待写入的字仅包含“0”，则只需要擦除步骤。如果需要写入数字字的存储器位置的先前内容已经仅包含“0”，则擦除步骤是不必要的。
对浮置栅极晶体管的编程或擦除包括：采用量级可以是10伏到20伏、典型值是13伏的高电压脉冲Vpp，利用通过被称作“隧道氧化物”的栅氧化物的隧道效应(Fowler-Nordheim效应)来向晶体管的浮置栅极注入电荷或从晶体管的浮置栅极取出电荷。
EEPROM存储器的写入所需的这一13伏高电压是非还原性的，并且非常受限于技术工艺和产品的可靠性。
实际上，平板印刷的减少，换言之，刻蚀分辨率的提高，导致了操作电压的下降，并且，尤其是由于晶体管的源极/漏极结的泄漏和隧道氧化物的击穿，这一高写入电压变得更有问题。
因此，晶体管的过早老化和击穿的这些风险对产品的可靠性有着直接的影响，并且可施加的最大高电压Vpp受限于存储器单元的稳健性。
此外，当电压Vpp接近这里讨论的元件的最大允许电压时，通常会因为雪崩效应而出现高的泄漏电流。这些电流剧烈增加到高于特定阈值，并且电荷泵就无法继续为其供电。这会导致擦除不尽或编程不足，并且泄漏的这些风险因此会对电路的功能性产生直接影响。
特别地，通过Fowler-Nordheim效应获得隧道电流所需的电场与所施加的电压Vpp、漏极-浮置栅极耦合因子、隧道氧化物层的厚度的倒数成比例。
使存储器单元的耦合因子最大化并使隧道氧化物的厚度最小化能够部分地解决该问题，但是这些技术已经达到了它们的最大可能性(耦合因子已超过80％且隧道氧化物的厚度小于
Figure BDA0001063148650000021
)。
施加擦除脉冲和编程脉冲的持续时间的增加是有限的，因为这会导致不可接受的写入次数。
因此，特别地，对于EEPROM类型的非易失性存储器而言，写入问题为其现代技术的发展设置了障碍。
此外，存在需要用低功率进行存储器操作的需求，因此限制了实现的电压的值，特别是对于采用小型电池的比如助听器之类的自主系统，或者对于射频识别“RFID”标签。
因此，需要降低这一高电压Vpp，且与此同时，要能确保可靠且有效地向存储器位置写入数据。
发明内容
根据一个实施例及其实现方式，其思想是局部地激励存储器单元的浮置栅极的电势，以便增加穿过隧道氧化物的电场。
这样，由于增加了注入浮置栅极之中或从浮置栅极中取出的电荷量，就使得用同样的高电压来提高编程或擦除的效率明显成为可能，或者说，通过施加更低的电压来保持相同的编程或擦除效率明显成为可能。
因此，有利地提供一种存储器位置，其包括两个存储器单元，这两个存储器单元的状态晶体管的浮置栅极相互连接在一起，其思想是将其中一个存储器单元作为“升压单元”，以便激励另一个被称作“常规单元”的存储器单元。
根据一个实施例及其实现方式，还有利地提供在这两个存储器单元的耐受力方面的应力随时间的分布。
根据一个方面，提供了在电可擦除可编程存储器类型的存储器位置中的写入过程，包括用于写入数据值的至少一个操作(或周期)，该操作包括擦除步骤和/或编程步骤，每一步骤均利用隧道效应。
根据该方面的一般特征，存储器位置包括第一存储器单元和第二存储器单元，第一存储器单元包括第一晶体管，第一晶体管具有在第一浮置栅极之下的第一氧化物；第二存储器单元包括第二晶体管，第二晶体管具有在第二浮置栅极之下的第二氧化物，第二浮置栅极与第一浮置栅极相连接。
此外，擦除步骤和/或编程步骤均包括第一阶段和第二阶段，在第一阶段中，通过每个氧化物实现相同的隧道效应，而在第二阶段中，增加第一氧化物和第二氧化物中的一个氧化物的端子间的电压，与此同时，降低另一存储器单元的另一晶体管的另一氧化物的端子间的电压(这因此扮演存储器单元的角色)。
根据一个实施例，所述晶体管中的每一个晶体管进一步包括控制栅极，所述擦除步骤包括：在第一阶段期间，向第一晶体管和第二晶体管中的控制栅极施加擦除电压并向其漏极施加零电压；以及在第二阶段期间，在第一晶体管和第二晶体管中的一个晶体管的漏极上维持零电压并向另一存储器单元的另一晶体管的漏极施加第一辅助电压，第一辅助电压的值被选择为使得增加该另一晶体管的浮置栅极的电势。
第一辅助电压可以等于或小于擦除电压。
因此，在第一阶段期间，两个浮置栅极晶体管以类似的方式被擦除，接收相同的擦除脉冲并且对擦除操作的贡献是一致的。
在第二阶段期间，举例来说，如果假设第二存储器单元是升压单元，则第二浮置栅极晶体管的漏极电压增加以止住隧道电流的流动并通过电容耦合来增加浮置栅极的电势。跨第一氧化物的电压因此上升，从而带来隧道电流的增加。
换言之，向第二晶体管的漏极施加第一辅助电压导致在该第二晶体管的漏极与浮置栅极之间获得了电势差，该电势差不足以产生隧道电流。
根据一个实施例，所述编程步骤包括：在第一阶段期间，向第一晶体管的漏极和第二晶体管的漏极施加编程电压；以及在第二阶段期间，向第一晶体管和第二晶体管中的一个晶体管的漏极施加所述编程电压并向另一晶体管的漏极施加第二辅助电压，第二辅助电压的值被选择为使得降低该另一晶体管的浮置栅极的电势。
因此，在第一阶段期间，两个浮置栅极晶体管都用类似的方式被编程，接收相同的编程脉冲并且对编程的贡献是一致的。
在第二阶段期间，举例来说，仍然假设第二存储器单元是升压单元，则第二浮置栅极晶体管的漏极电压下降，从而止住隧道电流的流动并且通过电容耦合降低浮置栅极的电势，并因此提升了跨第一氧化物的电压。
同样，在第二阶段期间，第二晶体管的漏极和浮置栅极之间的电势差不足以产生隧道电流。
优选地，第二辅助电压的值为非零。
这尤其允许避免相邻位线之间的电流泄漏。
擦除步骤之后可以是编程步骤。
根据一个实施例，所述另一存储器单元(也就是，升压存储器单元)在擦除步骤和编程步骤中可以相同。
然而，被称作“常规”的存储器单元在耐受力方面比升压存储器单元面临更大应力，因为在擦除和编程两个阶段期间均有隧道电流流经其隧道氧化物。
因此，在某些应用中，有利地，例如可以在选定的时刻互换存储器位置的这两个存储器单元的角色。
因此，例如，所述另一存储器单元(升压存储器单元)在擦除步骤和编程步骤中可以不相同。
此外，在一个包括有若干连续写操作(或周期)的实施例中，有利地，所述另一存储器单元(升压存储器单元)可以例如随写操作的不同而不同。
根据另一方面，还提供了一种电可擦除可编程存储器类型的存储器器件，包括：至少一个存储器位置，该存储器位置包括第一存储器单元和第二存储器单元，第一存储器单元包括第一晶体管，第一晶体管具有在第一浮置栅极之下的第一氧化物，第二存储器单元包括第二晶体管，第二晶体管具有在第二浮置栅极之下的第二氧化物，第二浮置栅极与第一浮置栅极相连接；以及控制装置，被配置用于执行在存储器位置中写入数据值的至少一个操作，该操作包括擦除和/或编程步骤，其中在第一阶段中实现通过每个氧化物的相同隧道效应，并且在第二阶段中实现增大第一氧化物和第二氧化物中的一个氧化物的端子间的电压并减小另一存储器单元的另一晶体管的另一氧化物的端子间的电压。
根据一个实施例，其中所述晶体管中的每一个晶体管进一步包括控制栅极，控制装置被配置用于通过以下操作执行擦除：在第一阶段期间向第一晶体管和第二晶体管的控制栅极施加擦除电压并对其漏极施加零电压，以及在第二阶段期间向第一晶体管和第二晶体管中的一个晶体管的漏极施加零电压并向另一存储器单元的另一晶体管的漏极施加第一辅助电压，第一辅助电压的值被选择为使得增加该另一晶体管的浮置栅极的电势。
所述第一辅助电压可以等于所述擦除电压。
根据一个实施例，控制装置被配置用于通过以下操作执行编程：在第一阶段期间向第一晶体管的漏极和第二晶体管的漏极施加编程电压，以及在第二阶段期间向第一晶体管和第二晶体管中的一个晶体管的漏极施加所述编程电压并向另一存储器单元的另一晶体管的漏极施加第二辅助电压，该第二辅助电压的值被选择为使得降低该另一晶体管的浮置栅极的电势。
控制装置可以被配置为使得第二辅助电压的所述值为非零。
控制装置可以被配置用于执行所述至少一个写操作，该写操作包括擦除步骤和伴随其后的编程步骤。
根据一个实施例，控制装置被配置用于执行所述至少一个写操作，其中所述另一存储器单元在擦除步骤和编程步骤中相同或者不同。
根据一个实施例，控制装置被配置用于执行若干连续的写操作，其中所述另一存储器单元随不同写操作而不同。
附图说明
通过阅读非限制性的实施例及其实现方式的详细描述并参考附图，本发明的其他优点和特征将变得清楚，其中：
图1至图5示意性地示出了根据本发明的存储器器件及其实现方式的实施例。
具体实施方式
图1示出了EEPROM类型的存储器器件的一个实施例，该存储器器件包括：在存储器平面PM上的存储器位置PTM；以及常规元件，用于实现诸如位线锁存器BLL、控制装置MCM、经由读总线BUSR特别地将存储器平面PM与读放大器AMPL相连接的开关元件。
特别地，读放大器AMPL被配置用于读取存储于存储器位置PTM中的比特的内容。
存储器位置PTM包括两个相同的存储器单元CELR、CELB。第一存储器单元CELR被称作“常规单元”，而第二存储器单元CELB被称作“升压单元”。
常规存储器单元CELR包括称为“常规”的第一状态晶体管TFGR和由通过字线WL传递的信号所控制的第一存取晶体管TAR，第一存取晶体管TAR的漏极连接到第一位线BLR。该第一存取晶体管TAR的源极连接到第一状态晶体管TFGR的漏极。
第一状态晶体管TFGR在其控制栅极CGR上由通过控制线CGL传递的信号所控制。第一状态晶体管TFGR包括在第一氧化层OXR顶部上的第一浮置栅极FGR，该第一氧化层面向晶体管TFGR的漏极的部分称作隧道氧化物。另一方面，第一状态晶体管TFGR的源极与源极线SLR相连接。
类似地，升压存储器单元CELB包括被称作“升压状态晶体管”TFGB的第二状态晶体管和由通过字线WL传递的信号所控制的第二存取晶体管TAB，该第二存取晶体管TAB的漏极连接到第二位线BLR且其源极连接到第二状态晶体管TFGB的漏极。
升压状态晶体管TFGB在其控制栅极CGB上由通过控制线CGL传递的控制信号所控制并包括在第二氧化层OXB顶部上的第二浮置栅极FGB，该第二氧化层面向其漏极的部分称作隧道氧化物。另一方面，状态晶体管TFGB的源极与源极线SLB相连接。
此外，状态晶体管的相应浮置栅极FGR、FGB连接在一起，形成公共浮置栅极FG。
为简化起见，仅示出了一个存储器位置PTM，并有意地没有示出对于理解本发明并非不可或缺的常规手段。
回顾一下，在擦除存储器单元的传统步骤期间，向该单元的状态晶体管的控制栅极施加擦除电压(高电压)且向状态晶体管的漏极施加零电压。
在传统编程步骤期间，向状态晶体管的漏极施加编程电压(高电压)且向状态晶体管的控制栅极施加零电压。
在下文中将更具体地看出，存储器位置中的两个单元之一，例如第一单元，将经历传统的擦除和/或编程步骤，而存储器位置中的另一单元，例如第二单元，将在第一阶段期间经历传统的擦除和/或编程步骤，然后在第二阶段期间将使第二氧化物的端子间的电压下降使得将公共浮置栅极的电势“升压”，换言之，用这种方式改变它以增加第一氧化物的端子间的电压并以相关联的方式改善第一单元的隧道效应。
虽然，在这里描述的示例中，用于“升压”另一单元的单元是第二单元，但是当然可以想到，基于对称性可以用第一单元来“升压”第二单元。
锁存器BLL通常包括两个交叉连接的反相器并因此能存储数据值，例如，目的是将该数据值写入在存储器位置中。数据值通过由控制装置MCM传递的DATA和COL信号来预先加载到锁存器中。由RES信号控制的复位晶体管通常允许在锁存器BLL的输出上迫零。
锁存器BLL的输出控制两个晶体管TBLR和TBLB，这两个晶体管被配置用于分别向相应位线BLR和BLB施加编程信号VBLR和VBLB，该编程信号例如也是由控制装置MCM传递的。
在此表述中，开关元件包括两个晶体管TBLR和TBLB以及两个晶体管TR、TB，晶体管TR、TB也由控制装置MCM传递的相应信号COLR和COLB所控制并连接在相应位线BLR、BLB和读总线BUSR之间。
图2示出了图1中的存储器位置PTM中的状态晶体管TFGR、TFGB中的任一晶体管，在此用TFG表示。
晶体管TFG包括连接到控制线CGL的控制栅极CG、浮置栅极FG、连接到位线BL的漏极和连接到源极线SL的源极。
如图2所示，控制栅极CG和浮置栅极FG之间存在耦合电容Cc，并且在晶体管TFG的漏极和浮置栅极FG之间存在电容Cd。
因此，在存储器位置PTM内的公共浮置栅极FG被结合到等效电容电路中，在图3中以省略晶体管TFG相对于电容Cc和Cd的沟道电容的简化方式示出。该等效电容电路受控于在位线BLR和BLB上并且也在控制线CGL上存在的信号。
在下面的部分中，VCG、VFG、VBLR和VBLB分别表示在控制线CGL上存在的电压、在公共浮置栅极FG上存在的电压、在位线BLR上存在的电压和在位线BLB上存在的电压。
基于图3的表示，直接得到等式(I):
VFG≈VCG×Cc/(Cc+Cd)+VBLR×Cd/2(Cc+Cd)+VBLB×Cd/2(Cc+Cd)(I)
图4是表示在擦除EFF和编程PRG步骤期间的浮置栅极电势VFG的伏特(V)值的表。
电势VFG是根据电压VCG、VBLR、VBLB、VWL、VSLR和VSLB来确定的，且从等式(I)可知，电压VWL、VSLR、VSLB分别表示字线WL和源极线SLR及SLB上存在的电压。
该表中的值以示例的方式给出，且浮置栅极上的电压VFG对应于将表中的电压值和Cc＝1及Cd＝0.4的数值代入等式(I)。
图5示出了在图4中的示例中分别施加于控制线CGL及升压晶体管TFGB和常规状态晶体管TFGR的漏极的电压VCG、VBLR、VBLB的分布。
该示例包括擦除步骤EFF，擦除步骤EFF包括第一阶段Pe1和第二阶段Pe2；其后伴随有编程步骤PRG，该编程步骤PRG包括第一阶段Pp1和第二阶段Pp2。
电压通常由电荷泵产生，该电压具有是斜坡形并在之后伴随有在期望电压处的平台的分布。
在擦除步骤EFF和编程步骤PRG期间，隧道电流受状态晶体管的漏极和浮置栅极之间的电势差控制。
在擦除步骤EFF的第一阶段Pe1期间，将值为VppE＝12V的擦除电压施加于状态晶体管TFGR和TFGB的控制栅极。
状态晶体管TFGR和TFGB的漏极分别处于零电势VSLR和VSLB，零电势VSLR和VSLB是通过源极线SLR和SLB传递的。电势VSLR和VSLB通过由于控制线CG上的高电压VCG＝VppE而被迫进入导通状态的状态晶体管TFGR和TFGB来被传送到漏极。
结果，在第一阶段Pe1期间，通过应用等式(I)，公共浮置栅极FG通过电容耦合爬升至电势VFGE1＝8.6V。
因此，相应晶体管的漏极和浮置栅极FGR、FGB之间的电势差是8.6V，并且擦除过程按照传统方式执行并在两个状态晶体管TFGR和TFGB上用同一模式。
在擦除步骤EFF的第二阶段Pe2期间，擦除电压VppE持续施加于存储器位置中的状态晶体管的控制栅极。
此外，辅助电压施加于升压状态晶体管TFGB的漏极。该辅助电压通过值VboostE＝12V的电压源VBLB、经由位线BLB和存取晶体管TAB传递，其中该存取晶体管TAB由其栅极上的VWL＝12V电压而呈现为导通。在升压状态晶体管TFGB的漏极上得到的电压基本上等于10V。
以与在第一阶段Pe1期间相同的方式，在常规状态晶体管TFGR的漏极上存在的电压为零。
结果，在第二阶段Pe2期间，通过应用等式(I)，公共浮置栅极FG通过电容耦合爬升至电势VFGE2＝10V。
常规状态晶体管TFGR的浮置栅极与其漏极之间的电势差因此基本上等于10V。升压状态晶体管TFGB的浮置栅极FGB与其漏极之间的电势差几乎为零，不足以产生隧道电流。
因此，在第二擦除阶段期间，擦除过程单独在常规状态晶体管TFGR上执行，其浮置栅极FGR与其漏极之间的电势差相对于常规过程增加了1.4V。
因为隧道电流以指数方式依赖于隧道电压，在向浮置栅极FG注入电荷的方面，1.4V的浮置栅极电势FG的该增益对在擦除步骤的该第二阶段Pe2中流经升压晶体管TFGB的隧道氧化物OXB的电流缺失起了决定作用。
在编程步骤的第一阶段Pp1期间，将值VppP＝12V的编程电压施加于升压状态晶体管TFGB和常规状态晶体管TFGR的漏极。
该电压VppP通过电压源VBLR和VBLB、经由位线BLR和BLB及存取晶体管TAR和TAB传递，其中存取晶体管TAR和TAB由于施加于其栅极的信号VWL＝15V而呈现导通。
状态晶体管TFGR和TFGB的控制栅极CGR和CGB处于通过控制线CGL传递的电势VCG＝0V。
结果，在第一阶段Pp1期间，通过应用等式(I)，公共浮置栅极FG通过电容耦合达到电势VFGP1＝3.4V。
因此，相应状态晶体管的漏极和浮置栅极FGR、FGB之间的电势差是8.6V，并且编程过程按照常规方式执行并在两个状态晶体管TFGR和TFGB上用同一模式。
在编程步骤PRG的第二阶段Pp2期间，替代编程电压VppP，将比编程电压更低的第二辅助电压VboostP施加于升压状态晶体管TFGB的漏极。
有利地，编程电压VppP至第二辅助电压VboostP的转变可以采用下降斜坡的形式。
一般而言，通过使电流随时间更均匀地分布，相对于陡变而言，电压转变采用了斜坡方式使得隧道电流的峰值的影响减小。
以与第一阶段Pp1期间相同的方式，在常规状态晶体管TFGR的漏极上出现的电压是编程电压VppP。
有利地，第二辅助电压VboostP的值为非零，例如等于2V。这使得在相邻位线之间的电流泄漏得以避免且不会明显地降低公共浮置栅极FG的电势VFG的“升压”效应。
结果，在第二阶段Pp2期间，通过应用等式(I)，公共浮置栅极FG通过电容耦合下降到电势VFGP2＝2V。
常规状态晶体管TFGR的浮置栅极FGR与其漏极之间的电势差因此基本上等于10V。升压状态晶体管TFGB的浮置栅极FGB与其漏极之间的电势差因此几乎为零，就不足以产生隧道电流。
在编程步骤Pp2的第二阶段期间，编程过程因此单独在常规状态晶体管TFGR上执行，其浮置栅极FGR与其漏极之间的电势差相对于通常的过程增加了1.4V。
以与擦除步骤的第二阶段Pe2类似的方式，在隧道电流的流动方面，1.4V的该增益对在编程步骤的该第二阶段Pp2期间流经隧道氧化物OXB的电流缺失起了决定作用。
此外，浮置栅极晶体管的阈值电压的变化与浮置栅极的电势的变化和控制栅极与浮置栅极之间的耦合因子的倒数成比例。因此，浮置栅极电势的增大就会更多地增大已擦除的状态晶体管的阈值电压。类似地，浮置栅极电势的减少甚至更多地减少已编程的状态晶体管的阈值电压。
结果，关于存储器位置的读取，这些“已升压”的擦除和/或编程步骤使得已擦除的状态晶体管的阈值电压的值升高大约2V和/或已编程的状态晶体管的阈值电压值降低大约2V。
此外，需要注意的是，在传统的读操作期间，存储器位置的两个存储器单元中的一个和/或另一个可以被读取。
优选地，另一方面，图4所示的源极线SLR、SLB上的电压值使得在状态晶体管的导通端子间获得源-漏电压，该源-漏电压在擦除操作期间仍然大致为零，因此避免了从位线到通常耦合到地的源极之间发生短路。
总之，升压状态晶体管TFGB的隧道氧化物OXB既作为能在擦除和编程步骤的第二阶段期间从将要被升压的常规状态晶体管中转移电荷的电压耦合电容器，也作为对在第一阶段期间传递电荷的支持，显著地减轻了常规状态晶体管TFGR的隧道氧化物OXR上的负担。
在状态晶体管的阈值电压的值中得到的增益，相对于常规技术而言，明显使得在已擦除或已编程的状态晶体管的给定阈值电压的情况下高电压Vpp降低和/或在给定高压Vpp和给定阈值电压的情况下使得状态晶体管的隧道氧化层的厚度增加。
这带来的有益结果尤其在于减少功耗，或者减少由于制作工艺的性质而不能经受常规的高写入电压(如Vpp＝13V)的电路的使用，和/或改善数据的保持。
本发明不限于刚才描述的实施例及其实现方式，还包含它们的所有变形。
因此，在前面展现的示例中，存储器位置中的每个存储器单元被分配有准确的角色，即：与第一状态晶体管相关联的第一存储器单元是“常规”角色，并且与第二状态晶体管相关联的第二存储器单元是“升压”角色。
然而，有利地，可以交换所述第一和第二存储器单元的角色，换言之，在一些情况下，也可以向与第二状态晶体管相关联的第二存储器单元分配“常规”角色，并且向与第一状态晶体管相关联的第一存储器单元分配“升压”角色。
这明显使得隧道电流分布在所述第一和第二隧道氧化物中的一个或另一个上。
例如，这样的角色变换可以应用于一个写周期的擦除步骤和编程步骤之间，或者应用于从一个写周期到另一个写周期。

Claims (20)

1.一种用于在电可擦除可编程存储器类型的存储器位置(PTM)中进行写入的方法，包括用于写入数据值的至少一个写入操作，所述至少一个写入操作包括均使用隧道效应的擦除步骤(EFF)和/或编程步骤(PRG)，其特征在于：所述存储器位置(PTM)包括第一存储器单元(CLER)和第二存储器单元(CLEB)，所述第一存储器单元包括第一晶体管(TFGR)，所述第一晶体管具有在第一浮置栅极(FGR)之下的第一氧化物(OXR)，而所述第二存储器单元包括第二晶体管(TFGB)，所述第二晶体管具有在第二浮置栅极(FGB)之下的第二氧化物(OXB)，所述第二浮置栅极与所述第一浮置栅极(FGR)相连接；以及所述擦除步骤(EFF)和/或所述编程步骤(PRG)均包括第一阶段(Pe1,Pp1)和第二阶段(Pe2,Pp2)，在所述第一阶段中，通过每个氧化物(OXR,OXB)实现相同的隧道效应，而在所述第二阶段中，增加所述第一氧化物和所述第二氧化物(OXR,OXB)中的一个氧化物的端子间的电压，与此同时，降低另一存储器单元的另一晶体管的另一氧化物(OXB,OXR)的端子间的电压。
2.根据权利要求1所述的方法，其中，所述晶体管(TFGR,TFGB)中的每一个晶体管进一步包括控制栅极(CGR,CGB)，以及所述擦除步骤包括：在所述第一阶段(Pe1)期间，向所述第一晶体管和所述第二晶体管(TFGR,TGFB)中的控制栅极(CGR,CGB)施加擦除电压(VppE)并向所述第一晶体管和所述第二晶体管(TFGR,TGFB)的漏极(BLR,BLB)施加零电压；以及在所述第二阶段(Pe2)期间，在所述第一晶体管和所述第二晶体管(TFGR,TFGB)中的一个晶体管的漏极上维持零电压并向另一存储器单元的另一晶体管(TFGB,TFGR)的漏极施加第一辅助电压(VboostE)，所述第一辅助电压的值被选择为使得增加所述另一晶体管的浮置栅极(FGB,FGR)的电势。
3.根据权利要求2所述的方法，其中，所述第一辅助电压(VboostE)等于所述擦除电压(VppE)。
4.根据权利要求1-3中的一项所述的方法，其中，所述编程步骤包括：在所述第一阶段(Pp1)期间，向所述第一晶体管(TFGR)的漏极(BLR)和所述第二晶体管(TFGB)的漏极(BLB)施加编程电压(VppP)；以及在所述第二阶段(Pp2)期间，向所述第一晶体管和所述第二晶体管(TFGR,TFGB)中的一个晶体管的漏极施加所述编程电压(VppP)并向另一存储器单元的另一晶体管(TFGB,TFGR)的漏极施加第二辅助电压(VboostP)，所述第二辅助电压的值被选择为使得降低所述另一晶体管的浮置栅极(FGB,FGR)的电势。
5.根据权利要求4所述的方法，其中，所述第二辅助电压(VboostP)的所述值为非零。
6.根据权利要求1至3中的一项所述的方法，其中，所述至少一个写入操作包括所述擦除步骤(EFF)和伴随其后的所述编程步骤(PRG)。
7.根据权利要求6所述的方法，其中，所述另一存储器单元在所述擦除步骤和所述编程步骤中是不同的。
8.根据权利要求6所述的方法，其中，所述另一存储器单元在所述擦除步骤和所述编程步骤中是相同的。
9.根据权利要求7或8所述的方法，包括若干连续写入操作，并且其中所述另一存储器单元随写入操作的不同而不同。
10.一种电可擦除可编程存储器类型的非易失性存储器器件，包括：至少一个存储器位置(PTM)，所述存储器位置包括第一存储器单元(CLER)和第二存储器单元(CLEB)，所述第一存储器单元包括第一晶体管(TFGR)，所述第一晶体管具有在第一浮置栅极(FGR)之下的第一氧化物(OXR)，而所述第二存储器单元包括第二晶体管(TFGB)，所述第二晶体管具有在第二浮置栅极(FGB)之下的第二氧化物(OXB)，所述第二浮置栅极(FGB)与所述第一浮置栅极(FGR)相连接；以及控制装置(MCM)，所述控制装置被配置用于执行用于在所述存储器位置(PTM)中写入数据值的至少一个写入操作，所述至少一个写入操作包括通过以下方式执行的擦除步骤和/或编程步骤：在第一阶段(Pe1,Pp1)期间，通过每个氧化物(OXR,OXB)实现相同的隧道效应，以及在第二阶段(Pe2,Pp2)期间，增加所述第一氧化物和所述第二氧化物(OXR,OXB)中的一个氧化物的端子间的电压并降低另一存储器单元的另一晶体管的另一氧化物(OXB,OXR)的端子间的电压。
11.根据权利要求10所述的器件，其中，所述晶体管(TFGR,TFGB)中的每一个晶体管进一步包括控制栅极(CGR,CGB)，以及所述控制装置(MCM)被配置用于通过以下方式执行擦除：在所述第一阶段(Pe1)期间，向所述第一晶体管和所述第二晶体管(TFGR,TGFB)的控制栅极(CGR,CGB)施加擦除电压(VppE)并对所述第一晶体管和所述第二晶体管的漏极(BLR,BLB)施加零电压，以及在所述第二阶段(Pe2)期间，向所述第一晶体管和所述第二晶体管(TFGR,TFGB)中的一个晶体管的漏极施加零电压并向另一存储器单元的另一晶体管(TFGB,TFGR)的漏极施加第一辅助电压(VboostE)，所述第一辅助电压的值被选择为使得增加所述另一晶体管的浮置栅极(FGB,FGR)的电势。
12.根据权利要求11所述的器件，其中，所述第一辅助电压(VboostE)等于所述擦除电压(VppE)。
13.根据权利要求10-12中的一项所述的器件，其中，所述控制装置被配置用于通过以下方式执行编程：在所述第一阶段(Pp1)期间，向所述第一晶体管(TFGR)的漏极(BLR)和所述第二晶体管(TFGB)的漏极(BLB)施加编程电压(VppP)；以及在所述第二阶段(Pp2)期间，向所述第一晶体管和所述第二晶体管(TFGR,TFGB)中的一个晶体管的漏极施加所述编程电压(VppP)并向另一存储器单元的另一晶体管(TFGR,TFGB)的漏极施加第二辅助电压(VboostP)，所述第二辅助电压的值被选择为使得降低所述另一晶体管的浮置栅极(FGB,FGR)的电势。
14.根据权利要求13所述的器件，其中，所述控制装置(MCM)被配置用于施加具有非零值的所述第二辅助电压(VboostP)。
15.根据权利要求10-12中的一项所述的器件，其中，所述控制装置被配置用于执行所述至少一个写入操作，所述至少一个写入操作包括所述擦除步骤(EFF)和伴随其后的所述编程步骤(PRG)。
16.根据权利要求15所述的器件，其中，所述控制装置被配置用于执行所述至少一个写入操作，其中所述另一存储器单元在所述擦除步骤和所述编程步骤中是不同的。
17.根据权利要求15所述的器件，其中，所述控制装置被配置用于执行所述至少一个写入操作，其中所述另一存储器单元在所述擦除步骤和所述编程步骤中是相同的。
18.根据权利要求16或17所述的器件，其中，所述控制装置被配置用于执行若干连续写入操作，其中所述另一存储器单元随写入操作的不同而不同。
19.一种电可擦除可编程存储器类型的非易失性存储器器件，所述器件包括：
存储器位置，所述存储器位置包括第一存储器单元和第二存储器单元，所述第一存储器单元包括第一晶体管，所述第一晶体管具有第一浮置栅极和在所述第一浮置栅极之下的第一栅极电介质，所述第二存储器单元包括第二晶体管，所述第二晶体管具有第二浮置栅极和在所述第二浮置栅极之下的第二栅极电介质，其中所述第二浮置栅极与所述第一浮置栅极相连接，所述第一晶体管和所述第二晶体管均包括控制栅极、源极和漏极；以及
控制器，所述控制器被配置用于通过执行写入步骤来使得在所述存储器位置中写入数据值，所述写入步骤包括第一阶段和随后的第二阶段；
其中在所述第一阶段中，使得所述第一晶体管和所述第二晶体管二者的所述控制栅极处于同一电压，并且使得所述第一晶体管和所述第二晶体管二者的所述漏极处于同一电压；以及
其中在所述第二阶段中，使得所述第一晶体管的所述控制栅极处于与所述第二晶体管的所述控制栅极处的电压不同的电压处，或者使得所述第一晶体管的所述漏极处于与所述第二晶体管的所述漏极处的电压不同的电压处。
20.根据权利要求19所述的器件，其中所述写入步骤包括擦除步骤和随后的编程步骤。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3048114B1 (fr) * 2016-02-22 2018-03-30 Stmicroelectronics (Rousset) Sas Procede d'amelioration de l'operation d'ecriture dans une memoire eeprom et dispositif correspondant
CN110021327B (zh) * 2018-01-10 2021-01-12 力旺电子股份有限公司 由差动存储器胞组成的非易失性存储器
CN111987992B (zh) * 2020-08-13 2023-01-10 苏州浪潮智能科技有限公司 一种基于eeprom调修的温度补偿晶体振荡器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6266278B1 (en) * 1999-06-30 2001-07-24 Sandisk Corporation Dual floating gate EEPROM cell array with steering gates shared adjacent cells
US6795347B2 (en) * 2002-04-04 2004-09-21 Infineon Technologies Ag Memory circuit
CN1739165A (zh) * 2002-12-12 2006-02-22 阿克泰尔有限公司 用于配置现场可编程门阵列的可编程互连单元

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4695979A (en) * 1985-09-09 1987-09-22 Texas Instruments Incorporated Modified four transistor EEPROM cell
US4935648A (en) * 1988-06-15 1990-06-19 Advance Micro Devices, Inc. Optimized E2 pal cell for minimum read disturb
FR3021804B1 (fr) * 2014-05-28 2017-09-01 Stmicroelectronics Rousset Cellule memoire non volatile duale comprenant un transistor d'effacement
FR3048114B1 (fr) * 2016-02-22 2018-03-30 Stmicroelectronics (Rousset) Sas Procede d'amelioration de l'operation d'ecriture dans une memoire eeprom et dispositif correspondant

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6266278B1 (en) * 1999-06-30 2001-07-24 Sandisk Corporation Dual floating gate EEPROM cell array with steering gates shared adjacent cells
US6795347B2 (en) * 2002-04-04 2004-09-21 Infineon Technologies Ag Memory circuit
CN1739165A (zh) * 2002-12-12 2006-02-22 阿克泰尔有限公司 用于配置现场可编程门阵列的可编程互连单元

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