JP5599984B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、特に、トランジスタのオフリーク電流を低減することが可能な半導体装置に関する。

近年、半導体装置に対する低消費電力化の要求が高まっている。低消費電力化技術の一つとして、電源階層化技術が挙げられる。電源階層化技術とは、回路ブロックに電力供給する電源配線をメイン電源配線とサブ電源配線に階層化することによって、スタンバイ時におけるオフリーク電流（サブスレッショルド電流）を低減する技術である（特許文献１参照）。

具体的には、アクティブ時においてはメイン電源配線とサブ電源配線とを短絡させることによってこれら両方の電源配線に電力供給を行い、これにより、当該回路ブロックに動作電圧を正しく供給する。一方、スタンバイ時においてはメイン電源配線とサブ電源配線とを切断することによってサブ電源配線への電力供給をカットし、これにより、あらかじめ定められた固定論理の維持に無関係なトランジスタへの電力供給を停止させる。これにより、ＤＲＡＭ（Dynamic Random Access Memory）のメインワードドライバのように、スタンバイ時において論理が固定される回路ブロックのオフリーク電流を低減することが可能となる。

特開２０００−１９５２５４号公報

特許文献１は、半導体装置のスタンバイ状態とアクティブ状態とにおいて、サブ電源配線にメイン電源配線の電源を供給するか否かを開示するのみである。しかしながら、半導体装置のスタンバイ時の全体の消費電力という視点から見れば、回路ブロック内に構成されるトランジスタのオフリーク電流はスタティック電流であり温度によって消費電力が変化する一方、メイン電源配線とサブ電源配線とを接続する電源制御トランジスタのスイッチング電流はダイナミック電流であり、温度によって消費電力が殆ど変化しない。例えば、代表的なトランジスタであるＭＯＳトランジスタでは、温度が低くなるにつれてオフリーク電流が減少する一方、電源制御トランジスタのスイッチング電流は電源制御トランジスタのゲート容量の充放電による電流が支配的であることから、温度依存性が少ない。したがって、チップ温度が所定の温度よりも低い場合には、電源制御トランジスタを駆動する信号線の充放電電流による消費電力の方が、オフリーク電流の消費電力よりも大きくなる。このような温度領域においては電源制御トランジスタを常時オン（導通）にして、トランジスタで構成される回路を活性化する方が、逆に半導体装置のスタンバイ時の総消費電力は低くなる。

半導体装置の温度は、半導体装置自身もしくは隣接する半導体装置の動作状態によって、めまぐるしく変わる。半導体装置がメモリの場合、所定周期でメモリセルの情報を維持するためにメモリセルをリフレッシュする場合においても、そのリフレッシュ動作の前の状態が連続アクセス動作によって温度（シリコン基板の温度）が上昇している場合と、そのリフレッシュ動作の前の状態がスタンバイ状態で維持され、温度が低い状態で安定している場合とがある。ＭＣＰなどで他のシリコンチップからの熱を共有する場合もある。つまり、回路ブロックに生ずるオフリーク電流値は、常時変化する温度に対応して変化している。

近年においては、消費電力の低減を目的として半導体装置の動作電圧が徐々に低下しており、現在では外部電源電圧が１．０Ｖ台付近という非常に低い電圧が用いられつつ、それに対応して回路ブロックに供給する内部電源電圧も更に低下している。回路ブロックの動作電圧が低下すると、回路ブロックの動作電源を確保する等の目的で、これに応じてトランジスタのしきい値電圧を更に低下させる必要がある。よって、非導通状態にあるトランジスタのオフリーク電流が更に増大するという問題が生じる。

他方、半導体装置には、外部電源電圧の低下によらず、半導体装置の内部で生成される内部電源電圧（正または負の昇圧内部電圧）を備えることが多い。これら内部電源電圧が供給される回路ブロックも、前述のオフリーク電流の問題と電源制御トランジスタの問題を同様に備える。

このような背景から、スタンバイ時におけるオフリーク電流が過去においてはそれほど問題とならなかった様々な回路ブロックにおいても、電源階層化技術を適用する必要性が生じている。

しかしながら、トランジスタのオフリーク電流の温度特性は、回路ブロックごとに異なることがある。この場合、オフリーク電流よりも電源制御トランジスタの充放電電流の方が大きくなるしきい値温度も、回路ブロックごとに異なる。したがって、電源制御を停止させるしきい値温度を複数の回路ブロックに対して共通に設定する（一律に設定する）と、半導体装置全体の消費電力を十分に低減することができないという問題が生じる。

本発明による半導体装置は、オフリーク電流が第１の温度特性を有するトランジスタによって構成された第１の回路ブロックと、オフリーク電流が前記第１の温度特性とは異なる第２の温度特性を有するトランジスタによって構成された第２の回路ブロックと、スタンバイ時において温度が第１のしきい値温度を超えている場合、前記第１の回路ブロックの電源を非活性化させる第１の電源制御回路と、前記スタンバイ時において温度が前記第１のしきい値温度とは異なる第２のしきい値温度を超えている場合、前記第２の回路ブロックの電源を非活性化させる第２の電源制御回路と、を備えることを特徴とする。

ここで、「しきい値温度を超えている」とは、チップ温度がしきい値温度よりも高い場合及び低い場合のいずれか一方であることを意味する。具体的には、ＭＯＳトランジスタのように温度が低くなるにつれてオフリーク電流が減少するタイプのトランジスタにおいては、チップ温度がしきい値温度よりも低い場合がこれに該当する。逆に、温度が高くなるにつれてオフリーク電流が減少するタイプのトランジスタであれば、チップ温度がしきい値温度よりも高い場合がこれに該当する。

尚、本発明において回路ブロックの「活性化」とは、入力信号に応じて当該回路ブロックの出力信号が変化しうる状態とすることをいう。すなわち、当該回路ブロックが活性化されている場合、所定の組み合わせの入力信号が供給されると出力信号が活性化され、所定の組み合わせとは異なる組み合わせの入力信号が供給されると出力信号が非活性化される。逆に、「非活性化」とは、入力信号に関わらず当該回路ブロックの出力信号が固定される状態とすることをいう。すなわち、当該回路ブロックが非活性化されている場合、所定の組み合わせの入力信号が入力されても出力信号は活性化されず、もちろん、所定の組み合わせとは異なる組み合わせの入力信号が供給されても出力信号は活性化されない。

本発明によれば、複数の回路ブロックに対する電源制御の有無を、互いに異なる温度を基準として判断していることから、各回路ブロックに対して最適な電源制御を行うことが可能となる。

本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。 Ｘデコーダ１２に含まれる単位デコーダ２０の回路図である。 プリデコーダ１３及び周辺回路１４に含まれる論理回路３０の回路図である。 電源制御回路１６の回路図である。 電源制御回路１７の回路図である。 オフリーク電流の温度特性を示すグラフである。 電源制御信号ＮＡ，ＮＢの変化の一例を示すタイミング図である。

本発明の課題を解決する技術思想の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。

本発明は、オフリーク電流よりも電源制御トランジスタの充放電電流の方が大きくなるしきい値温度が回路ブロックごとに異なるケースがある点に着目し、電源制御を停止させるしきい値温度を回路ブロックごとに設定することを技術思想とするものである。

このような点を考慮し、電源階層化技術を適用した半導体装置では、チップ温度が、各々の所定しきい値温度（それらは、異なる温度である）以下になると、対応する各々の回路ブロックへの電源制御を個別に制御（活性／非活性）する方法が採用される。電源制御が停止（非活性）されると、スタンバイ時においても回路ブロック内の電源制御トランジスタは常時オン（導通）となるため、電源制御トランジスタのスイッチングによる電源制御回路自身の電力消費は生じない。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。

本実施形態による半導体装置１０はＤＲＡＭなどの半導体メモリであり、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１に対する行方向（ロウ方向）のアクセスを行うＸデコーダ１２と、Ｘデコーダ１２に対してアドレス信号を供給するプリデコーダ１３と、列方向（カラム方向）のアクセスを行うＹデコーダや、リードデータ及びライトデータの制御を行うデータ入出力回路などを含む周辺回路１４とを備えている。

メモリセルアレイ１１は、ＤＲＡＭセルなどのメモリセルがマトリクス状に多数配置された領域である。ＤＲＡＭセルは、広く知られているように１つのセルトランジスタと１つのセルキャパシタによって構成されており、対応するワード線を活性化させることによっていずれかのＤＲＡＭセルを選択することができる。一般的なＤＲＡＭにおいてはワード線がメインワード線とサブワード線からなる階層構造を有しており、Ｘデコーダ１２はこのうちメインワード線を駆動する回路ブロックである。サブワード線の選択は、メモリセルアレイ１１に含まれるサブワードドライバ（図示せず）によって行われる。

図１に示すように、本実施形態による半導体装置１０は、昇圧回路１５と、電源制御回路１６，１７と、温度検知回路１８とをさらに備えている。

昇圧回路１５は、高位側電位をＶＩＮＴとし、低位側電位をＶＳＳとする内部電源電圧Ｖ２を受けてこれを昇圧し、これによって高位側電位をＶＰＰとし、低位側電位をＶＫＫとする昇圧電源電圧Ｖ１を生成する。ＶＰＰは正の昇圧電圧であり、ＶＫＫは負の昇圧電圧である。これら電位の具体的な値については特に限定されないが、一例を挙げれば、ＶＩＮＴ＝１．２Ｖ、ＶＳＳ＝０Ｖ、ＶＰＰ＝２．７Ｖ、ＶＫＫ＝−０．３Ｖである。この場合、内部電源電圧Ｖ２は１．２Ｖ（＝１．２Ｖ−０Ｖ）となり、昇圧電源電圧Ｖ１は３．０Ｖ（＝２．７Ｖ＋０．３Ｖ）となる。内部電源電圧Ｖ２は外部電圧であっても構わないし、外部電圧を降圧したものであっても構わない。

昇圧電源電圧Ｖ１を規定する電位ＶＰＰ，ＶＫＫは、Ｘデコーダ１２に供給される。また、内部電源電圧Ｖ２を規定する電位ＶＩＮＴ，ＶＳＳは、プリデコーダ１３及び周辺回路１４に供給される。したがって、昇圧電源電圧Ｖ１はＸデコーダ１２の動作電源として用いられ、内部電源電圧Ｖ２はプリデコーダ１３及び周辺回路１４の動作電源として用いられる。Ｘデコーダ１２に昇圧電源電圧Ｖ１が用いられるのは、ＤＲＡＭにおいてはワード線を内部電源電圧Ｖ２以上にスイングさせる必要があるからである。Ｘデコーダ１２等の具体的な回路構成については後述する。

昇圧電源電圧Ｖ１を規定する電位ＶＰＰ，ＶＫＫは、Ｘデコーダ１２に供給される他、電源制御回路１６にも供給される。また、内部電源電圧Ｖ２を規定する電位ＶＩＮＴ，ＶＳＳは、プリデコーダ１３及び周辺回路１４に供給される他、電源制御回路１６，１７にも供給される。

次に、電源制御回路１６，１７について説明する。

電源制御回路１６は、電源制御信号ＰＢ，ＮＢを生成する回路であり、生成された電源制御信号ＰＢ，ＮＢはＸデコーダ１２に供給される。電源制御信号ＰＢ，ＮＢは、Ｘデコーダ１２の活性化及び非活性化を切り替えるための信号であり、その切り替えは、スタンバイ信号ＳＴＢ１と温度検知信号ＴＷ１によって決まる。具体的には、スタンバイ信号ＳＴＢ１がスタンバイ状態を示しており、且つ、温度検知信号ＴＷ１が活性化している場合、電源制御信号ＰＢ，ＮＢが非活性レベルとなることによりＸデコーダ１２が非活性化（電源が回路に供給されない非導通状態）される。その他の場合には、電源制御信号ＰＢ，ＮＢが活性レベルとなることによりＸデコーダ１２が活性化（電源が回路に供給される導通状態）される。本実施形態において電源制御信号ＰＢ，ＮＢの活性レベルはそれぞれＶＳＳ（０Ｖ），ＶＩＮＴ（１．２Ｖ）であり、非活性レベルはそれぞれＶＰＰ（２．７Ｖ），ＶＫＫ（−０．３Ｖ）である。

スタンバイ信号ＳＴＢ１は、Ｘデコーダ１２がアクティブ状態であるかスタンバイ状態であるかを示す信号である。一方、温度検知信号ＴＷ１は温度検知回路１８より供給される信号であり、チップ温度が第１のしきい値ＴＭＰ１を超えている場合に活性状態となる。本実施形態では、第１のしきい値ＴＭＰ１が７０℃に設定されており、チップ温度が７０℃を超えると温度検知信号ＴＷ１が活性化する。したがって、スタンバイ信号ＳＴＢ１がスタンバイ状態を示しており且つチップ温度が７０℃を超えている場合に、Ｘデコーダ１２が非活性化される。

電源制御回路１７は、電源制御信号ＰＡ，ＮＡを生成する回路であり、生成された電源制御信号ＰＡ，ＮＡはプリデコーダ１３及び周辺回路１４に供給される。電源制御信号ＰＡ，ＮＡは、プリデコーダ１３及び周辺回路１４の活性化及び非活性化を切り替えるための信号であり、その切り替えは、スタンバイ信号ＳＴＢ２と温度検知信号ＴＷ２によって決まる。具体的には、スタンバイ信号ＳＴＢ２がスタンバイ状態を示しており、且つ、温度検知信号ＴＷ２が活性化している場合、電源制御信号ＰＡ，ＮＡが非活性レベルとなることによりプリデコーダ１３及び周辺回路１４が非活性化される。その他の場合には、電源制御信号ＰＡ，ＮＡが活性レベルとなることによりプリデコーダ１３及び周辺回路１４が活性化される。本実施形態において電源制御信号ＰＡ，ＮＡの活性レベルはそれぞれＶＳＳ（０Ｖ），ＶＩＮＴ（１．２Ｖ）であり、非活性レベルはそれぞれＶＩＮＴ（１．２Ｖ），ＶＳＳ（０Ｖ）である。

スタンバイ信号ＳＴＢ２は、プリデコーダ１３及び周辺回路１４がアクティブ状態であるかスタンバイ状態であるかを示す信号である。一方、温度検知信号ＴＷ２は温度検知回路１８より供給される信号であり、チップ温度が第２のしきい値ＴＭＰ２（＜ＴＭＰ１）を超えている場合に活性状態となる。本実施形態では、第２のしきい値ＴＭＰ２が２５℃に設定されており、チップ温度が２５℃を超えると温度検知信号ＴＷ２が活性化する。したがって、スタンバイ信号ＳＴＢ２がスタンバイ状態を示しており且つチップ温度が２５℃を超えている場合に、プリデコーダ１３及び周辺回路１４が非活性化される。

尚、スタンバイ信号ＳＴＢ１とスタンバイ信号ＳＴＢ２は、同一の信号であっても構わない。また、これらスタンバイ信号ＳＴＢ１、ＳＴＢ２は、半導体装置１０の内部で生成される内部信号であっても構わないし、半導体装置１０の外部から供給される外部信号であっても構わない。同様に、温度検知信号ＴＷ１，ＴＷ２についても、半導体装置１０の内部で生成される内部信号であっても構わないし、半導体装置１０の外部から供給される外部信号であっても構わない。温度検知信号ＴＷ１，ＴＷ２が外部信号である場合は、温度検知回路１８は半導体装置１０の外部に設けられることになる。

図２は、Ｘデコーダ１２に含まれる単位デコーダ２０の回路図である。単位デコーダ２０は、１本のメインワード線ＲＭＷＬを選択するための論理回路であり、したがって、Ｘデコーダ１２には図２に示す単位デコーダ２０がメインワード線の本数分だけ備えられていることになる。単位デコーダ２０は、特殊なトランジスタ（後述する一般のトランジスタとは異なるという意味のトランジスタ）で構成される。本願において、特殊なトランジスタと一般のトランジスタは、少なくともオフリーク電流の温度特性が異なる視点である。前記オフリークの温度特性が異なる例としては、トランジスタに供給される電圧の違いであってもよい。トランジスタのチャネル幅／チャネル長の違いであっても良い。ゲート電極下の膜厚値の違いであっても良い。更に、トランジスタの構造の違いであっても良い。

図２に示すように、単位デコーダ２０の電源は階層化されている。具体的には、昇圧電源電圧Ｖ１を規定する電位ＶＰＰ，ＶＫＫがそれぞれ供給されるメイン電源配線２１ａ，２２ａと、メイン電源配線２１ａ，２２ａにそれぞれ対応するサブ電源配線２１ｂ，２２ｂと、メイン電源配線２１ａとサブ電源配線２１ｂとの間に接続された電源制御トランジスタ２１ｃと、メイン電源配線２２ａとサブ電源配線２２ｂとの間に接続された電源制御トランジスタ２２ｃとを備えている。そして、単位デコーダ２０に含まれるトランジスタの高位側電源ノード（ＰチャンネルＭＯＳトランジスタのソース）はメイン電源配線２１ａとサブ電源配線２１ｂのいずれか一方に接続され、単位デコーダ２０に含まれるトランジスタの低位側電源ノード（ＮチャンネルＭＯＳトランジスタのソース）はメイン電源配線２２ａとサブ電源配線２２ｂのいずれか一方に接続されている。

電源制御トランジスタ２１ｃはＰチャンネル型のＭＯＳトランジスタであり、そのゲートには電源制御信号ＰＢが供給されている。上述の通り、電源制御信号ＰＢの活性レベルはＶＳＳ（０Ｖ）であり、したがって電源制御信号ＰＢが活性化するとメイン電源配線２１ａとサブ電源配線２１ｂが短絡（導通）される。これにより、メイン電源配線２１ａ及びサブ電源配線２１ｂとも、そのレベルはＶＰＰ（２．７Ｖ）となる。また、電源制御信号ＰＢの非活性レベルはＶＰＰ（２．７Ｖ）であり、したがって電源制御信号ＰＢが非活性化するとメイン電源配線２１ａとサブ電源配線２１ｂは切断（非導通）される。これにより、メイン電源配線２１ａのレベルはＶＰＰ（２．７Ｖ）に維持されるものの、サブ電源配線２１ｂへの電力供給は電源制御トランジスタ２１ｃのオフリーク電流のみとなることから、サブ電源配線２１ｂのレベルは約２．２Ｖとなる。

一方、電源制御トランジスタ２２ｃはＮチャンネル型のＭＯＳトランジスタであり、そのゲートには電源制御信号ＮＢが供給されている。上述の通り、電源制御信号ＮＢの活性レベルはＶＩＮＴ（１．２Ｖ）であり、したがって電源制御信号ＮＢが活性化するとメイン電源配線２２ａとサブ電源配線２２ｂが短絡（導通）される。これにより、メイン電源配線２２ａ及びサブ電源配線２２ｂとも、そのレベルはＶＫＫ（−０．３Ｖ）となる。また、電源制御信号ＮＢの非活性レベルはＶＫＫ（−０．３Ｖ）であり、したがって電源制御信号ＮＢが非活性化するとメイン電源配線２２ａとサブ電源配線２２ｂは切断（非導通）される。これにより、メイン電源配線２２ａのレベルはＶＫＫ（−０．３Ｖ）に維持されるものの、サブ電源配線２２ｂへの電力供給は電源制御トランジスタ２２ｃのオフリーク電流のみとなることから、サブ電源配線２２ｂのレベルは約０．３Ｖとなる。

かかる構成により、電源制御信号ＰＢ，ＮＢが活性レベルである場合には、単位デコーダ２０を構成する全てのトランジスタに正しく電力供給される。このため、プリデコード信号Ｓ１〜Ｓ４が所定の組み合わせになると、単位デコーダ２０は対応するメインワード線ＲＭＷＬを活性レベル（ＶＫＫ）に駆動する。一方、プリデコード信号Ｓ１〜Ｓ４が所定の組み合わせとは異なる組み合わせになると、単位デコーダ２０は対応するメインワード線ＲＭＷＬを非活性レベル（ＶＰＰ）に固定する。図２に示す例では、所定の組み合わせとは、プリデコード信号Ｓ１〜Ｓ３がハイレベル、プリデコード信号Ｓ４がローレベルとなった状態を指す。プリデコード信号Ｓ１〜Ｓ４は、図１に示したプリデコーダ１３より供給される信号である。

これに対し、電源制御信号ＰＢ，ＮＢが非活性レベルである場合には、サブ電源配線２１ｂ，２２ｂがメイン電源配線２１ａ，２２ａから切り離されることから、単位デコーダ２０を構成する一部のトランジスタＰ１，Ｎ１には電位供給がされなくなる。しかしながら、これらトランジスタＰ１，Ｎ１は、対応するメインワード線ＲＭＷＬを非活性レベル（ＶＰＰ）に固定するために電位供給する必要のないトランジスタである。したがって、電源制御トランジスタ２１ｃ，２２ｃがオフすることによってトランジスタＰ１，Ｎ１への電位供給が絶たれても、メインワード線ＲＭＷＬは非活性レベル（ＶＰＰ）に正しく固定される。そして、トランジスタＰ１，Ｎ１への電位供給が絶たれることにより、単位デコーダ２０を構成するトランジスタのオフリーク電流が低減されることから、スタンバイ時における消費電力が低減される。

図２に示す単位デコーダ２０は、電源として昇圧電源電圧Ｖ１を用いていることから、単位デコーダ２０を構成するトランジスタのしきい値電圧は、昇圧電源電圧を用いない一般のトランジスタのしきい値電圧よりも相対的に高く設定される。このため、単位デコーダ２０を構成するトランジスタの単位Ｗ／Ｌ（チャネル幅／チャネル長）比当たりのオフリーク電流は、しきい値電圧が相対的に低い前記一般のトランジスタの単位Ｗ／Ｌ比当たりのオフリーク電流よりも少ない。ここで、単位Ｗ／Ｌ比とは、トランジスタのチャネル幅をＷとし、チャネル長をＬとした場合における所定比である。また、単位デコーダ２０においては、十分なゲート耐圧を確保すべく、各トランジスタのゲート膜厚が相対的に厚く設定されている。

図３は、プリデコーダ１３及び周辺回路１４に含まれる論理回路３０の回路図である。当然ながら、プリデコーダ１３及び周辺回路１４は多くの論理回路３０によって構成されており、図３に示す論理回路３０はその一部である。プリデコーダ１３及び周辺回路１４は、前記一般のトランジスタで構成される。

図３に示す論理回路３０はいわゆるインバータ列であり、その電源は階層化されている。具体的には、内部電源電圧Ｖ２を規定する電位ＶＩＮＴ，ＶＳＳがそれぞれ供給されるメイン電源配線３１ａ，３２ａと、メイン電源配線３１ａ，３２ａにそれぞれ対応するサブ電源配線３１ｂ，３２ｂと、メイン電源配線３１ａとサブ電源配線３１ｂとの間に接続された電源制御トランジスタ３１ｃと、メイン電源配線３２ａとサブ電源配線３２ｂとの間に接続された電源制御トランジスタ３２ｃとを備えている。そして、論理回路３０に含まれるトランジスタの高位側電源ノード（ＰチャンネルＭＯＳトランジスタのソース）はメイン電源配線３１ａとサブ電源配線３１ｂのいずれか一方に接続され、論理回路３０に含まれるトランジスタの低位側電源ノード（ＮチャンネルＭＯＳトランジスタのソース）はメイン電源配線３２ａとサブ電源配線３２ｂのいずれか一方に接続されている。

電源制御トランジスタ３１ｃはＰチャンネル型のＭＯＳトランジスタであり、そのゲートには電源制御信号ＰＡが供給されている。上述の通り、電源制御信号ＰＡの活性レベルはＶＳＳ（０Ｖ）であり、したがって電源制御信号ＰＡが活性化するとメイン電源配線３１ａとサブ電源配線３１ｂが短絡される。これにより、メイン電源配線３１ａ及びサブ電源配線３１ｂとも、そのレベルはＶＩＮＴ（１．２Ｖ）となる。また、電源制御信号ＰＡの非活性レベルはＶＩＮＴ（１．２Ｖ）であり、したがって電源制御信号ＰＡが非活性化するとメイン電源配線３１ａとサブ電源配線３１ｂは切断される。これにより、メイン電源配線３１ａのレベルはＶＩＮＴ（１．２Ｖ）に維持されるものの、サブ電源配線３１ｂへの電力供給は電源制御トランジスタ３１ｃのオフリーク電流のみとなることから、サブ電源配線３１ｂのレベルは約０．９Ｖとなる。

一方、電源制御トランジスタ３２ｃはＮチャンネル型のＭＯＳトランジスタであり、そのゲートには電源制御信号ＮＡが供給されている。上述の通り、電源制御信号ＮＡの活性レベルはＶＩＮＴ（１．２Ｖ）であり、したがって電源制御信号ＮＡが活性化するとメイン電源配線３２ａとサブ電源配線３２ｂが短絡される。これにより、メイン電源配線３２ａ及びサブ電源配線３２ｂとも、そのレベルはＶＳＳ（０Ｖ）となる。また、電源制御信号ＮＡの非活性レベルはＶＳＳ（０Ｖ）であり、したがって電源制御信号ＮＡが非活性化するとメイン電源配線３２ａとサブ電源配線３２ｂは切断される。これにより、メイン電源配線３２ａのレベルはＶＳＳ（０Ｖ）に維持されるものの、サブ電源配線３２ｂへの電力供給は電源制御トランジスタ３２ｃのオフリーク電流のみとなることから、サブ電源配線３２ｂのレベルは約０．３４Ｖとなる。

かかる構成により、電源制御信号ＰＡ，ＮＡが活性レベルである場合には、論理回路３０を構成する全てのトランジスタに正しく電位供給される。このため、入力信号ＩＮの論理レベルに応じて出力信号ＯＵＴの論理レベルが正しく変化する。入力信号ＩＮは、スタンバイ時においてその論理レベルがローレベルとなる信号である。したがって、スタンバイ状態における出力信号ＯＵＴの論理レベルはローレベルである。

これに対し、電源制御信号ＰＡ，ＮＡが非活性レベルである場合には、サブ電源配線３１ｂ，３２ｂがメイン電源配線３１ａ，３２ａから切り離されることから、論理回路３０を構成する一部のトランジスタＰ２，Ｐ３，Ｎ２，Ｎ３には電位供給がされなくなる。しかしながら、これらトランジスタＰ２，Ｐ３，Ｎ２，Ｎ３は、出力信号ＯＵＴをローレベル（ＶＳＳ）に固定するために電位供給する必要のないトランジスタである。したがって、電源制御トランジスタ３１ｃ，３２ｃがオフすることによってトランジスタＰ２，Ｐ３，Ｎ２，Ｎ３への電位供給が絶たれても、出力信号ＯＵＴは非活性レベル（ＶＳＳ）に正しく固定される。そして、トランジスタＰ２，Ｐ３，Ｎ２，Ｎ３への電位供給が絶たれることにより、論理回路３０を構成するトランジスタのオフリーク電流が低減されることから、スタンバイ時における消費電力が低減される。

図３に示す論理回路３０は、電源として内部電源電圧Ｖ２を用いていることから、しきい値電圧は相対的に低く設定される。このため、論理回路３０を構成するトランジスタの単位Ｗ／Ｌ比当たりのオフリーク電流は、図２に示した単位デコーダ２０を構成するトランジスタのように、しきい値電圧が相対的に高いトランジスタの単位Ｗ／Ｌ比当たりのオフリーク電流よりも多い。また、論理回路３０においては、昇圧電源電圧Ｖ１が用いられないことから、各トランジスタのゲート膜厚は相対的に薄く設定されている。

図４は、電源制御回路１６の回路図である。

図４に示すように、電源制御回路１６は、スタンバイ信号ＳＴＢ１と同相及び逆相の内部信号を生成するインバータ列４１と、これら内部信号に基づいて電源制御信号ＰＢ，ＮＢをそれぞれ生成するレベル変換回路４２，４３とを備えている。

レベル変換回路４２は、電位ＶＰＰと電位ＶＳＳとの間においてクロスカップルされたＰチャンネルＭＯＳトランジスタ４２ｐ１，４２ｐ２と、これらトランジスタ４２ｐ１，４２ｐ２に対してそれぞれ直列接続されたＮチャンネルＭＯＳトランジスタ４２ｎ１，４２ｎ２によって構成されている。そして、スタンバイ信号ＳＴＢ１の論理レベルに応じてトランジスタ４２ｎ１，４２ｎ２のいずれか一方がオン、他方がオフすることから、生成される電源制御信号ＰＢのレベルはＶＰＰ又はＶＳＳとなる。

同様に、レベル変換回路４３は、電位ＶＩＮＴと電位ＶＫＫとの間においてクロスカップルされたＮチャンネルＭＯＳトランジスタ４３ｎ１，４３ｎ２と、これらトランジスタ４３ｎ１，４３ｎ２に対してそれぞれ直列接続されたＰチャンネルＭＯＳトランジスタ４３ｐ１，４３ｐ２によって構成されている。そして、スタンバイ信号ＳＴＢ１の論理レベルに応じてトランジスタ４３ｐ１，４３ｐ２のいずれか一方がオン（導通）、他方がオフ（非導通）することから、生成される電源制御信号ＮＢのレベルはＶＩＮＴ又はＶＫＫとなる。

図５は、電源制御回路１７の回路図である。

図５に示すように、電源制御回路１７は、スタンバイ信号ＳＴＢ２と同相及び逆相の内部信号を生成するインバータ列５１によって構成されている。インバータ列５１は電位ＶＩＮＴと電位ＶＳＳ間の電圧、すなわち内部電源電圧Ｖ２を動作電源としている。このため、スタンバイ信号ＳＴＢ２論理レベルに応じて、電源制御信号ＰＡのレベルはＶＩＮＴ及びＶＳＳの一方となり、電源制御信号ＮＡのレベルはＶＩＮＴ及びＶＳＳの他方となる。

以上が本実施形態による半導体装置１０の構成である。次に、チップ温度に応じた半導体装置１０の動作について説明する。

図６は、オフリーク電流の温度特性を示すグラフである。

図６に示すラインＡ１は、プリデコーダ１３及び周辺回路１４のオフリーク電流の温度特性を示し、図６に示すラインＢ１は、Ｘデコーダ１２のオフリーク電流の温度特性を示している。ラインＡ１，Ｂ１に示すように、これら回路ブロックのオフリーク電流（スタティック電流）は、温度が高くなるにつれて増大するという特性を有している。また、同じ温度である場合には、Ｘデコーダ１２よりも、プリデコーダ１３及び周辺回路１４の方がオフリーク電流は大きい。ラインＡ１の電流値がラインＢ１の電流値よりも多いのは、ラインＡ１が薄膜トランジスタ等のしきい値が相対的に低いからである。

また、図６に示すラインＡ２は、図３に示した電源制御トランジスタ３１ｃ，３２ｃのスイッチング電流を示し、図６に示すラインＢ２は、図２に示した電源制御トランジスタ２１ｃ，２２ｃのスイッチング電流を示している。ラインＡ２，Ｂ２に示すように、これらトランジスタのスイッチング電流は、温度依存性がラインＡ１，Ｂ１の温度依存性よりも少ない。これは、電源制御トランジスタのスイッチング電流は、主に電源制御トランジスタのゲート容量の充放電電流（ダイナミック電流）に起因するものだからである。また、ラインＢ２に示す電源制御トランジスタ２１ｃ，２２ｃのスイッチング電流は、ラインＡ２に示す電源制御トランジスタ３１ｃ，３２ｃのスイッチング電流よりも多い。これは、プリデコーダ１３及び周辺回路１４では昇圧されていない内部電源電圧Ｖ２を動作電源としているのに対し、Ｘデコーダ１２では昇圧電源電圧Ｖ１を動作電源としているためである。

ラインＡ２、Ｂ２の温度依存性は、共に温度が下がれば下がる。これは、半導体装置内部に搭載された内部タイマでメモリセルのリフレッシュ周期（内部周期）を長くしているからである。低い温度では記憶情報の更新が必要なメモリセルの情報維持時間が長くなる特性に対応して、リフレッシュ動作の内部周期を長くしているため、所定時間中のリフレッシュ回数が低下するからである。半導体装置のスタンバイであっても、半導体装置内部で所定の時間間隔で自立的に行なうリフレッシュ動作期間は、半導体装置が外部からのアクセス動作期間と同じアクティブ期間である。リフレッシュインターバル中は、リフレッシュ動作毎に、少なくともリフレッシュ動作に必要な電源制御トランジスタが全て活性化するので、電源制御トランジスタの充放電電流が発生し、それが消費電流となる。

リフレッシュ動作に関係のない周辺回路（例えばコラム系やＩ／Ｏ系の回路）に関連する電源制御は、非活性のままにすることが最良である。リフレッシュ動作に関係のない周辺回路の電源とサブ電源とを接続する電源制御トランジスタを常時非活性（非導通）とすることによって、ラインＡ２、Ｂ２の電流値は、更に低下する。コラム系やＩ／Ｏ系の回路としては、不図示のメモリセルアレイに関連するＹデコーダ、Ｙ−プリデコーダ等があり、不図示のリードライトアンプ、半導体装置の入出力端子に関連する入出力回路、ＤＬＬヤＰＬＬに関連する位相ロックループ等がある。 尚、前記入出力回路は、厚膜トランジスタで構成される場合がある。不揮発性メモリ等では、Ｙデコーダも厚膜トランジスタで構成される。

また、前記内部周期を変更しなければ、ラインＡ２、Ｂ２の温度依存性はフラットになる。

ここで、ラインＡ１とラインＡ２は温度ＴＭＰ２において交差している。このことは、温度がＴＭＰ２よりも高い領域は、電源制御トランジスタ３１ｃ，３２ｃのスイッチング電流よりも、プリデコーダ１３及び周辺回路１４のオフリーク電流の方が大きい温度領域であり、この場合は電源制御回路１７による電源制御を行った方が消費電力が低くなることを意味する。逆に、温度がＴＭＰ２よりも低い領域は、電源制御トランジスタ３１ｃ，３２ｃのスイッチング電流よりも、プリデコーダ１３及び周辺回路１４のオフリーク電流の方が小さい温度領域であり、この場合は電源制御回路１７による電源制御を行うと消費電力がむしろ増大することを意味する。温度ＴＭＰ２は上述した第２のしきい値ＴＭＰ２に相当し、具体的には２５℃に設定されている。

同様に、ラインＢ１とラインＢ２は温度ＴＭＰ１において交差している。このことは、温度がＴＭＰ１よりも高い領域は、電源制御トランジスタ２１ｃ，２２ｃのスイッチング電流よりもＸデコーダ１２のオフリーク電流の方が大きい温度領域であり、この場合は電源制御回路１６による電源制御を行った方が消費電力が低くなることを意味する。逆に、温度がＴＭＰ１よりも低い領域は、電源制御トランジスタ２１ｃ，２２ｃのスイッチング電流よりもＸデコーダ１２のオフリーク電流の方が小さい温度領域であり、この場合は電源制御回路１６による電源制御を行うと消費電力がむしろ増大することを意味する。温度ＴＭＰ１は上述した第１のしきい値ＴＭＰ１に相当し、具体的には７０℃に設定されている。

上記の点を考慮して、本実施形態では、チップ温度がＴＭＰ１（＝７０℃）を超えている場合、スタンバイ信号ＳＴＢ１に応答して電源制御回路１６によるＸデコーダ１２の電源制御を行う。つまり、チップ温度がＴＭＰ１（＝７０℃）を超えている場合には、スタンバイ信号ＳＴＢ１がスタンバイ状態を示していれば電源制御トランジスタ２１ｃ，２２ｃをオフさせることによってオフリーク電流を低減し、スタンバイ信号ＳＴＢ１がアクティブ状態を示していれば電源制御トランジスタ２１ｃ，２２ｃをオンさせることによってＸデコーダ１２を活性化させる。これに対し、チップ温度がＴＭＰ１（＝７０℃）以下である場合には、スタンバイ信号ＳＴＢ１がスタンバイ状態を示しているかアクティブ状態を示しているかに関わらず、電源制御トランジスタ２１ｃ，２２ｃをオンさせる。この場合、Ｘデコーダ１２を構成するトランジスタにはオフリーク電流が流れるが、この温度領域におけるオフリーク電流は電源制御トランジスタ２１ｃ，２２ｃのスイッチング電流よりも小さいことから、電源制御トランジスタ２１ｃ，２２ｃをオンさせたままにした方が、むしろ消費電力は低減する。

このように、電源制御回路１６は、スタンバイ信号ＳＴＢ１のみならず、温度検知回路１８により供給される温度検知信号ＴＷ１にさらに基づいてＸデコーダ１２の電源制御を行うか否かを決定し、これによりＸデコーダ１２の消費電力を低減させている。

同様の理由により、本実施形態では、チップ温度がＴＭＰ２（＝２５℃）を超えている場合、スタンバイ信号ＳＴＢ２に応答して電源制御回路１７によるプリデコーダ１３及び周辺回路１４の電源制御を行う。つまり、チップ温度がＴＭＰ２（＝２５℃）を超えている場合には、スタンバイ信号ＳＴＢ２がスタンバイ状態を示していれば電源制御トランジスタ３１ｃ，３２ｃをオフさせることによってオフリーク電流を低減し、スタンバイ信号ＳＴＢ３がアクティブ状態を示していれば電源制御トランジスタ３１ｃ，３２ｃをオンさせることによってプリデコーダ１３及び周辺回路１４を活性化させる。これに対し、チップ温度がＴＭＰ２（＝２５℃）以下である場合には、スタンバイ信号ＳＴＢ２がスタンバイ状態を示しているかアクティブ状態を示しているかに関わらず、電源制御トランジスタ３１ｃ，３２ｃをオンさせる。この場合、プリデコーダ１３及び周辺回路１４を構成するトランジスタにはオフリーク電流が流れるが、この温度領域におけるオフリーク電流は電源制御トランジスタ３１ｃ，３２ｃのスイッチング電流よりも小さいことから、電源制御トランジスタ３１ｃ，３２ｃをオンさせたままにした方が、むしろ消費電力は低減する。

このように、電源制御回路１７は、スタンバイ信号ＳＴＢ２のみならず、温度検知回路１８により供給される温度検知信号ＴＷ２にさらに基づいて、プリデコーダ１３及び周辺回路１４の電源制御を行うか否かを決定し、これによりプリデコーダ１３及び周辺回路１４の消費電力を低減させている。

図７は、電源制御信号ＮＡ，ＮＢの変化の一例を示すタイミング図である。

図７に示す期間Ｔ１は、半導体装置１０がスタンバイ状態である期間であり、チップ温度は２０℃である。この場合、電源制御信号ＮＡ，ＮＢのレベルはいずれもＶＩＮＴ（１．２Ｖ）となり、電源制御トランジスタ２２ｃ，３２ｃはいずれもオンする。つまり、スタンバイ信号ＳＴＢ１，ＳＴＢ２がスタンバイ状態を示しているにもかかわらず、Ｘデコーダ１２、プリデコーダ１３及び周辺回路１４にはそのまま電力供給される。これによりオフリーク電流が生じるが、上述した理由により、電源制御を行うよりもむしろ消費電力が低減される。

図７に示す期間Ｔ２は、半導体装置１０がスタンバイ状態である期間であり、チップ温度は５０℃である。この場合、電源制御信号ＮＡについてはＶＳＳ（０Ｖ）となり、電源制御信号ＮＢについてはＶＩＮＴ（１．２Ｖ）となる。これにより、電源制御トランジスタ２２ｃはオン、電源制御トランジスタ３２ｃはオフとなる。これにより、Ｘデコーダ１２に対してはそのまま電力供給される一方、プリデコーダ１３及び周辺回路１４は非活性化される。

図７に示す期間Ｔ３は、半導体装置１０がアクティブ状態である期間である。アクティブ状態においては、チップ温度にかかわらず電源制御信号ＮＡ，ＮＢのレベルはいずれもＶＩＮＴ（１．２Ｖ）となり、電源制御トランジスタ２２ｃ，３２ｃはいずれもオンする。これにより、Ｘデコーダ１２、プリデコーダ１３及び周辺回路１４は全て活性化され、入力信号に応じて正しく動作することが可能となる。

図７に示す期間Ｔ４は、半導体装置１０がスタンバイ状態である期間であり、チップ温度は８０℃である。この場合、電源制御信号ＮＡのレベルはＶＳＳ（０Ｖ）、電源制御信号ＮＢのレベルはＶＫＫ（−０．３Ｖ）となり、電源制御トランジスタ２２ｃ，３２ｃはいずれもオフする。これにより、Ｘデコーダ１２、プリデコーダ１３及び周辺回路１４の論理が固定され、オフリーク電流が低減される。

以上説明したように、本実施形態では、Ｘデコーダ１２に対して電源制御を行うか否かのしきい値となる温度Ｔ１と、プリデコーダ１３及び周辺回路１４に対して電源制御を行うか否かのしきい値となる温度Ｔ２とが互いに異なる温度に設定されている。これにより、Ｘデコーダ１２、プリデコーダ１３及び周辺回路１４とも、各温度領域において最も消費電力の低い状態に設定することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、オフリーク電流の温度特性が異なる２種類のトランジスタをそれぞれ用いた回路ブロックに対して個別に電源制御を行うケースを例に説明したが、本発明がこれに限定されるものではない。したがって、オフリーク電流の温度特性が異なる３種類以上のトランジスタをそれぞれ用いた回路ブロックに対して、個別に電源制御を行うことも可能である。また、これら回路ブロックを構成するトランジスタは、オフリーク電流の温度特性が異なれば足り、ゲート膜厚が異なっている必要はない。

オフリーク電流の温度特性が異なる３種類のトランジスタの例としては、ゲート膜厚が相対的に厚い厚膜トランジスタ、ゲート膜厚が相対的に薄く且つ通常のしきい値に設定された第１の薄膜トランジスタ、ゲート膜厚が相対的に薄く且つ低しきい値に設定された第２の薄膜トランジスタの３種類が挙げられる。

これらトランジスタが利用される回路ブロックとしては、以下の回路ブロックを例示することができる。つまり、厚膜トランジスタを利用する回路ブロックとしては、Ｘデコーダの他、センスアンプ制御回路を挙げることができる、また、第１の薄膜トランジスタを利用する回路ブロックとしては、電源制御回路やテストモードデコーダ回路を挙げることができる。さらに、第２の薄膜トランジスタを利用する回路ブロックとしては、プリデコーダ１３及び周辺回路１４の他、Ｙデコーダ、データの読み出し回路、データの書き込み回路を挙げることができる。第１の薄膜トランジスタと第２の薄膜トランジスタのしきい値電圧の差は、イオンドーズ量によって調整される。

また、上記実施形態では、電源制御信号ＰＢの活性レベルをＶＳＳ（０Ｖ）とし、非活性レベルをＶＰＰ（２．７Ｖ）としているが、これらはあくまで一例であり、活性レベルをＶＳＳ未満としても構わないし、非活性レベルをＶＰＰ超としても構わない。例えば、第１の変形例として、活性レベルをＶＫＫ（−０．３Ｖ）とし、非活性レベルをＶＰＰ（２．７Ｖ）に設定すれば、オン電流が増大することから、電源制御トランジスタ２１ｃのサイズをより小さくすることが可能となる。また、第２の変形例として、活性レベルをＶＳＳ（０Ｖ）とし、非活性レベルをＶＰＰ＋α（２．９Ｖ）に設定すれば、電源制御トランジスタ２１ａのオフリーク電流を低減させることが可能となる。さらに、第３の変形例として、活性レベルをＶＫＫ（−０．３Ｖ）とし、非活性レベルをＶＰＰ＋α（２．９Ｖ）に設定すれば、第１及び第２の変形例の両方の効果を得ることが可能となる。

同様に、上記実施形態では、電源制御信号ＮＢの活性レベルをＶＩＮＴ（１．２Ｖ）とし、非活性レベルをＶＫＫ（−０．３Ｖ）としているが、これらはあくまで一例であり、活性レベルをＶＩＮＴ超としても構わないし、非活性レベルをＶＫＫ未満としても構わない。例えば、第４の変形例として、活性レベルをＶＰＰ（２．７Ｖ）とし、非活性レベルをＶＫＫ（−０．３Ｖ）に設定すれば、オン電流が増大することから、電源制御トランジスタ２２ｃのサイズをより小さくすることが可能となる。また、第５の変形例として、活性レベルをＶＩＮＴ（１．２Ｖ）とし、非活性レベルをＶＫＫ−α（−０．４Ｖ）に設定すれば、電源制御トランジスタ２２ａのオフリーク電流を低減させることが可能となる。さらに、第６の変形例として、活性レベルをＶＰＰ（２．７Ｖ）とし、非活性レベルをＶＫＫ−α（−０．４Ｖ）に設定すれば、第４及び第５の変形例の両方の効果を得ることが可能となる。

また、上記実施形態においては、階層化された電源配線を用いることによって回路ブロックを活性化又は非活性化しているが、回路ブロックを活性化又は非活性化する方法としては電源階層化技術を用いることは必須でない。

また、上記実施形態では、電源制御トランジスタ２１ｃ，３１ｃとしてＰチャンネルＭＯＳトランジスタを用い、電源制御トランジスタ２２ｃ，３２ｃとしてＮチャンネルＭＯＳトランジスタを用いているが、本発明がこれに限定されるものではない。したがって、例えば、電源制御トランジスタ２１ｃ，３１ｃとしてＮチャンネルＭＯＳトランジスタを用いても構わないし、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタが並列接続されたドライバ回路を用いても構わない。当業者ならば、本願の基本的技術思想により容易に理解できる。

また、上記実施形態では、本発明を半導体記憶装置（半導体メモリ）に適用した場合を例に説明したが、本願の基本的技術思想は半導体記憶装置に限られず、半導体装置全般に適用できることは言うまでもない。半導体装置にはＣＰＵ、ＭＣＵ，ＤＳＰ等の能動的な機能を備える半導体装置、受動的な機能を備える半導体装置を含む。また、本発明は、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等、メモリセルを搭載した半導体装置に適用できる。昇圧電圧生成回路や温度検知回路の回路構成や、それらの制御方法は問わない。

また、トランジスタは、ＭＯＳトランジスタに限定されず、他の種類の電界効果トランジスタ（Field Effect Transistor; FET）、例えば、ＭＩＳ（Metal-Insulator Semiconductor）トランジスタ、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。バイポーラ型トランジスタであっても良い。更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。

また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０ 半導体装置
１１ メモリセルアレイ
１２ Ｘデコーダ
１３ プリデコーダ
１４ 周辺回路
１５ 昇圧回路
１６，１７ 電源制御回路
１８ 温度検知回路
２０ 単位デコーダ
２１ａ，２２ａ メイン電源配線
２１ｂ，２２ｂ サブ電源配線
２１ｃ，２２ｃ 電源制御トランジスタ
３０ 論理回路
３１ａ，３２ａ メイン電源配線
３１ｂ，３２ｂ サブ電源配線
３１ｃ，３２ｃ 電源制御トランジスタ
４１，５１ インバータ列
４２，４３ レベル変換回路
ＳＴＢ１，ＳＴＢ２ スタンバイ信号
ＴＷ１，ＴＷ２ 温度検知信号
Ｖ１ 昇圧電源電圧
Ｖ２ 内部電源電圧

Claims (20)

1. オフリーク電流が第１の温度特性を有するトランジスタによって構成された第１の回路ブロックと、
   オフリーク電流が前記第１の温度特性とは異なる第２の温度特性を有するトランジスタによって構成された第２の回路ブロックと、
   スタンバイ時において温度が第１のしきい値温度を超えている場合、前記第１の回路ブロックの電源を非活性化させる第１の電源制御回路と、
   前記スタンバイ時において温度が前記第１のしきい値温度とは異なる第２のしきい値温度を超えている場合、前記第２の回路ブロックの電源を非活性化させる第２の電源制御回路と、を備えることを特徴とする半導体装置。
2. 前記第１の温度特性を有するトランジスタと、前記第２の温度特性を有するトランジスタとは、互いにゲート膜厚が異なる、ことを特徴とする請求項１に記載の半導体装置。
3. 前記第１の温度特性を有するトランジスタと、前記第２の温度特性を有するトランジスタとは、互いにしきい値電圧が異なる、ことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第１及び第２の電源制御回路は、アクティブ時においては前記第１と第２のしきい値温度に関わらず前記第１及び第２の回路ブロックの電源をそれぞれ活性化させる、ことを請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記第１の電源制御回路は、温度が前記第１のしきい値温度を超えていない場合、前記スタンバイ時及び前記アクティブ時のいずれにおいても前記第１の回路ブロックの電源を活性化させ、
   前記第２の電源制御回路は、温度が前記第２のしきい値温度を超えていない場合、前記スタンバイ時及び前記アクティブ時のいずれにおいても前記第２の回路ブロックの電源を活性化させる、ことを特徴とする請求項４に記載の半導体装置。
6. 前記第１の回路ブロックは、高電位側の第１の電源電圧と低電位側の第２の電源電圧が各々供給される第１及び第２のメイン電源配線と、前記第１のメイン電源線と前記第２のメイン電源に各々関連した第１及び第２のサブ電源配線と、前記第１のメイン電源配線と前記第１のサブ電源配線との間に接続された第１の電源制御トランジスタと、前記第２のメイン電源配線と前記第２のサブ電源配線との間に接続された第２の電源制御トランジスタと、前記第１のメイン電源配線又は前記第１のサブ電源配線と前記第２のメイン電源配線又は前記第２のサブ電源配線との間に接続された第１の論理回路と、を含み、
   前記第２の回路ブロックは、高電位側の第３の電源電圧と低電位側の第４の電源電圧が各々供給される第３及び第４のメイン電源配線と、前記第３のメイン電源線と前記第４のメイン電源に各々関連した第３及び第４のサブ電源配線と、前記第３のメイン電源配線と前記第３のサブ電源配線との間に接続された第３の電源制御トランジスタと、前記第４のメイン電源配線と前記第４のサブ電源配線との間に接続された第４の電源制御トランジスタと、前記第３のメイン電源配線又は前記第３のサブ電源配線と前記第４のメイン電源配線又は前記第４のサブ電源配線との間に接続された第２の論理回路と、を含み、
   前記第１の電源制御回路は、前記第１及び第２の電源制御トランジスタを非活性にさせることによって前記第１の回路ブロックを非活性化させ、
   前記第２の電源制御回路は、前記第３及び第４の電源制御トランジスタを非活性にさせることによって前記第２の回路ブロックを非活性化させる、ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
7. 前記第１の電源電圧の値は前記第３の電源電圧の値よりも高い、ことを特徴とする請求項６に記載の半導体装置に記載の半導体装置。
8. 前記第１の電源電圧の値は高電位側の外部電圧の値よりも高く、前記第３の電源電圧の値は前記外部電圧の値と同じかそれよりも低い、ことを特徴とする請求項７に記載の半導体装置に記載の半導体装置。
9. 前記第２の回路ブロックを構成するトランジスタの単位チャネル幅／チャネル長比当たりのオフリーク電流は、同じ温度において、前記第１の回路ブロックを構成するトランジスタの単位チャネル幅／チャネル長比当たりのオフリーク電流よりも大きく、
   前記第２のしきい値温度が、前記第１のしきい値温度よりも低い、ことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
10. オフリーク電流が第１の温度特性を有するトランジスタによって構成された第１の回路ブロックと、
    オフリーク電流が前記第１の温度特性とは異なる第２の温度特性を有するトランジスタによって構成された第２の回路ブロックと、
    第１のスタンバイ信号に基づいて前記第１の回路ブロックを非活性化させる第１の電源制御回路と、
    第２のスタンバイ信号に基づいて前記第２の回路ブロックを非活性化させる第２の電源制御回路と、を備え、
    前記第１の電源制御回路は、温度が第１のしきい値温度を超えていない場合、前記第１のスタンバイ信号にかかわらず前記第１の回路ブロックを活性化させ、
    前記第２の電源制御回路は、温度が第２のしきい値温度を超えていない場合、前記第２のスタンバイ信号にかかわらず前記第２の回路ブロックを活性化させる、ことを特徴とする半導体装置。
11. オフリーク電流が第１の温度特性を有するトランジスタによって構成された高電位側の第１の電源電圧と低電位側の第２の電源電圧との間で動作する第１の回路ブロックと、
    オフリーク電流が前記第１の温度特性とは異なる第２の温度特性を有するトランジスタによって構成された前記第１の電源電圧よりも低い高電位側の第３の電源電圧と低電位側の第４の電源電圧との間で動作する第２の回路ブロックと、
    スタンバイ時において温度が第１のしきい値温度を超えている場合、前記第１の回路ブロックの電源を非活性化させる第１の電源制御回路と、
    前記スタンバイ時において温度が前記第１のしきい値温度とは異なる第２のしきい値温度を超えている場合、前記第２の回路ブロックの電源を非活性化させる第２の電源制御回路と、を備えることを特徴とする半導体装置。
12. 前記第１の電源制御回路は、前記第１の電源電圧で振幅する第１の制御信号を含み、前記第１の制御信号が、前記第１の回路ブロックの電源を非活性化させ、
    前記第２の電源制御回路は、前記第３の電源電圧で振幅する第２の制御信号を含み、前記第２の制御信号が、前記第２の回路ブロックの電源を非活性化させる、ことを特徴とする請求項１１に記載の半導体装置。
13. 前記第１の電源電圧の値は高電位側の外部電圧の値よりも高く、前記第３の電源電圧の値は前記外部電圧の値と同じかそれよりも低い、ことを特徴とする請求項１２に記載の半導体装置に記載の半導体装置。
14. 前記第１の温度特性を有するトランジスタは、第１のゲート膜厚で構成され、前記第２の温度特性を有するトランジスタは、前記第１のゲート膜厚よりも薄いゲート膜厚で構成される、ことを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体装置。
15. 前記第１の温度特性を有するトランジスタのしきい値電圧は、前記第２の温度特性を有するトランジスタのしきい値電圧よりも高い、ことを特徴とする請求項１１乃至１４のいずれか一項に記載の半導体装置。
16. 前記第２のしきい値温度が、前記第１のしきい値温度よりも低い、ことを特徴とする請求項１１に記載の半導体装置。
17. 前記第１及び第２の電源制御回路は、アクティブ時においては前記第１と第２のしきい値温度に関わらず前記第１及び第２の回路ブロックの電源をそれぞれ活性化させる、ことを請求項１５または１６に記載の半導体装置。
18. 前記第１の電源制御回路は、温度が前記第１のしきい値温度を超えていない場合、前記スタンバイ時及び前記アクティブ時のいずれにおいても前記第１の回路ブロックの電源を活性化させ、
    前記第２の電源制御回路は、温度が前記第２のしきい値温度を超えていない場合、前記スタンバイ時及び前記アクティブ時のいずれにおいても前記第２の回路ブロックの電源を活性化させる、ことを特徴とする請求項１７に記載の半導体装置。
19. 前記第２の回路ブロックを構成するトランジスタの単位チャネル幅／チャネル長比当たりのオフリーク電流は、同じ温度において、前記第１の回路ブロックを構成するトランジスタの単位チャネル幅／チャネル長比当たりのオフリーク電流よりも大きい、ことを特徴とする請求項１１乃至１８のいずれか一項に記載の半導体装置。
20. 前記半導体装置は、更に、所定時間毎に情報の更新が必要なメモリセルと、前記更新をスタンバイ期間中で行なうセルフリフレッシュモードと、を備え、
    前記セルフリフレッシュ期間中の前記更新時であるアクティブ時において、前記第１及び第２の電源制御回路は、前記更新時に動作しない前記第１の回路ブロックと前記第２の回路ブロックの各々の電源の少なくとも一方を非活性化させる、ことを特徴とする請求項１１乃至１６のいずれか一項に記載の半導体装置。

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