CN101174631A - 一种互补动态存储器的版图 - Google Patents
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Abstract
本发明为一种互补动态存储器版图，其与通用逻辑工艺兼容，其包括：PMOS源/漏注入区，栅极多晶硅区、有源区、第一层金属线区、接触孔区、存储器单元的位线连接区、存储器单元的字线连接区、负压连接区、阻止形成硅化物层的自对准硅化物阻止区以及对称配置的四个存储单元，所述的有源区通过所述的接触孔区与所述的第一层金属线区连接，所述的第一层金属线区与存储单元的外部连线相连，通过以上区域层，在P型衬底的N阱中形成以确定方式连接的8个PMOS晶体管，从而达到减小单元面积的目的。
Description
技术领域
本发明涉及的是一种MOS晶体管集成电路设计，特别涉及的是一种对称存储单元的版图设计。
背景技术
对于微电子设计行业，通常是使用CMOS工艺制造的动态存储器，利用电容作为存储单元存储电荷以达到存储信息的目的。随着更大的集成化的需要，目前，一般动态存储单元为减小版图面积采用特殊工艺加工的单电容作为存储单元；但是这样的处理方法来减小版图面积，也带来了一些弊端，如不利于与通用逻辑工艺的设计系统集成；同时采用单电容的存储单元抗干扰能力较差，中国专利公开号为：CN89104647.X公开了一种互补型CMOS晶体管的单电容动态随机存储单元及其制造方法，其为一种互补型MOS单电容动态存储单元，该存贮单元无阈值损失，在无升压字线的情况下工作，它包括一存储电容和与该电容相连的、起两个互补晶体管器件作用的n型和p型传输器件，它们的栅极由RAM字线上的互补信号控制。虽然使用互补存储单元，可提高存储信息抗干扰的能力，增强信息存储能力，减小漏电导致的存储信息的损失，但互补存储单元仍然存在版图面积过大的缺点。
为解决上述缺陷，本发明申请人经过长期的研究和试验，终于得以实现本创作。
发明内容
本发明的目的在于，提供一种互补动态存储器的版图，达到减小单元面积的目的，并且通过对称的设计、采用设计最小设计规则、自对准硅化物阻止区以及数据存储区负压设计，达到减小加工偏差对电路性能的影响、减小数据存储区漏电、增大存储单元的存储电荷以及与通用逻辑工艺兼容的目的。
为实现上述目的，本发明采用的技术方案在于，提供一种互补动态存储器的版图，其与通用逻辑工艺兼容，其包括：PMOS源/漏注入区SP，栅极多晶硅区GT、有源区AA、第一层金属线区M1、接触孔区CT、存储器单元的位线连接区BL、BL_B以及存储器单元的字线连接区WL<0>、WL<1>、负压连接区Vplate、阻止形成硅化物层的自对准硅化物阻止区SAB以及对称配置的四个存储单元Cell<0>、Cell_b<0>、Cell<1>、Cell_b<1>，所述的有源区AA通过所述的接触孔区CT与所述的第一层金属线区M1连接，所述的第一层金属线区M1与存储单元的外部连线相连，通过以上区域层，在P型衬底的N阱中形成以确定方式连接的8个PMOS晶体管；
较佳的，所述的存储单元Cell<0>和存储单元Cell_b<0>对称，所述的存储单元Cell<1>和存储单元Cell_b<1>对称，所述的存储单元Cell<0>和存储单元Cell<1>对称，所述的存储单元Cell_b<0>和存储单元Cell_b<1>对称；
较佳的，所述存储单元Cell<0>包括PMOS晶体管P1和用做电容的PMOS晶体管C1，所述存储单元Cell_b<0>包括PMOS晶体管P2和用做电容的PMOS晶体管C2，所述存储单元Cell<1>包括PMOS晶体管P3和用做电容的PMOS晶体管C3，所述存储单元Cell_b<1>包括PMOS晶体管P4和用做电容的PMOS晶体管C4；
较佳的，所述的PMOS晶体管C1、C2、C3、C4的栅极与所述的负电压Vplate相接；所述的PMOS晶体管P1、P2的栅极与所述的存储器单元的字线连接区WL<0>相连；所述的PMOS晶体管P3、P4的栅极与所述的存储器单元的字线连接区WL<1>相连；所述PMOS晶体管P1的源极与PMOS晶体管P3的源极相连，其结点与存储器单元的位线连接区BL相连；所述PMOS晶体管P2的源极与所述PMOS晶体管P4的源极相连，其结点与存储器单元的位线连接区BL_B相连。
附图说明
图1为本发明的互补动态存储器的版图；
图2为与本发明图1对应的电路结构。
附图标记说明：SP-PMOS源/漏注入区；GT-栅极多晶硅区；AA-器件有源区；M1-第一层金属线区；CT-接触孔区；SAB-自对准硅化物阻止区；Vplate-负压连接区；BL、BL_B-存储器单元的位线连接区；WL<0>、WL<1>-存储器单元的字线连接区；Cell<0>、Cell_b<0>、Cell<1>和Cell_b<1>-存储器的存储单元；P1、P2、P3、P4-PMOS晶体管；C1、C2、C3、C4-做电容的PMOS晶体管。
具体实施方式
以下结合附图，对本发明上述的和另外的技术特征和优点作更详细的说明。
请参阅图1所示，其为本发明的互补动态存储器的版图，其包括，PMOS源/漏注入区SP，栅极多晶硅区GT、有源区AA、第一层金属线区M1、接触孔区CT、存储器单元的位线连接区BL、BL_B以及存储器单元的字线连接区WL<0>、WL<1>、负压连接区Vplate、阻止形成硅化物层的自对准硅化物阻止区SAB以及对称配置的四个存储单元Cell<0>、Cell_b<0>、Cell<1>、Cell_b<1>，其中，有源区AA形成存储单元的器件有源区，栅极多晶硅区GT区形成存储单元的器件栅极，PMOS源/漏注入区SP区形成存储单元的器件源/漏区，有源区AA区通过接触孔区CT区与第一层金属线区M1区连接，第一层金属线区M1区与存储单元的外部连线相连，自对准硅化物阻止区SAB阻止在该区域形成硅化物层，通过以上区域层，可以在P型衬底的N阱中形成8个PMOS晶体管；
从图中可知存储单元Cell<0>和存储单元Cell_b<0>对称，存储单元Cell<1>和存储单元Cell_b<1>对称，存储单元Cell<0>和存储单元Cell<1>对称，存储单元Cell_b<0>和存储单元Cell_b<1>对称，因此形成对称的位线BL和BL_B存储单元，对称的字线WL存储单元，这种对称的设计可以减小加工偏差对电路性能的影响；
同时增加自对准硅化物阻止区SAB，增大该区域的接触面电阻，降低漏电电流，有利于提高存储单元数据的保持时间。
请参阅图2所示，其为与本发明图1对应的电路结构，存储单元Cell<0>包括PMOS晶体管P1和用做电容的PMOS晶体管C1，存储单元Cell_b<0>包括PMOS晶体管P2和用做电容的PMOS晶体管C2，存储单元Cell<1>包括PMOS晶体管P3和用做电容的PMOS晶体管C3，存储单元Cell_b<1>包括PMOS晶体管P4和用做电容的PMOS晶体管C4，其中Cell<0>和Cell_b<0>组成互补存储单元，Cell<1>和Cell_b<1>组成互补存储单元；并且所述的PMOS晶体管C1、C2、C3、C4的栅极与所述的负压连接区Vplate相接，增大了存储单元中电容的存储电荷能力，进一步提高存储单元数据的保持时间；所述的PMOS晶体管P1、P2的栅极与所述的存储器单元的字线连接区WL<0>相连；所述的PMOS晶体管P3、P4的栅极与所述的存储器单元的字线连接区WL<1>相连；所述PMOS晶体管P1的源极与PMOS晶体管P3的源极相连，其结点与存储器单元的位线连接区BL相连；所述PMOS晶体管P2的源极与所述PMOS晶体管P4的源极相连，其结点与存储器单元的位线连接区BL_B相连；与设计规则检查(DRC)有关的版块，即有源区AA、接触孔区CT，都按最小设计规则设计，做到面积最小，减小版图面积。
以上所述仅为本发明的较佳实施例，对本发明而言仅仅是说明性的，而非限制性的。本专业技术人员理解，在本发明权利要求所限定的精神和范围内可对其进行许多改变，修改，甚至等效，但都将落入本发明的保护范围内。
Claims (4)
1.一种互补动态存储器版图，其与通用逻辑工艺兼容，其特征在于，其包括：PMOS源/漏注入区(SP)、栅极多晶硅区(GT)、有源区(AA)、第一层金属线区(M1)、接触孔区(CT)、存储器单元的位线连接区(BL、BL_B)、存储器单元的字线连接区(WL<0>、WL<1>)、负压连接区(Vplate)、阻止形成硅化物层的自对准硅化物阻止区(SAB)以及对称配置的四个存储单元(Cell<0>、Cell_b<0>、Cell<1>、Cell_b<1>)，其中，所述的有源区(AA)通过所述的接触孔区(CT)与所述的第一层金属线区(M1)连接，所述的第一层金属线区(M1)与存储单元的外部连线相连，通过以上区域层，在P型衬底的N阱中形成以确定方式连接的8个PMOS晶体管。
2.根据权利要求1所述的互补动态存储器版图，其特征在于，所述的存储单元(Cell<0>)和存储单元(Cell_b<0>)对称，所述的存储单元(Cell<1>)和存储单元(Cell_b<1>)对称，所述的存储单元(Cell<0>)和存储单元(Cell<1>)对称，所述的存储单元(Cell_b<0>)和存储单元(Cell_b<1>)对称。
3.根据权利要求2所述的互补动态存储器版图，其特征在于，所述存储单元(Cell<0>)包括PMOS晶体管(P1)和用做电容的PMOS晶体管(C1)，所述存储单元(Cell_b<0>)包括PMOS晶体管(P2)和用做电容的PMOS晶体管(C2)，所述存储单元(Cell<1>)包括PMOS晶体管(P3)和用做电容的PMOS晶体管(C3)，所述存储单元(Cell_b<1>)包括PMOS晶体管(P4)和用做电容的PMOS晶体管(C4)。
4.根据权利要求3所述的互补动态存储器版图，其特征在于，所述的PMOS晶体管(C1、C2、C3、C4)的栅极与所述的负压连接区(Vplate)相接；所述的PMOS晶体管(P1、P2)的栅极与所述的存储器单元的字线连接区(WL<0>)相连；所述的PMOS晶体管(P3、P4)的栅极与所述的存储器单元的字线连接区(WL<1>)相连；所述PMOS晶体管(P1)的源极与PMOS晶体管(P3)的源极相连，其结点与存储器单元的位线连接区(BL)相连；所述PMOS晶体管(P2)的源极与所述PMOS晶体管(P4)的源极相连，其结点与存储器单元的位线连接区(BL_B)相连。
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