CN115132733A - 八晶体管静态随机存取存储单元 - Google Patents

八晶体管静态随机存取存储单元 Download PDF

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CN115132733A CN202210177437.7A CN202210177437A CN115132733A CN 115132733 A CN115132733 A CN 115132733A CN 202210177437 A CN202210177437 A CN 202210177437A CN 115132733 A CN115132733 A CN 115132733A
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J·D·施密德
N·陈
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Abstract

本发明涉及八晶体管静态随机存取存储单元，公开一种存储结构实施例，包括存储单元，特别是具有高装置密度和对称性的八晶体管(8T)静态随机存取存储(SRAM)单元。在8T SRAM单元中，隔离区域横向位于两个半导体主体间。四个栅极结构穿过半导体主体。在一个半导体主体上有四个p型晶体管，包括两个p型通栅晶体管和在p型通栅晶体管间的两个上拉晶体管。另一个上有四个n型晶体管，包括两个n型通栅晶体管和在n型通栅晶体管间的两个下拉晶体管。不同半导体主体上相邻的p型和n型晶体管共享栅极结构。各种互连(包括但不限于硅化物电桥和/或接触带)提供使8T SRAM单元运行和将8T SRAM单元并入此类单元阵列所需的内部和电性连接。

Description

八晶体管静态随机存取存储单元
技术领域
本发明涉及存储单元(memory cell)，尤其涉及具有高装置密度和对称性的八晶体管(eight-transistor；8T)静态随机存取存储(static random access memory；SRAM)单元的实施例。
背景技术
传统的六晶体管(6T)静态随机存取存储(SRAM)单元包括：两个n型通栅(pass-gate)晶体管(PG1和PG2)、两个n型下拉(pull-down)晶体管(PD1和PD2)和两个p型上拉(pull-up)晶体管(PU1和PU2)。由于需要对四个半导体主体(即一个用于PG1和PD1，一个用于PU1，一个用于PU2，一个用于PD2和PG2)进行图形化，并且进一步由于需要L形局部互连以提供创建存储节点(storage node)所需的电性连接，6T SRAM单元的面积缩放受到限制。近期，一种高性能的八晶体管(8T)SRAM单元已被开发。在8T SRAM单元中，PG1和PG2由两个传输栅极(TG1和TG2)代替。每个传输栅极(transmission gate)包括两个晶体管，尤其是并联的n型和p型通栅晶体管，其栅极分别连接到两个不同的字线(wordline)上，其中不同字线上的信号彼此相反。使用TG1和TG2替换PG1和PG2可减少泄漏电流和延迟，并提高数据稳定性，但会增加芯片的面积消耗。
发明内容
一般而言，本文公开了一种存储结构的实施例，其包括衬底(substrate)以及该衬底上的排列成列和行的存储单元阵列。每个存储单元可以包括第一半导体主体和与该第一半导体主体相邻并平行的第二半导体主体。隔离区域可横向定位在该第一半导体主体和该第二半导体主体之间。存储单元还可以包括四个栅极结构，它们穿过该第一半导体主体、该隔离区域和该第二半导体主体。该存储单元还可以包括八个晶体管，特别是该第一半导体主体上的四个p型晶体管和该第二半导体主体上的四个n型晶体管。四个栅极结构中的每一个可以与该p型晶体管中的一个和该n型晶体管中的相邻一个共用。也就是说，每个栅极结构可以具有第一部分(section)，特别是用于该第一半导体主体上的p型晶体管的栅极，和第二部分，特别是用于该第二半导体主体上的n型晶体管的栅极。
更具体地，本文公开了一种存储结构的实施例，其包括衬底以及在该衬底上的八晶体管(8T)静态随机存取存储(SRAM)单元的阵列。每个8T SRAM单元可以包括第一半导体主体和与该第一半导体主体相邻并平行的第二半导体主体。隔离区域可横向定位在该第一半导体主体和该第二半导体主体之间。8T SRAM单元还可以包括四个栅极结构，它们垂直于并穿过该第一半导体主体、该隔离区域和该第二半导体主体。8T SRAM单元还可以包括八个晶体管，特别是该第一半导体主体上的四个p型晶体管和该第二半导体主体上的四个n型晶体管。四个p型晶体管可包括依次跨越第一半导体主体的第一p型通栅晶体管、与该第一p型通栅晶体管相邻的第一p型上拉晶体管、与该第一p型上拉晶体管相邻的第二p型上拉晶体管，以及与该第二p型上拉晶体管相邻的第二p型通栅晶体管。四个n型晶体管可包括依次跨越该第二半导体主体的第一n型通栅晶体管、与该第一n型通栅晶体管相邻的第一n型下拉晶体管、与该第一n型下拉晶体管相邻的第二n型下拉晶体管，以及与该第二n型下拉晶体管相邻的第二n型通栅晶体管。四个栅极结构中的每一个都可以与p型晶体管中的一个和n型晶体管中的相邻一个共用。也就是说，每个栅极结构可以具有第一部分，特别是用于该第一半导体主体上的p型晶体管的栅极，和第二部分，特别是用于该第二半导体主体上的n型晶体管的栅极。
在8T SRAM单元内，该第一p型通栅晶体管和该第一p型上拉晶体管的公共p型源漏(source/drain)区域可以电性连接(例如，通过硅化物电桥或接触带)到该第一n型通栅晶体管和该第一n型下拉晶体管的公共n型源漏区域，以形成第一存储节点。第一存储节点还可以电性连接到该第二p型上拉晶体管和该第二n型下拉晶体管的公共栅极结构。此外，该第二p型通栅晶体管和该第二p型上拉晶体管的公共p型源漏区域可以电性连接(例如，通过硅化物电桥或接触带)到该第二n型通栅晶体管和该第二n型下拉晶体管的公共n型源漏区域，以形成第二存储节点。该第二存储节点还可以电性连接到该第一p型上拉晶体管和该第一n型下拉晶体管的公共栅极结构。
附图说明
从以下参考附图的详细描述中将更好地理解本发明，附图不一定按比例绘制，且其中：
图1为说明六晶体管(6T)静态随机存取存储(SRAM)单元的电路图；
图2为图1中6T SRAM单元的布局图；
图3A示出了八晶体管(8T)SRAM单元的电路图；
图3B示出了包括8T SRAM单元阵列的存储结构的电路图；
图4A为一个布局图，说明了一个8T SRAM单元的公开实施例，所述8T SRAM单元可合并到存储结构的8T SRAM阵列的实施例的列和行中；
图4B-4N分别为图4A所示8T SRAM单元的BB-MM横截面图；
图4O说明了图4A的8T SRAM单元的DD横截面图的替代结构，且图4N说明了采用图4O所示结构时的EE、GG、KK和MM横截面图的替代结构；
图5为一个布局图，示出了一个8T SRAM单元的另一个公开实施例，所述8T SRAM单元可合并到存储结构的8T SRAM阵列的另一个公开实施例的列和行中；
图6为一个布局图，示出了一个8T SRAM单元的又一个公开实施例，所述8T SRAM单元可合并到存储结构的8T SRAM阵列的又一个公开实施例的列和行中；以及
图7为一个横截面图，说明了图5或图6中所示的8T SRAM单元的示例性截面，其中使用接触带连接相邻的p型和n型源漏区域。
具体实施方式
图1为示出6T-SRAM单元阵列(未显示)的传统六晶体管(6T)静态随机存取存储(SRAM)单元100的电路图。6T SRAM单元100包括一对n型通栅(pass-gate)晶体管(PG1 111和PG2 121)和一对交叉耦合反相器(inverter)。各反相器可以包括串联到n型下拉(pull-down)晶体管(PD1 114、PD2 124)的p型上拉(pull-up)晶体管(PU1 113、PU2 123)。PG1 111的漏极可以连接到PU1 113和PD1 114之间的数据存储节点(SN1 115)，且PG2 121的漏极可以连接到另一个反相器的PU2 123和PD2 124之间的另一个数据存储节点(SN2 125)。此外，PG1 111的源极可以连接到阵列中给定列的互补位线(bitline)对的第一位线(BL1)，且PG2121的源极可以连接到给定列的互补位线对的第二位线(BL2)。PG1 111和PG2 121的栅极可以连接到阵列中给定行的同一字线(wordline；WL)。这样的6T SRAM单元100可以在三个不同阶段操作：待机、写入和读取。在待机状态下，单元处于空闲状态。在写入阶段，数据值被写入单元。具体地，如果将数据值“1”写入SN1 115，则将高电压电平(例如VDD)施加到BL1，并且将BL2放电到接地。然后，WL被激活(例如，驱动到VDD)以同时接通(turn on)PG1 111和PG2 121，并且数据值“1”被存储在SN1 115处。相反，如果数据值“0”将被写入SN1 115，则BL1被放电到接地并且高电压电平(例如，VDD)被施加到BL2。然后，激活WL以同时接通PG1111和PG2 121，并且数据值“0”存储在SN1 115处。在读取阶段，读取存储在SN1 115处的数据值。具体而言，BL1和BL2均预充电至高电压电平(例如，至VDD)，并且WL被激活(例如，驱动至VDD)以同时接通PG1 111和PG2 121。当数据值“1”存储在SN1 115上时，BL1将在其预充电高电压电平下保持充电，当电流流过PD2 124和PG2 121时，BL2上的电压电平(voltagelevel)将下降。当数据值“0”存储在SN1 115上时，随着电流流过PD1 114和PG1 111，BL1上的电压电平将下降，BL2将保持在其预充电高电压电平。感测放大器可以感测两个位线之间的电压差(即BL1或BL2上的电压电平是否下降)，从而感测存储的数据值。图2是6T SRAM单元100的示例性布局图。如图所示，由于需要对四个平行半导体主体201-204(即，一个用于PG1和PD1，一个用于PU1，一个用于PU2，一个用于PD2和PG2)，并且进一步由于需要L形局部互连116和126以提供数据存储节点创建所需的电性连接，6T SRAM单元的面积缩放受到限制。近期，高性能的八晶体管(8T)SRAM单元已被开发。如上所述，8T SRAM单元的配置基本上与6T SRAM单元相同，并且除了通栅晶体管(即，PG1 111和PG2 121)被一对传输栅极替换之外，其操作基本上相同。用传输栅极替换通栅晶体管可减少泄漏电流和延迟，并提高数据稳定性。然而，由于增加了传输栅极的晶体管，8T SRAM单元消耗的芯片面积通常显着大于6TSRAM单元消耗的芯片面积。因此，典型的8T SRAM单元阵列所消耗的芯片面积明显大于6TSRAM单元阵列所消耗的芯片面积。
鉴于上述内容，本文公开了一种存储结构的实施例，包括一个存储单元，特别是一个具有高装置密度和对称性的八晶体管(8T)静态随机存取存储(SRAM)单元。尽管增加了用于传输栅极的晶体管，但8T SRAM单元的布局尤其避免了传统6T SRAM单元面积消耗的显着增加。具体地，在8T SRAM单元中，两个细长且平行的半导体主体可以通过隔离区域分开。四个栅极结构可以穿过半导体主体和它们之间的隔离区域。四个p型晶体管(pFET)，包括两个p型通栅晶体管和在两个p型通栅晶体管之间的两个上拉晶体管，可以位于一个半导体主体上。四个n型晶体管(nFET)，包括两个n型通栅晶体管和在两个n型通栅晶体管之间的两个下拉晶体管，可以位于另一个半导体主体上。每对相邻的p型和n型晶体管可以共享对应的一个栅极结构(即，可以具有公共栅极结构)。如下文更详细所述，各种互连(包括但不限于硅化物电桥和/或接触带)提供所需的内部和外部电性连接，以使8T SRAM单元工作，并将8TSRAM单元合并到此类单元阵列中。
图3A是一个电路图，显示了一个八晶体管(8T)SRAM单元300。图3B示出了存储结构的电路图，该存储结构包括布置在列C0-CN和行R0-Rn中的8T-SRAM单元300的阵列，其中，给定列中的每个8T-SRAM单元300连接到该给定列的一对互补位线(例如，参见列A的BL1-A和BL2-A，列B的BL1-B和BL2-B，等等)，且其中给定行中的每个8T SRAM单元300连接到该给定行的一对字线(例如，参见行a的WL-a和WLB-a；行b的WL-b和WLB-b；等等)。一般而言，阵列中的每个8T SRAM单元300包括一对传输栅极(即，第一传输栅极(TG1)310和第二传输栅极(TG2)320)。TG1可以包括在用于列的第一位线(BL1)(在本文中也称为真位线)和第一存储节点(SN1)315之间并联连接的第一n型通栅晶体管(nPG1)311和第一p型通栅晶体管(pPG1)312。TG2可以包括在用于相同列的第二位线(BL2)(在本文中也称为补位线)和第二存储节点(SN2)325之间并联连接的第二n型通栅晶体管(nPG2)321和第二p型通栅晶体管(pPG2)322。TG1的nPG1 311和TG2的nPG2 321的栅极可以连接到同一行的同一第一字线(WL)。TG1的pPG1 312和TG2的pPG2 322的栅极可以连接到同一行的同一第二字线(WLB)，该字线与WL相反。此外，每个8T SRAM单元300包括一对交叉耦合的反相器。具体地，每个8T SRAM单元包括第一反相器和第二反相器。第一反相器可以包括第一p型上拉晶体管(PU1)313和第一下拉晶体管(PD1)314，其串联连接在第一电压轨(voltage rail)391(例如，VDD处的正电压轨或VCS处的正电压轨)和第二电压轨392(例如，VSS处的接地或负电压轨)之间。第二反相器可以包括在第一电压轨391和第二电压轨392之间串联连接的第二p型上拉晶体管(PU2)323和第二下拉晶体管(PD2)324。SN1 315可位于PU1 313和PD1 314之间的结(junction)处，并可进一步连接至PU2和PD2的栅极。SN2 325可位于PU2 323和PD2 324之间的结处，并且可以进一步连接到PU1和PD1的栅极。
8T SRAM单元300可在三个不同阶段运行：待机、写入和读取。在待机状态下，单元300空闲。在写入阶段，将数据值“1”或“0”写入SN1。具体地，如果将“1”的数据值(即，高数据值)写入SN1 315，则将高电压电平(例如，VDD)施加到BL1，并且将BL2放电到接地。然后，WL被激活(例如，驱动至VDD)，且WLB被放电至接地，从而同时接通TG1的nPG1 311和pPG1 312以及TG2的nPG2 321和pPG2 322。因此，电流将仅从BL1(高)通过TG1流向SN1 315，从而在SN1 315上存储“1”。SN1 315上的高电压电平将断开(turn off)PU2 323并接通(turn on)PD2 324，从而确保SN2 325保持在低电压电平。SN2 325上的低电压电平将接通PU1 313并断开PD1 314，从而确保SN1 315保持在高电压电平。相反，如果要将“0”(即，低数据值)写入SN1 315，则BL1放电至接地，并且向BL2施加高电压电平(例如，VDD)。然后，WL被激活(例如，驱动至VDD)，且WLB被放电至接地，从而同时接通TG1的nPG1 311和pPG1 312以及TG2的nPG2321和pPG2 322。因此，电流将仅从BL2(高)通过TG2流向SN2 325，从而导致SN2 325变高。SN2 325上的高电压电平将断开PU1 313并接通PD1 314，从而确保SN1 315保持在低电压电平(即存储“0”)。SN1 315上的低电压电平将接通PU2 323并断开PD2 324，从而确保SN2 325保持在高电压电平。在读取阶段，读取存储在SN1 315处的数据值。具体而言，BL1和BL2均预充电至高电压电平。接着，WL被激活(例如，驱动至VDD)，且WLB被放电至接地，从而同时接通TG1和TG2。当在8T SRAM单元300中存储数据值“1”时，SN1 315处于高电压电平，SN2 325处于低电压电平。因此，BL1将在其预充电的高电压电平下保持充电，但BL2上的电压电平将通过TG2 320和PD2 324下降。当在8T SRAM单元300中存储数据值“0”时，SN1 315处于低电压电平，且SN2 325处于高电压电平。因此，BL2将在其预充电的高电压电平下保持充电，但BL1上的电压电平将通过TG1 310和PD1 314下降。感测放大器可在读取后感测BL1或BL2是否更高，从而感测存储的数据值。
如上所述，利用传输栅极替换6T SRAM单元(例如，如图1所示)的通栅晶体管以形成8T SRAM单元(例如，如图3A所示)，可减少漏电流和延迟，并提高数据稳定性。然而，由于增加了传输栅极的晶体管，8T SRAM单元消耗的芯片面积通常显着大于6T SRAM单元消耗的芯片面积。因此，8T SRAM单元阵列所消耗的芯片面积通常显着大于6T SRAM单元阵列所消耗的芯片面积。为了避免芯片面积消耗的增加，同时仍能减少漏电流和延迟，并提高数据稳定性，本文公开的是一种存储结构的实施例，其中，每个8T SRAM单元300和包含8T SRAM单元300的存储阵列具有独特的布局，因此，与具有8T SRAM单元的现有技术存储结构相比，独特的结构允许显着增加装置密度(例如，每单位面积的晶体管数量)和对称性。
更具体地，本文公开了存储结构400(见图4A-4M)、存储结构500(见图5)和存储结构600(见图6)的实施例。如图所示，存储结构400、500、600可以是绝缘体上半导体结构(例如，绝缘体上硅(silicon-on-insulator；SOI)结构)。也就是说，存储结构400、500、600可以包括：半导体衬底301(例如，硅衬底或一些其他合适的衬底)；衬底301上的绝缘层302(例如，二氧化硅层，在本文中称为埋置氧化物或BOX层，或一些其他合适的绝缘层)；以及绝缘层302上的半导体层303(例如，硅层)。在这种情况下，阵列的8T SRAM单元300可以由绝缘层302上方的半导体层形成。或者，存储结构400、500、600可以是块体半导体结构(例如，块体硅结构)。在这种情况下，阵列的8T SRAM单元300可以由衬底的上部形成，该上部通过例如埋置阱区(未示出)与下部电性隔离。
应注意，为了便于说明，图4A、图5和图6详细显示了阵列中给定列(c)和给定行(r)内一个8T SRAM单元300的布局。在给定列(c)内，8T SRAM单元300可以横向定位在上方相邻行中(即，r-1中)的8T SRAM单元300(c:r-1)和/或下方相邻行中(即，r+1中)的8T SRAM单元300(c:r+1)之间并与之相邻。列中的任何两个相邻存储单元将对称定向，如下所述。在给定行(r)内，8T SRAM单元300可横向定位在左侧相邻列中(即，c-1中)的8T SRAM单元300(c-1:r)和/或右侧相邻列中(即，c+1中)的8T SRAM单元300(c+1:r)之间并与其相邻。
每个8T SRAM单元300可包括第一半导体主体303.1和与第一半导体主体303.1平行的第二半导体主体303.2。第一和第二半导体主体303.1和303.2可以是基本上被拉长的矩形半导体主体。在一些实施例中，两个半导体主体303.1和303.2之间的隔离区域308可包括浅沟槽隔离(shallow trench isolation；STI)区域306和在第一和第二半导体主体303.1和303.2的相邻部分之间横向延伸并垂直于第一和第二半导体主体303.1和303.2的相邻部分的半导体延伸部303.3(参见下面的详细讨论和图4D的DD横截面、图4E的EE横截面、图4G的GG横截面、图4K的KK横截面和图4M的MM横截面)。在其他实施例中，隔离区域308可以是位于第一半导体主体303.1和第二半导体主体303.2之间并延伸其全长的一个连续STI区域306，使得其横向定位在所有相邻部分之间(参见图4N的替代横截面DD和图4O的替代横截面EE、GG、KK和MM，另见图7所示的横截面)。
更具体地，该结构可包括浅沟槽隔离(STI)区域306。STI区域306可包括沟槽，如图所示，在绝缘体上半导体结构的情况下，沟槽垂直穿过半导体层303延伸至绝缘层302(或者，在块体半导体结构的情况下，其垂直延伸到半导体衬底的上部至埋置阱区)。在一些实施例中，沟槽可以被图案化，使得第一和第二半导体主体303.1和303.2是被拉长的、基本上矩形的半导体主体，其中第一和第二半导体主体的一些相邻部分被沟槽物理分离，并且半导体主体的其他相邻部分具有在其之间横向延伸的半导体延伸部303.3(参见图4D、图4E、图4G、图4K和图4M及其下面的讨论)。应当注意，半导体延伸部303.3可以是未掺杂的，或者，紧邻两个不同半导体主体的半导体延伸部的不同部分可以相反地掺杂，使得半导体延伸部不提供两个不同半导体主体之间的电性连接。在其他实施例中，可以对沟槽进行图案化，以使得第一和第二半导体主体303.1和303.2是基本上被沟槽完全物理分离的离散细长矩形体(参见图4N-4O和图7及其下面的讨论)。在任何情况下，沟槽都可以填充隔离材料(例如，二氧化硅或其他合适的隔离材料)，从而形成STI区域306。因此，如上所述，在一些实施例中，第一半导体主体303.1和第二半导体主体303.2之间的隔离区域308包括STI区域306和半导体延伸部303.3的组合(参见下面的详细讨论以及图4D的DD横截面、图4E的EE横截面、图4G的GG横截面、图4K的KK横截面和图4M的MM横截面)以及其他实施例中的单个连续STI区域306(参见图4N的替代横截面DD和图4O的替代横截面EE、GG、KK和MM，也参见图7中所示的横截面)。
应注意的是，在各行R0-Rn内，用于相邻8T SRAM单元的第一半导体主体303.1可以端到端对准并由STI区域306物理分离，且用于相邻8T SRAM单元的第二半导体主体303.2可以类似地端到端对准并由STI区域306物理分离。半导体主体的端到端对准是指将细长半导体主体排列(例如，图案化)成一条线，其中，一个半导体主体的端部与该线中下一个半导体主体的端部相邻，依此类推。如上所述，在每个8T SRAM单元内，第一和第二半导体主体303.1-303.2横向地彼此相邻并通过STI 306物理分离。另外，应当注意，从一行到另一行，第一和第二半导体主体303.1-303.2的放置交替进行。例如，在第一行(R0)中，第一半导体主体303.1可以位于第二半导体主体303.2的上方(如附图所示)；在第二行(R1)中，第二半导体主体303.2可位于第一半导体主体303.1的上方(如附图所示)，使得它们与R0的第二半导体主体303.2相邻；在第三行(R2)中，第一半导体主体303.1可以位于第二半导体主体303.2的上方(如附图所示)，以便它们与R1的第一半导体主体303.1相邻，以此类推。因此，在每列中，半导体主体的顺序将是第一半导体主体、两个第二半导体主体、两个第一半导体主体，依此类推。为了便于说明，图4A、图5和图6中详细所示的8T SRAM单元300在第二半导体主体303.2上方具有第一半导体主体303.1(如附图所示)。
每个8T SRAM单元300还可以包括四个栅极结构(即，第一栅极结构(G1)、第二栅极结构(G2)、第三栅极结构(G3)和第四栅极结构(G4))。四个栅极结构G1-G4可以平行、等间距且基本上垂直于并覆盖第一和第二半导体主体303.1-303.2。也就是说，四个栅极结构G1-G4可以穿过第一半导体主体303.1、隔离区域308(特别是隔离区域308中的STI区域306)和第二半导体主体303.2，并且可至少与第一和第二半导体主体303.1-303.2的顶面紧邻。栅极侧壁间隔件可横向定位在四个栅极结构G1-G4中每一个的侧壁附近。
每个8T SRAM单元300可包括八个场效应晶体管(FET)，具体而言，第一半导体主体303.1上的四个p型场效应晶体管(pFET)和第二半导体主体303.2上的四个n型场效应晶体管(nFET)。四个栅极结构中的每一个都可以与四个pFET中的一个和四个nFET中的相邻一个共用。也就是说，四个pFET可以分别包括四个栅极结构的第一部分(即，与第一半导体主体紧邻的那些部分)，且四个nFET可以分别包括四个栅极结构的第二部分(即，与第二半导体主体紧邻的那些部分)。
为了便于说明，这八个FET在下文中描述，并在附图中说明为平面FET，其中，STI区域306的顶面和FET沟槽区域处的半导体主体303.1和303.2基本上是共面的，并且四个栅极结构仅与第一和第二半导体主体303.1-303.2的顶面相邻。然而，应当理解，所公开的存储结构实施例的显着方面不依赖于所使用的FET的类型(例如，平面或非平面)而是8T SRAM单元的新颖布局，以及提供使8T SRAM单元运行所需的内部和外部电性连接的各种互连。因此，应当理解，上述和附图中所示的实施例并非旨在限制。例如，在八个FET为非平面FET的替代实施例中，可采用具有两个半导体主体和四个栅极结构的8TSRAM单元布局，其中八个FET为非平面FET(例如，鳍式FET(finFET)、环栅FET(GAAFET)等)。
例如，第一和第二半导体主体可以是第一和第二半导体鳍片，其顶面高于隔离区域的顶面，而不是基本上是顶面与隔离区域的顶面共面的平面半导体主体(如图所示)。在这种情况下，四个栅极结构中的每一个都可以穿过半导体鳍片，且特别地，位于每个半导体鳍片的顶面和相对侧附近，使得八个FET是finFET。或者，不是基本上是平面的半导体主体，其顶面与隔离区域的顶面共面(如图所示)，第一和第二半导体主体可以是位于隔离区域的顶面上方的第一和第二纳米片或纳米线(或第一和第二纳米片或纳米线堆叠)。在这种情况下，四个栅极结构中的每一个都可以穿过第一和第二纳米片(nanosheet)或纳米线(nanowire)，并且尤其可以缠绕第一和第二纳米片或纳米线的顶面、底面和相对侧，使得八个FET是GAAFET。
在任何情况下，四个pFET可包括依次穿过第一半导体主体303.1的第一p型通栅晶体管(pPG1)312、第一p型上拉晶体管(PU1)313、第二p型上拉晶体管(PU2)323，以及第二p型通栅晶体管(pPG2)322。pPG1 312和PU1 313可串联连接在第一位线(BL1)和第一电压轨(例如，VDD处的正电源电压轨或VCS处的正电源电压轨)之间。PU2 323和pPG2 322可以在第一电压轨391和第二位线(BL2)之间串联连接。四个nFET可包括依次穿过第二半导体主体303.2的第一n型通栅晶体管(nPG1)311、第一n型下拉晶体管(PD1)314、第二n型下拉晶体管(PD2)324和第二n型通栅晶体管(nPG2)321。nPG1 311和PD1 314可在BL1和第二电压轨392(例如，VSS处的接地或负电压轨)之间串联连接。PD2 324和nPG2 321可在第二电压轨392和BL2之间串联连接。下文将更详细地描述为第一电压轨391、第二电压轨392、BL1和BL2提供电性连接的互连。
如上所述，四个栅极结构G1-G4中的每一个都可以与四个pFET中的一个和四个nFET中的相邻一个共用。具体地，第一栅极结构G1的第一部分和第二部分可以分别是pPG1312和nPG1 312的栅极312g和311g。第二栅极结构G2的第一部分和第二部分可以分别是PU1313和PD1 314的栅极313g和314g。第三栅极结构G3的第一部分和第二部分可以分别是PU2323和PD2 324的栅极323g和324g。最后，第四栅极结构G4的第一部分和第二部分可以分别是pPG 323和nPG 321的栅极322g和321g。
每个栅极结构G1-G4的第一部分和第二部分可以至少包括栅极介电层和在栅极介电层上的栅极导体层。然而，由于第一部分和第二部分分别用作pFET和nFET的栅极，因此栅极结构可以任选地是双功函数栅极结构，其中第一部分和第二部分不同(例如，包括不同的材料)，以获得最佳pFET和nFET性能。
更具体地，在一些实施例中，每个栅极结构G1-G4可包括第一部分和第二部分中的相同材料，包括栅极介电层和栅极导体层，其适用于pFET或nFET性能。
在一些实施例中，每个栅极结构G1-G4可包括：在第一部分和第二部分中的栅极介电层，例如二氧化硅栅极介电层；用于最佳pFET性能的第一部分中的p掺杂多晶硅栅极导体层；以及用于最佳nFET性能的第二部分中的n掺杂多晶硅栅极导体层。
在其它实施例中，每个栅极结构G1-G4可包括：在第一部分和第二部分中的高K栅极介电层；第一部分中的一个或多个功函数金属层，并预先选择以实现最佳pFET功函数；第二部分中的一个或多个不同的功函数金属层，并预先选择以实现最佳nFET功函数；以及，任选地，在第一部分和第二部分中的功函数金属层上的导电填充材料。本领域技术人员将认识到，高K栅极介电层是指介电常数大于二氧化硅介电常数的介电材料层(即大于3.9)。示例性高K介电材料包括但不限于基于铪(Hf)的电介质(例如，氧化铪、氧化铪硅、氧氮化铪硅、氧化铪铝等)或其他合适的高K电介质(例如，氧化铝、氧化钽、氧化锆等)。本领域技术人员将进一步认识到，pFET的栅极导体的最佳功函数将例如在约4.9ev与约5.2ev之间。在此范围内具有功函数的示例性金属(和金属合金)包括但不限于钌、钯、铂、钴和镍，以及金属氧化物(铝碳氧化物、铝钛碳氧化物等)和金属氮化物(例如，氮化钛、钛硅氮、钽硅氮、氮化钛铝、氮化钽铝等)。本领域技术人员将进一步认识到，nFET的栅极导体的最佳功函数将例如在3.9ev和约4.2ev之间。在此范围内具有功函数的示例性金属(和金属合金)包括但不限于铪、锆、钛、钽、铝及其合金，例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。导电填充材料层可以是例如掺杂多晶硅或任何合适的金属或金属合金填充材料，包括但不限于钨、钨合金(例如，硅化钨或钛钨)、钴或铝。本领域已知用于双功函数栅极结构的各种配置，因此，本说明书中省略了其细节，以允许读者关注所公开实施例的显着方面。
在任何情况下，在第一栅极结构G1(pPG1 312和nPG1 311的公共栅极结构)内，栅极切割隔离区域380可以将第一部分与第二部分电性隔离(即pPG1 312的栅极312g与nPG1312的栅极311g)(见图4F)。类似地，在第四栅极结构G4(pPG2 322和nPG2 321的公共栅极结构)内，另一栅极切割隔离区域380可将第一部分与第二部分电性隔离(即，pPG2 322的栅极322g与nPG2 321的栅极321g)(见图4L)。
本领域技术人员将认识到，栅极切割隔离区域是指物理隔离和电性隔离栅极结构相邻部分中的栅极导体材料以电性隔离这些部分的隔离结构。因此，pPG1和nPG1的栅极可以电性连接到两个不同的字线(分别为WLB和WL)并由其控制，且pPG2和nPG2的栅极也可以电性连接到两个不同的字线(分别为WLB和WL)并由其控制，不同字线上的信号相互反转。取决于用于形成栅极结构的处理技术，切割隔离区域的结构可以改变。例如，每个栅极切割隔离区380可以包括ILD材料，其完全填充处于端到端对准的栅极导体材料的图案化部分之间的空间(如图所示)。或者，每个栅极切割隔离区域380可以包括侧壁间隔件，侧壁间隔件横向靠近端到端对准的栅极导体材料的图案部分的端壁，以及侧壁间隔件之间的ILD材料。或者，每个栅极切割隔离区域380可以具有适于在端到端对准的栅极导体材料的部分之间提供隔离的任何其他结构。栅极结构的各部分的端到端对准是指栅极结构的细长部分排列(例如，图案化)成一条线，其中一个部分的端部与该线中的下一个部分的端部相邻，依此类推。
在第二栅极结构G2(PU1 313和PD1 314的公共栅极结构)内，第一部分和第二部分不通过栅极切割隔离区域彼此电性隔离，因此，PU1 313和PD1 314的栅极313g和314g电性连接(见图4H)。在作为PU2 323和PD2 324的公共栅极结构的第三栅极结构G3内，第一部分和第二部分也不通过栅极切割隔离区域彼此电性隔离，因此，PU2 323和PD2 324的栅极323g和324g也电性连接(见图4J)。
应注意，相同的四栅极结构(G1-G4)可延伸至同一列中每个8T SRAM单元的第一和第二半导体主体。额外的栅极切割隔离区域380可根据需要提供栅极到栅极隔离。例如，在列(c)的G2内，8T SRAM单元300的PU1 313和PD1 314的栅极313g和314g可通过栅极切割隔离区域380分别与相邻行中的8T SRAM单元300(c:r-1)和300(c:r+1)的上拉晶体管和下拉晶体管的栅极电性隔离。类似地，在列(c)的G3内，8T SRAM单元300的PU2 323和PD2 324的栅极324g和324g可通过栅极切割隔离区域380分别与相邻行中的8T SRAM单元300(c:r-1)和300(c:r+1)的上拉晶体管和下拉晶体管的栅极电性隔离。然而，在G1内，pPG1的栅极312g与8TSRAM单元300(c:r-1)的p型通栅晶体管的栅极连续，且nPG1的栅极311g与8T SRAM单元300(c:r+1)的n型通栅晶体管的栅极连续。类似地，在G4内，pPG2的栅极322g与8T SRAM单元300(c:r-1)的p型通栅晶体管的栅极连续，且nPG2的栅极321g与8T SRAM单元300(c:r+1)的n型通栅晶体管的栅极连续。
四个pFET还可包括：第一半导体主体303.1中紧邻栅极结构的第一部分的沟槽区域；以及栅极结构的第一部分的相对侧上的第一半导体主体中和/或上的源漏区域(见图4B)。具体地，pPG1 312可以包括：沟槽区域312c，其在第一半导体主体303.1内与栅极312g相邻；以及在栅极312g的相对侧上的第一半导体主体303.1中和/或上的源漏区域3312s/d。PU1 313可包括：沟槽区域313c，其位于与栅极313g相邻的第一半导体主体303.1内；以及栅极313g的相对侧上的第一半导体主体303.1中和/或上的源漏区域313s/d。PU2 323可包括：沟槽区域323c，其位于与栅极323g相邻的第一半导体主体303.1内；以及在栅极323g的相对侧上的第一半导体主体303.1中和/或上的源漏区域323s/d。最后，pPG2 322可包括：沟槽区域322c，其位于与栅极322g相邻的第一半导体主体303.1内；以及在栅极322g的相对侧上的第一半导体主体303.1中和/或上的p型源漏区域322s/d。
pFETs的沟槽区域312c、313c、323c和322c可以是本征的(即，未掺杂的)或可选地掺杂的，以便在相对较低的导电性水平下具有n型导电性(例如，n-导电性)。pFETs的源漏区域312s/d、313s/d、323s/d和322s/d可以被掺杂，以便在相对高的电导水平下具有p型电导性(例如，p+电导性)。此外，相邻的pFET可在其各自的栅极之间具有公共p型源漏区域(在本文中也称为共享源漏区域)。即，pPG1 312的一个p型源漏区域312s/d可邻接PU1 313的一个p型源漏区域313s/d，从而形成pPG1 312和PU1 313的公共p型源漏区域；PU1 313的一个p型源漏区域313s/d可邻接PU2 323的一个p型源漏区域323s/d，从而形成PU1 313和PU2 323的公共p型源漏区域；以及PU2 323的一个p型源漏区域323s/d可邻接pPG2 322的一个p型源漏区域322s/d，从而形成PU2 323和pPG2 322的公共p型源漏区域。
在一些实施例中，pFET的源漏区域312s/d、313s/d、323s/d和322s/d可包括第一半导体主体303.1上的外延半导体材料。外延半导体材料可以生长在栅极结构G1-G4的第一部分的任一侧上的第一半导体主体303.1的顶面上，并通过栅极侧壁间隔件从中物理分离。或者，外延半导体材料可生长在源漏沟槽内，源漏沟槽已蚀刻到栅极结构G1-G4的第一部分任一侧上的第一半导体主体303.1中，并通过栅极侧壁间隔件从中物理分离。在任一情况下，外延半导体材料可以是在第一半导体主体中使用的相同半导体材料(例如，硅)或一些其他合适的半导体材料或材料(例如，硅锗或硅锗和硅的层)。在其他实施例中，pFETs的源漏区域312s/d、313s/d、323s/d和322s/d可以是第一半导体主体303.1内的掺杂植入区域。在任何情况下，如上所述，可以掺杂p型源漏区域，以便在相对高的导电水平下具有p型导电性(例如，以便具有p+导电性)。
四个n-FET还可包括：在第二半导体主体303.2中与栅极结构G1-G4的第二部分相邻的沟槽区域；以及在栅极结构G1-G4的第二部分的相对侧上的第二半导体主体303.1中和/或上的源漏区域(见图4C)。具体地，nPG1 311可以包括：沟槽区域311c，其位于与栅极311g相邻的第二半导体主体303.2内；以及在栅极311g的相对侧上的第二半导体主体303.2中和/或上的源漏区域311s/d。PD1 314可以包括：沟槽区域314c，其位于与栅极314g相邻的第二半导体主体303.2内；以及在栅极314g的相对侧上的第二半导体主体303.2中和/或上的源漏区域314s/d。PD2 324可以包括：沟槽区域324c，其位于与栅极324g相邻的第二半导体主体303.2内；以及在栅极324g的相对侧上的第二半导体主体303.2中和/或上的源漏区域324s/d。最后，nPG2 321可包括：沟槽区域321c，其位于与栅极321g相邻的第二半导体主体303.2内；以及在栅极321g的相对侧上的第二半导体主体303.2中和/或上的源漏区域321s/d。
nFET的沟槽区域311c、314c、324c和322c可以是本征的(即，未掺杂的)或可选地掺杂的，以便在相对较低的导电性水平下具有p型导电性(例如，p-导电性)。nFET的源漏区域311s/d、314s/d、324s/d和321s/d可以掺杂，以便在相对较高的导电水平下具有n型导电性(例如，n+导电性)。此外，相邻nFET可以在其各自的栅极之间具有公共n型源漏区域(在本文中也称为共享源漏区域)。也就是说，nPG1 311的n型源漏区域311s/d中的一个可以邻接PD1314的n型源漏区域314s/d中的一个，从而形成nPG1 311和PD1 314的公共n型源漏区域；PD1314的n型源漏区域314s/d中的一个可邻接PD2 324的n型源漏区域324s/d中的一个，从而形成PU1 314和PU2 324的公共n型源漏区域；以及PD2 324的n型源漏区域324s/d中的一个可邻接nPG2 321的n型源漏区域321s/d中的一个，从而形成PD2 324和nPG2 321的公共p型源漏区域。
在一些实施例中，nFET的源漏区域311s/d、314s/d、324s/d和321s/d可包括第二半导体主体303.2上的外延半导体材料。外延半导体材料可以生长在栅极结构G1-G4的第二部分的任一侧上的第二半导体主体303.2的顶面上，并通过栅极侧壁间隔件从中物理分离。或者，外延半导体材料可生长在源漏沟槽内，源漏沟槽已蚀刻至栅极结构G1-G4的第二部分的任一侧上的第二半导体主体303.2中，并通过栅极侧壁间隔件从中物理分离。在任一情况下，外延半导体材料可以是在第二半导体主体中使用的相同半导体材料(例如，硅)或一些其他合适的半导体材料或材料。在其他实施例中，nFET的源漏区域311s/d、314s/d、324s/d和321s/d可以是第二半导体主体303.2内的掺杂植入区域。在任何情况下，如上所述，可以掺杂n型源漏区域，以便在相对高的导电水平下具有n型导电性(例如，以便具有n+导电性)。
下文讨论的各种互连可以为8T SRAM单元内的FET提供外部和内部电性连接，以使每个8T SRAM单元工作，并进一步在列内相邻8T SRAM单元的FET之间提供内部和外部电性连接，以有效地将单元合并到阵列中。
具体而言，每个8T SRAM单元300可包括以下内部电性连接。PU1 313和PU2 323的公共p型源漏区域(参见邻接的p型源漏区域313s/d和323s/d)可电性连接到第一电压轨391(例如，在VDD或VCS处)。此外，PD1 314和PD2 324的公共n型源漏区域(参见在栅极314g和324g之间邻接n型源漏区域314s/d和324s/d)可以电性连接到第二电压轨392(例如，在VSS处)。
pPG1 312和PU1 313的公共p型源漏区域(参见在栅极312g和313g之间邻接p型源漏区域312s/d和313s/d)以及nPG1 311和PD1 314的公共n型源漏区域(参见在栅极311g和314g之间邻接n型源漏区域311s/d和314s/d)可以电性相互连接，以形成8T SRAM单元300的第一存储节点(SN1)315，并且SN1 315可以电性连接到第三栅极结构G3，其是PU2 323和PD2324的公共栅极结构(即，到栅极323g和324g)。同样地，pPG2 322和PU2 323的公共p型源漏区域(参见在栅极322g和323g之间邻接p型源漏区域322s/d和323s/d)以及nPG2 321和PD2324的公共n型源漏区域(参见在栅极321g和324g之间邻接n型源漏区域321s/d和324s/d)可以电性相互连接，以形成用于8T SRAM单元300的第二存储节点(SN2)325，并且SN2 325可以电性连接到第二栅极结构G2，其是PU1 313和PD1 314的公共栅极结构(即，连接到栅极313g和314g)。
此外，位于第一半导体主体303.1一端的pPG1 312的p型源漏区域312s/d可与位于同一端的nPG1 311的相邻n型源漏区域311s/d电性连接，并进一步与BL1电性连接。类似地，位于第一半导体主体303.1的另一端的pPG2 322的p型源漏区域322s/d可以电性连接到位于同一端的nPG2 321的相邻n型源漏区域321s/d，并且进一步电性连接到BL2。因此，如上所述，pPG1 312和PU1 313在BL1和第一电压轨391之间串联电性连接，PU2 323和pPG2 322在第一电压轨391和BL2之间串联电性连接，nPG1 311和PD1 314在BL1和第二电压轨392之间串联电性连接，且PD2 324和nPG2 321在第二电压轨392和BL2之间串联电性连接。因此，pPG1 312和nPG1 311也在BL1和SN1 315之间并联电性连接，并且由于pPG1和nPG1的栅极分别由WLB和WL上的两个不同字线信号控制，这两个字线信号彼此相反，pPG1 311和nPG1 312形成提供对SN1 315的访问的第一传输栅极(TG1)。类似地，pPG2 322和nPG2 321在BL2和SN2 325之间并联电性连接，并且由于pPG2 322和nPG2 321的栅极也分别由WLB和WL上的相同字线信号控制，因此pPG2 322和nPG2 321形成提供对SN2 325的访问的第二传输栅极(TG2)。这种传输栅极TG1和TG2减少了漏电流和延迟，并提高了数据稳定性。
每个8T SRAM单元300还可以包括到同一列的相邻行中的相邻8T SRAM单元(例如，到8T SRAM单元300(c:r-1)和/或300(c:r+1))的以下外部电性连接。8T SRAM单元300的PU1 313和PU2 323的公共p型源漏区域(参见邻接的p型源漏区域313s/d和323s/d)可以电性连接到相邻8T SRAM单元的上拉晶体管的公共p型源漏区域(例如，参见相邻的8T SRAM单元300(c:r-1))，其还连接到第一电压轨391。另外，8T SRAM单元300的PD1 314和PD2 324的公共n型源漏区域(参见邻接的n型源漏区域314s/d和324s/d)可以电性连接到相邻8T SRAM单元的下拉晶体管的公共n型源漏区域(例如，参见相邻的8T SRAM单元300(c:r+1))，其还连接到第二电压轨392。应当理解，位于第一行(R0)和最后一行(Rn)之间的行中的8T SRAM单元将连接到两个相邻的8T SRAM单元。但是，第一行(R0)和最后一行(Rn)中的8T SRAM单元将仅连接到一个相邻的8T SRAM单元。
存储结构的实施例(例如，参见图4A-4M中的存储结构400、图5中的存储结构500和图6中的存储结构600)因如何实现上述内部和外部电性连接而有所不同。具体而言，它们因所采用的不同类型的互连而不同，尤其是硅化物电桥(silicide bride)和/或接触带(contact strap)、常规的中段工艺(MOL)触点和所采用的后段工艺(BEOL)布线的不同组合而不同。
具体参考图4A和4B-4M(或者，4N-4O)，在一些实施例中，硅化物电桥可以在相邻的p型和n型源漏区域之间进行任何所需的电性连接。具体而言，第一硅化物电桥371.1可将pPG1 312的p型源漏区域312s/d电性连接到半导体主体303.1-303.2一端的nPG1 311的相邻n型源漏区域311s/d。在这种情况下，常规的MOL源漏触点(contact)397可延伸穿过介电材料390并与BL1进行电性连接(例如，在BEOL金属层中，未显示)。第二硅化物电桥371.2可将栅极312g和313g之间的pPG1 312和PU1 313的公共p型源漏区域电性连接到栅极311g和314g之间的nPG1 311和PD1 314的相邻公共n型源漏区域以形成该SN1 315。在这种情况下，常规的MOL源漏触点397可延伸穿过在SN1 315上的介电材料390，常规的MOL栅极触点398可延伸穿过在第三栅极结构G3上的介电材料，并且BEOL金属布线(未示出)可连接这些触点，从而将SN1电性连接到PU2 323的栅极323g和PD2 324的栅极324g。第三硅化物电桥371.3可以将栅极323g和322g之间的PU2 323和pPG2 322的公共p型源漏区域电性连接到栅极324g和321g之间的PD2 324和nPG2 321的相邻公共n型源漏区域以形成SN2 325。在这种情况下，常规的MOL源漏触点397可以延伸穿过在SN2 325上的介电材料390，常规的MOL栅极触点398可以延伸穿过在第二栅极结构G2上的介电材料390，并且这些触点可以通过BEOL金属布线(未示出)进行电性连接，从而将SN2电连接至PU1 313的栅极313g和PD1 314的栅极314g。第四硅化物电桥371.4可将pPG2 312的p型源漏区域322s/d电性连接到半导体主体303.1-303.2的另一端的nPG1 321的相邻n型源漏区域321s/d。在这种情况下，常规的MOL源漏触点397可以延伸穿过介电材料390并与BL2进行电性连接(例如，在BEOL金属层中，未显示)。
如有必要，附加的硅化物电桥371.5-371.6可为同一列内相邻的8T SRAM单元提供电性连接。例如，如上所述，8T SRAM单元300的PU1 313和PU2 323的公共p型源漏区域(参见邻接p型源漏区域313s/d和323s/d)可以通过第五硅化物电桥371.5电性连接到相邻8TSRAM单元的上拉晶体管的公共p型源漏区域(参见相邻8T SRAM单元300(c:r-1))。应注意的是，单个触点397落在8T SRAM单元300的PU1 313和PU2 323的公共p型源漏区域上(如图所示)、第五硅化物电桥371.5上、或相邻8T SRAM单元的上拉晶体管的公共p型源漏区域上，以提供到第一电压轨的连接。此外，8T SRAM单元300的PD1 314和PD2 324的公共n型源漏区域(参见邻接n型源漏区域314s/d和324s/d)可以通过第六个硅化物电桥371.6电性连接到相邻8T SRAM单元的下拉晶体管的公共n型源漏区域(参见相邻8T SRAM单元300(c:r+1))。应注意，单个触点397可落在8T SRAM单元300的PD1 314和PD2 324的公共n型源漏区域上(如图所示)、第六硅化物电桥371.6上、或相邻8T SRAM单元的下拉晶体管的公共n型源漏区域上，以提供到第二电压轨的连接。
就本发明而言，硅化物电桥是指硅化物层305的一部分，硅化物层305紧邻pn结(junction)，从而电性连接该结两侧的半导体材料。在8T SRAM单元中，每对相邻的p型和n型源漏区域可包括位于第一半导体主体303.1的部分上的p型外延半导体材料304.1和位于第二半导体主体303.2的相邻部分上的n型外延半导体材料304.2。
在一些实施例中，对于需要电性连接的任何一对相邻的p型和n型源漏区域，半导体延伸件303.3可以垂直于下面的第一半导体主体303.1和303.2的相邻部分并在它们之间延伸(参见图4D的横截面DD，图4E的横截面EE，图4G的横截面GG、图4K的横截面KK和图4M的横截面MM)。在这些实施例中，用于源漏区域的p型和n型外延半导体材料可在处理期间分别在第一和第二半导体主体303.1和303.2上以及在半导体延伸件303.3的相邻部分上生长，从而在每个半导体延伸件303.3上方创建pn结。
然而，在其他实施例中，隔离区域308包括将第一和第二半导体主体303.1和303.2完全分开的STI区域306。也就是说，该结构可以没有半导体主体之间的半导体延伸件。在这些实施例中，对于需要电性连接的任何一对相邻的p型和n型源漏区域，用于源漏区域的p型和n型外延半导体材料可在处理期间分别在第一和第二半导体主体303.1和303.2上生长，并进一步过度生长，使其延伸至相邻STI区域306并相交，从而形成所需的p-n结(在任何接触形成之前，参见图4N中所示的替代横截面DD和图4O中所示的替代横截面EE、GG、KK和MM)。只要第一半导体主体303.1和第二半导体主体303.2之间的间隙足够窄，就可以实现这一点。
在任何一种情况下，当硅化物层305随后形成在所有p型和n型源漏区域的顶面上，包括在任何pn结上时，硅化物电桥371.1-371.6形成。应当注意，如上所述，PU1和PU2的公共p型源漏区域不与PD1和PD2的相邻公共n型源漏区域电性连接。因此，在处理期间，掩膜层防止外延半导体材料过度生长到这些源漏区域之间的STI区域306上，从而防止pn结的形成。因此，当形成硅化物层305时，PU1和PU2的公共p型源漏区域上的硅化物层会与PD1和PD2的相邻公共n型源漏区域上的硅化物层物理分离，并且不形成硅化物电桥(参见图4D和图4I所示的填充有介电材料390的空间372)。硅化物层305(包括任何硅化物电桥)由介电材料390覆盖。
具体参考图5，在一些实施例中，隔离区域308可以是STI区域306，该STI区域将两个分立半导体主体303.1和303.2物理上完全分离，并且接触带396.1-396.4可以横向延伸穿过STI区域306，以在相邻的p型和n型源漏区域之间进行任何所需的电性连接。具体而言，第一接触带396.1可垂直延伸穿过介电材料390，并在半导体主体303.1和303.2的一端电性连接pPG1 312的p型源漏区域312s/d和nPG1 311的相邻n型源漏区域311s/d。第一接触带396.1可进一步与BL1进行电性连接(例如，在BEOL金属层中，未显示)。第二接触带396.2可垂直延伸穿过介电材料390，并可将栅极312g和313g之间pPG1 312和PU1 313的公共p型源漏区域电性连接到栅极311g和314g之间的nPG1 311和PD1 314的相邻公共n型源漏区域，以形成SN1 315。在这种情况下，延伸穿过介电材料390并落在第三栅极结构G3上的常规的MOL栅极触点398可以通过BEOL金属布线(未示出)电性连接到第二接触带396.2，从而将SN1电性连接到PU2 323的栅极323g和PD2 324的栅极324g。第三接触带396.3可垂直延伸穿过介电材料390，并可将栅极323g和322g之间的PU2 323和pPG2 322的公共p型源漏区域电性连接到栅极324g和321g之间的PD2 324和nPG2 321的相邻公共n型源漏区域，以形成SN2 325。在这种情况下，延伸穿过介电材料390并落在第二栅极结构G2上的常规的MOL栅极触点398可以通过BEOL金属布线(未示出)电性连接到该第三接触带396.3，从而将SN2电性连接到PU1 313的栅极313g和PD1 314的栅极314g。第四接触带396.4可垂直延伸穿过介电材料390，并将pPG2 312的p型源漏区域322s/d电性连接到半导体主体303.1-303.2的另一端处的nPG1 321的相邻n型源漏区域321s/d。第四接触带396.4可进一步与BL2进行电性连接(例如，在BEOL金属层中，未显示)。由于PU1和PU2的公共p型源漏区域不与PD1和PD2的相邻公共n型源漏区域电性连接，因此这些区域之间没有接触带延伸。
如有必要，额外的接触带396.5-396.6可为同一列内的相邻8T SRAM单元提供电性连接。例如，如上所述，8T SRAM单元300的PU1 313和PU2 323的公共p型源漏区域(参见邻接p型源漏区域313s/d和323s/d)可以通过第五接触带396.5电性连接到相邻8T SRAM单元的上拉晶体管的公共p型源漏区域(例如，参见相邻的8T SRAM单元300(c:r-1))。此外，8T SRAM单元300的PD1 314和PD2 324的公共n型源漏区域(参见邻接n型源漏区域314s/d和324s/d)可以通过第六接触带396.6电性连接到相邻8T SRAM单元的下拉晶体管的公共n型源漏区域(例如，参见相邻8T SRAM单元300(c:r+1))。
就本发明而言，接触带(本文也称为接触条)是中段工艺(MOL)源漏触点的中间部分。然而，与具有宽度基本等于其长度(或深度)的圆形或方形的常规的MOL源漏触点不同，接触带396被拉长为其长度大于其宽度，以便其能够跨多个源漏区域(例如，在p型源漏区域上，在隔离区域上和相邻n型源漏区域上，如图7所示)。因此，第五接触带396.5是将8T SRAM单元300和300(c:r-1)电性连接到第一电压轨391的共享MOL触点，而第六接触带396.6是将8TSRAM单元300和300(c:r+1)电性连接到第二电压轨392的共享MOL触点。
具体参考图6，在一些实施例中，硅化物电桥和接触带的组合可用于在p型和n型源漏区域之间进行必要的电性连接。具体而言，这些电性连接中的一些部分可以通过在两个半导体主体303.1和303.3的一些相邻部分之间的隔离区域308中延伸穿过STI 306的接触带来实现，而这些电性连接中的其他部分可以通过半导体延伸件303.3或隔离区域308中的STI 306上方的pn结上的硅化物电桥实现。例如，接触带396.1可将pPG1 312的p型源漏区域312s/d电性连接到半导体主体的一端处的nPG1 311的相邻n型源漏区域311s/d，并可进一步与BL1电性连接(例如，在BEOL金属层中，未显示)。另一接触带396.4可将pPG2 312的p型源漏区域322s/d和nPG1 321的相邻n型源漏区域321s/d电性连接在半导体主体的相对端，并可进一步与BL2进行电性连接(例如，在BEOL金属层中，未显示)。此外，硅化物电桥371.2可将栅极312g和313g之间pPG1 312和PU1 313的公共p型源漏区域电性连接到栅极311g和314g之间nPG1 311和PD1 314的相邻公共n型源漏区域以形成该SN1 315。在此情况下，可通过BEOL金属布线(未示出)电性连接SN1 315上的常规的MOL源漏触点397和第三栅极结构G3上的常规的MOL栅极触点398，从而将SN1电性连接到PU2 323的栅极323g和PD2 324的栅极324g。另一硅化物电桥371.3可将栅极323g和322g之间的PU2 323和pPG2 322的公共p型源漏区域电性连接到栅极324g和321g之间的PD2 324和nPG2 321的相邻公共n型源漏区域以形成SN2 325。在这种情况下，可通过BEOL金属布线(未示出)电性连接SN2 325上的常规的MOL源漏触点397和第二栅极结构G2上的常规的MOL栅极触点398，从而将SN2电性连接到PU1313的栅极313g和PD1 314的栅极314g。
如在存储结构400中，在存储结构600中，如有必要，附加的硅化物电桥371.5-371.6可提供到同一列内相邻8T SRAM单元的电性连接。例如，如上所述，8T SRAM单元300的PU1 313和PU2 323的公共p型源漏区域(参见邻接p型源漏区域313s/d和323s/d)可以通过第五硅化物电桥371.5电性连接到相邻8T SRAM单元的上拉晶体管的公共p型源漏区域(例如，参见相邻8T SRAM单元300(c:r-1))。应注意，单个触点397可落在8T SRAM单元300的PU1313和PU2 323的公共p型源漏区域(如图所示)、第五硅化物电桥371.5上、或相邻8T SRAM单元的上拉晶体管的公共p型源漏区域，以提供到第一电压轨的连接。此外，8T SRAM单元300的PD1 314和PD2 324的公共n型源漏区域(参见邻接n型源漏区域314s/d和324s/d)可以通过第六硅化物电桥371.6电性连接到相邻8T SRAM单元的下拉晶体管的公共n型源漏区域(例如，参见相邻8T SRAM单元300(c:r+1))。应注意的是，单个触点397可落在8T SRAM单元300的PD1 314和PD2 324的公共n型源漏区域上(如图所示)、第六硅化物电桥371.6上、或相邻8T SRAM单元的下拉晶体管的公共n型源漏区域上，以提供到第二电压轨的连接。
应当理解，在上述实施例中，半导体材料是指其导电性能可通过掺杂杂质而改变的材料。示例性半导体材料包括，例如，硅基半导体材料(例如，硅、硅锗、碳化硅锗、碳化硅等)和III-V化合物半导体(例如，通过将如铝(Al)、镓(Ga)或铟(In)的第III族元素与如氮(N)、磷(P)、砷(As)或锑(Sb)的第V族元素加以组合而获得的化合物)(例如GaN、InP、GaAs或GaP)。纯半导体材料，更具体地，是一种为了增加导电性而未掺杂杂质的半导体材料(即，未掺杂半导体材料)在本领域中被称为本征半导体。为了增加导电性而掺杂杂质的半导体材料(即，掺杂半导体材料)在本领域中被称为非本征半导体，并且将比由相同基材制成的本征半导体更导电。也就是说，非本征硅比本征硅更导电；非本征硅锗比本征硅锗更导电，以此类推。此外，应当理解，可以使用不同的杂质(即，不同的掺杂剂)来实现不同的导电类型(例如，P型导电性和N型导电性)，并且掺杂剂可以根据所使用的不同半导体材料而变化。例如，硅基半导体材料(例如，硅、硅锗等)通常掺杂第III族掺杂剂，例如硼(B)或铟(In)，以实现P型导电性，而硅基半导体材料通常掺杂第V族掺杂剂，例如砷(as)、磷(P)或锑(Sb)，以实现N型导电性。氮化镓(GaN)基半导体材料通常掺杂镁(Mg)以实现P型导电性，并掺杂硅(Si)或氧以实现N型导电性。本领域技术人员还将认识到，不同的导电性水平将取决于给定半导体区域中掺杂剂的相对浓度水平。
应当理解，本文使用的术语是为了描述所公开的结构和方法，而不是为了限制。例如，如本文所使用的，除非上下文另有明确指示，否则单数形式“一”、“一个”和“该”也意在包括复数形式。此外，如本文所用，术语“包括”、“包含”和/或“包括有”指定所述特征、整数、步骤、操作、元件和/或组件的存在，但不排除一个或多个其他特征、整数、步骤、操作、元件、组件和/或其组合的存在或添加。此外，如本文所用，诸如“右”、“左”、“垂直”、“水平”、“顶”、“底”、“上”、“下”、“下方”、“下面”、“底面”、“上方”、“平行”等术语，用于描述附图(除非另有说明)中所示的相对位置，以及诸如“接触”、“直接接触”、“邻接”、“直接相邻”、“紧邻”等术语，旨在指示至少一个元件与另一个元件物理接触(没有其他元件将所述元件分开)。术语“横向”在本文中用于描述元件的相对位置，并且更具体地，用于指示元件被定位到另一元件的侧面，而不是在另一元件的上方或下方，因为这些元件在附图中被定向和示出。例如，与另一个元件横向相邻的一个元件将位于另一个元件旁边，与另一个元件横向相邻的一个元件将直接位于另一个元件旁边，横向包围另一元件的一个元件将与另一元件的外侧壁相邻并与之接界。权利要求中所有手段或步骤加功能元件的相应结构、材料、动作和等效物旨在包括用于与具体权利要求的其他权利要求元件组合执行所述功能的任何结构、材料或动作。
本发明的各种实施例的描述是为了说明的目的而提供的，但并不打算穷尽或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员来说是显而易见的。选择本文中使用的术语是为了最好地解释实施例的原理、实际应用或相对于市场中发现的技术的技术改进，或者使本领域的其他普通技术人员能够理解本文中公开的实施例。
因此，上面公开了一种存储结构的实施例，该存储结构包括存储单元，特别是一个具有高装置密度和对称性的八晶体管(8T)静态随机存取存储(SRAM)单元。尽管增加了用于传输栅极的晶体管，但8T SRAM单元的布局尤其避免了传统6T SRAM单元面积消耗的显着增加。具体地，在8T SRAM单元中，两个细长且平行的半导体主体可以通过隔离区域分开。四栅极结构可以穿过半导体主体和它们之间的隔离区域。四个p型晶体管(pFET)，包括两个p型通栅晶体管和在两个p型通栅晶体管之间的两个上拉晶体管，可以位于一个半导体主体上。四个n型晶体管(nFET)，包括两个n型通栅晶体管和在两个n型通栅晶体管之间的两个下拉晶体管，可以位于另一个半导体主体上。每对相邻的p型和n型晶体管可以共享对应的一个栅极结构(即，可以具有公共栅极结构)。各种互连(包括但不限于硅化物电桥和/或接触带)提供了使8T SRAM单元运行所需的内部和外部电性连接。虽然传统6T SRAM单元需要两个栅极结构，并且公开的8T SRAM单元需要四个栅极结构，但是传统6T SRAM单元需要四个半导体主体，而公开的8T SRAM单元只需要两个。因此，存储单元内的装置密度增加，并且面积消耗的差异(如果有的话)最小。此外，单元布局内的高度对称简化了未来的尺寸缩放。

Claims (20)

1.一种结构，其特征在于，包括：
衬底；以及
存储单元，位于该衬底上，并包括：
第一半导体主体；
第二半导体主体，与该第一半导体主体相邻并平行；
四个栅极结构，穿过该第一半导体主体和该第二半导体主体；
四个p型晶体管，位于该第一半导体主体上；以及
四个n型晶体管，位于该第二半导体主体上，其中，该四个栅极结构中的每一个都与该p型晶体管中的一个和该n型晶体管中的相邻一个共用。
2.根据权利要求1所述的结构，其特征在于，
该四个p型晶体管包括：在第一位线和第一电压轨间串联连接的第一p型通栅晶体管和第一p型上拉晶体管；以及在该第一电压轨和第二位线间串联连接的第二p型上拉晶体管和第二p型通栅晶体管，以及
其中，该四个n型晶体管包括：在该第一位线和第二电压轨间串联连接的第一n型通栅晶体管和第一n型下拉晶体管；以及在该第二电压轨和该第二位线间串联连接的第二n型下拉晶体管和第二n型通栅晶体管。
3.根据权利要求2所述的结构，其特征在于，
该第一p型通栅晶体管和该第一p型上拉晶体管的公共p型源漏区域以及该第一n型通栅晶体管和该第一n型下拉晶体管的公共n型源漏区域电性连接以形成第一存储节点，
其中，该第一存储节点进一步电性连接到该第二p型上拉晶体管和该第二n型下拉晶体管的公共栅极结构，
其中，该第二p型通栅晶体管和该第二p型上拉晶体管的公共p型源漏区域以及该第二n型通栅晶体管和该第二n型下拉晶体管的公共n型源漏区域电性连接以形成第二存储节点，以及
其中，该第二存储节点进一步电性连接到该第一p型上拉晶体管和该第一n型下拉晶体管的公共栅极结构。
4.根据权利要求2所述的结构，其特征在于，
该第一p型通栅晶体管的p型源漏区域电性连接到该第一n型通栅晶体管的n型源漏区域并进一步电性连接到该第一位线，以及
其中，该第二p型通栅晶体管的p型源漏区域电性连接到该第二n型通栅晶体管的n型源漏区域并进一步电性连接到该第二位线，以及
其中，该第一p型上拉晶体管和该第二p型上拉晶体管的公共p型源漏区域电性隔离该第一n型下拉晶体管和该第二n型下拉晶体管的公共n型源漏区域。
5.根据权利要求2所述的结构，其特征在于，该结构还包括栅极切割隔离区域，电性隔离该第一p型通栅晶体管和该第一n型通栅晶体管的公共栅极结构的第一部分和第二部分，并进一步电性隔离该第二p型通栅晶体管和该第二n型通栅晶体管的公共栅极结构的第一部分和第二部分。
6.根据权利要求2所述的结构，其特征在于，
该存储单元是在该衬底上以列和行排列的存储单元阵列的给定行和给定列中的一个存储单元，
其中，在各行中，该存储单元的第一半导体主体以端到端对准，而该存储单元的第二半导体主体与该第一半导体主体相邻并平行且以端到端对准，以及
其中，在各列中，任意两个相邻存储单元对称地定向并电性连接第一上拉晶体管和第二上拉晶体管的相邻公共p型源漏区域以及第一n型下拉晶体管和第二n型下拉晶体管的相邻公共n型源漏区域中的一个。
7.一种结构，其特征在于，包括：
衬底；以及
存储单元，位于该衬底上，并包括：
第一半导体主体；
第二半导体主体，与该第一半导体主体相邻并平行；
四个栅极结构，穿过该第一半导体主体和该第二半导体主体；
四个p型晶体管，位于该第一半导体主体上，其中，该四个p型晶体管包括：第一p型通栅晶体管；第一p型上拉晶体管；第二p型上拉晶体管；以及第二p型通栅晶体管；以及
四个n型晶体管，位于该第二半导体主体上，其中，该四个n型晶体管包括：第一n型通栅晶体管；第一n型下拉晶体管；第二n型下拉晶体管；以及第二n型通栅晶体管，且其中，该四个栅极结构中的每一个与该p型晶体管中的一个和该n型晶体管中的相邻一个共用。
8.根据权利要求7所述的结构，其特征在于，
该第一p型通栅晶体管和该第一p型上拉晶体管串联连接在第一位线和第一电压轨间，
其中，该第二p型上拉晶体管和第二p型通栅晶体管串联连接在该第一电压轨和第二位线间，
其中，该第一n型通栅晶体管和该第一n型下拉晶体管串联连接在该第一位线和第二电压轨间，
其中，该第二n型下拉晶体管和第二n型通栅晶体管串联连接在该第二电压轨和该第二位线间，
其中，该第一p型通栅晶体管和该第一p型上拉晶体管的公共p型源漏区域以及该第一n型通栅晶体管和该第一n型下拉晶体管的公共n型源漏区域电性连接以形成第一存储节点，
其中，该第一存储节点进一步电性连接到该第二p型上拉晶体管和该第二n型下拉晶体管的公共栅极结构，
其中，该第二p型通栅晶体管和该第二p型上拉晶体管的公共p型源漏区域以及该第二n型通栅晶体管和该第二n型下拉晶体管的公共n型源漏区域电性连接以形成第二存储节点，以及
其中，该第二存储节点进一步电性连接到该第一p型上拉晶体管和该第一n型下拉晶体管的公共栅极结构。
9.根据权利要求8所述的结构，其特征在于，该结构还包括硅化物电桥，将该第一p型通栅极体管和该第一p型上拉晶体管的该公共p型源漏区域电性连接到该第一n型通栅晶体管和该第一n型下拉晶体管的该公共n型源漏区域，并将该第二p型通栅晶体管和该第二p型上拉晶体管的该公共p型源漏区域电性连接到该第二n型通栅晶体管和该第二n型下拉晶体管的该公共n型源漏区域。
10.根据权利要求9所述的结构，其特征在于，各硅化物电桥包括位于分别具有p型导电性和n型导电性的相邻外延源漏区域间的pn结上方以及该第一半导体主体和该第二半导体主体间的半导体延伸件中的一个上方的硅化物层和浅沟槽隔离区域。
11.根据权利要求8所述的结构，其特征在于，该结构还包括接触带，将该第一p型通栅晶体管和该第一p型上拉晶体管的该公共p型源漏区域电性连接到该第一n型通栅晶体管和该第一n型下拉晶体管的该公共n型源漏区域，并进一步将该第二p型通栅晶体管和该第二p型上拉晶体管的该公共p型源漏区域电性连接到该第二n型通栅晶体管和该第二n型下拉晶体管的该公共n型源漏区域。
12.根据权利要求8所述的结构，其特征在于，
该第一p型通栅晶体管的p型源漏区域电性连接到该第一n型通栅晶体管的n型源漏区域并进一步电性连接到该第一位线，以及
其中，该第二p型通栅晶体管的p型源漏区域电性连接到该第二n型通栅晶体管的n型源漏区域并进一步电性连接到该第二位线，以及
其中，该硅化物电桥和接触带中的任何一个将该第一p型通栅晶体管的该p型源漏区域电性连接到该第一n型通栅晶体管的该n型源漏区域，并将该第二p型通栅晶体管的该p型源漏区域电性连接到该第二n型通栅晶体管的该n型源漏区域。
13.根据权利要求8所述的结构，其特征在于，该第一p型上拉晶体管和该第二p型上拉晶体管的公共p型源漏区域电性隔离该第一n型下拉晶体管和该第二n型下拉晶体管的公共n型源漏区域。
14.根据权利要求8所述的结构，其特征在于，该结构还包括栅极切割隔离区域，电性隔离该第一p型通栅晶体管和该第一n型通栅晶体管的公共栅极结构的第一部分和第二部分，并进一步电性隔离该第二p型通栅晶体管和该第二n型通栅晶体管的公共栅极结构的第一部分和第二部分。
15.根据权利要求8所述的结构，其特征在于，
该存储单元是在该衬底上以列和行排列的存储单元阵列的给定行和给定列中的一个存储单元，
其中，在各行中，该存储单元的第一半导体主体以端到端对准，而该存储单元的第二半导体主体与该第一半导体主体相邻并平行且以端到端对准，以及
其中，在各列中，任意两个相邻存储单元对称地定向并电性连接在第一上拉晶体管和第二上拉晶体管的相邻公共p型源漏区域以及第一n型下拉晶体管和第二n型下拉晶体管的相邻公共n型源漏区域中的一个处。
16.一种结构，其特征在于，包括：
衬底；以及
存储单元，位于该衬底上，并包括：
第一半导体主体；
第二半导体主体，与该第一半导体主体相邻并平行；
四个栅极结构，垂直穿过该第一半导体主体和该第二半导体主体；
四个p型晶体管，位于该第一半导体主体上，其中，该四个p型晶体管包括：第一p型通栅晶体管；第一p型上拉晶体管；第二p型上拉晶体管；以及第二p型通栅晶体管；
四个n型晶体管，位于该第二半导体主体上，其中，该四个n型晶体管包括：第一n型通栅晶体管；第一n型下拉晶体管；第二n型下拉晶体管；以及第二n型通栅晶体管，且其中，该四个栅极结构中的每一个与该p型晶体管中的一个和该n型晶体管中的相邻一个共用；以及
硅化物电桥，将该第一p型通栅晶体管和该第一p型上拉晶体管的公共p型源漏区域电性连接到该第一n型通栅晶体管和该第一n型下拉晶体管的公共n型源漏区域以形成第一存储节点，并进一步将该第二p型通栅晶体管和该第二p型上拉晶体管的公共p型源漏区域电性连接到该第二n型通栅晶体管和该第二n型下拉晶体管的公共n型源漏区域以形成第二存储节点。
17.根据权利要求16所述的结构，其特征在于，
该第一p型通栅晶体管和该第一p型上拉晶体管串联连接在第一位线和第一电压轨间，
其中，该第二p型上拉晶体管和该第二p型通栅晶体管串联连接在该第一电压轨和第二位线间，
其中，该第一n型通栅晶体管和该第一n型下拉晶体管串联连接在该第一位线和第二电压轨间，
其中，该第二n型下拉晶体管和第二n型通栅晶体管串联连接在该第二电压轨和该第二位线间，
其中，该第一存储节点进一步电性连接到该第二p型上拉晶体管和该第二n型下拉晶体管的公共栅极结构，以及
其中，该第二存储节点进一步电性连接到该第一p型上拉晶体管和该第一n型下拉晶体管的公共栅极结构。
18.根据权利要求17所述的结构，其特征在于，
该第一p型通栅晶体管的p型源漏区域电性连接到该第一n型通栅晶体管的n型源漏区域并进一步连接到该第一位线，
其中，该第二p型通栅晶体管的p型源漏区域电性连接到该第二n型通栅晶体管的n型源漏区域并进一步连接到该第二位线，
其中，任何附加的硅化物电桥和接触带将该第一p型通栅晶体管的该p型源漏区域电性连接到该第一n型通栅晶体管的该n型源漏区域，并将该第二p型通栅晶体管的该p型源漏区域电性连接到该第二n型通栅晶体管的该n型源漏区域，以及
其中，该第一p型上拉晶体管和该第二p型上拉晶体管的公共p型源漏区域电性隔离该第一n型下拉晶体管和该第二n型下拉晶体管的公共n型源漏区域。
19.根据权利要求17所述的结构，其特征在于，该结构还包括栅极切割隔离区域，电性隔离该第一p型通栅晶体管和该第一n型通栅晶体管的公共栅极结构的第一部分和第二部分，并进一步电性隔离该第二p型通栅晶体管和该第二n型通栅晶体管的公共栅极结构的第一部分和第二部分。
20.根据权利要求17所述的结构，其特征在于，
该存储单元是在该衬底中以列和行排列的存储单元阵列的给定行和给定列中的一个存储单元，
其中，在各行中，该存储单元的第一半导体主体以端到端对准，而该存储单元的第二半导体主体与该第一半导体主体相邻并平行且以端到端对准，以及
其中，在各列中，任意两个相邻的存储单元对称地定向并电性连接在第一上拉晶体管和第二上拉晶体管的相邻公共p型源漏区域以及第一n型下拉晶体管和第二n型下拉晶体管的相邻公共n型源漏区域中的一个处。
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