CN114497050A - 存储器元件及其制造方法 - Google Patents

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Abstract

一种存储器元件，包括：基底、叠层结构以及接触窗。基底包括存储器阵列区与阶梯区。叠层结构位于存储器阵列区与阶梯区的所述基底上。所述叠层结构包括彼此交互堆叠的多个导体层与多个绝缘层。每一所述多个导体层包括：主体部，位于所述存储器阵列区并延伸至所述阶梯区；以及末端部，与所述主体部连接，位于所述阶梯区中。所述末端部的厚度大于所述主体部的厚度。接触窗着陆于所述末端部并与所述末端部连接。

Description

存储器元件及其制造方法
技术领域
本发明属于半导体和存储技术领域，涉及一种存储器元件及其制造方法。
背景技术
非易失性存储器元件(如，闪存存储器)由于具有使存入的数据在断电后也不会消失的优点，因此成为个人电脑和其他电子设备所广泛采用的一种存储器元件。
目前业界较常使用的闪存存储器阵列包括或非门(NOR)闪存存储器与与非门(NAND)闪存存储器。由于NAND闪存存储器的结构是使各存储单元串接在一起，其集成度与面积利用率较NOR闪存存储器更优，已经广泛地应用在多种电子产品中。此外，为了进一步地提升存储器元件的集成度，发展出一种三维NAND闪存存储器。然而，仍存在许多与三维NAND闪存存储器相关的挑战。
发明内容
本发明提供一种存储器元件，包括：基底、叠层结构、介电层以及第一接触窗。基底包括存储器阵列区与阶梯区。叠层结构位于存储器阵列区与阶梯区的所述基底上，其中所述叠层结构包括彼此交互堆叠的多个导体层与多个绝缘层。每一所述多个导体层包括：主体部，位于所述存储器阵列区并延伸至所述阶梯区；以及末端部，与所述主体部连接，位于所述阶梯区中，其中所述末端部的厚度大于所述主体部的厚度。介电层位于所述存储器阵列区与所述阶梯区的所述叠层结构上。第一接触窗贯穿在所述阶梯区的所述介电层以及位于所述末端部上方的对应的绝缘层，且着陆于所述末端部并与所述末端部连接。
本发明的一实施例中，一种存储器元件的制造方法，包括：提供基底，所述基底包括存储器阵列区与阶梯区；在所述存储器阵列区与所述阶梯区的所述基底上形成叠层结构，其中所述叠层结构包括彼此交互叠层的多个第一材料层与多个第二材料层；图案化所述叠层结构，以在所述阶梯区的所述叠层结构形成阶梯结构；移除所述阶梯结构的末端处的部分的多个第二材料层，以形成多个第一水平开口；移除所述多个多个第一水平开口周围的部分的多个第一材料层，以增加所述多个第一水平开口的高度；在每一所述多个第一水平开口之中形成末端部，所述末端部的材料与所述多个第二材料层的材料相同，且所述末端部的厚度大于相邻的第二材料层的厚度；在所述存储器阵列区与所述阶梯区的所述叠层结构上形成介电层；以及于所述阶梯区形成第一接触窗，其中所述第一接触窗贯穿在所述阶梯区的所述介电层以及位于所述末端部上方的对应的第一材料层，且着陆于所述末端部并与所述末端部连接。
基于上述，在本发明的多个实施例中，局部地增加栅极的末端部的厚度，可以避免在形成深度较深接触窗开口的过程中，深度较浅的接触窗开口下方的栅极层被蚀穿。末端部的形成工艺可与现有的工艺整合。此外，在形成末端部之前可以先在阶梯区的叠层结构中形成支撑柱结构，以避免叠层结构在形成末端部的刻蚀过程中发生塌陷。
附图说明
图1A至图1I是依照本发明一实施例所绘示的一种三维存储器元件的制造方法的剖面示意图。
图2A至图2I是依照本发明一实施例所绘示的一种三维存储器元件的制造方法的另一剖面的示意图。
图3A至图3C是依照本发明另一实施例所绘示的一种三维存储器元件的制造方法的剖面示意图。
图4A至图4C是依照本发明另一实施例所绘示的一种三维存储器元件的制造方法的另一剖面示意图。
图5A至图5C是依照本发明一实施例所绘示的一种三维存储器元件的中间阶段的上视图。
图5D是绘示图5C的局部立体图。
【符号说明】
96、106：开口
98、98A、98B、98C、98D、98E：支撑结构
100：基底
101、101’：叠层结构
102：第一材料层
102T：绝缘层
103：介电层
104：第二材料层
104E：填充层
104’：材料层
105：阶梯结构
107、107’、121：水平开口
108：电荷储存结构
110：通道层
112：绝缘柱
114：导体插塞
115：绝缘顶盖层
122、128、129：掩膜层
124：金属层
126：栅极层
131、132：导体层
A1、A2、A3：区域
C1、C2、C3：接触窗
CP：垂直通道柱
EP：末端部
MP：主体部
OP1、OP1A、OP1B、OP1C、OP1D：接触窗开口
R1：存储器阵列区
R2：阶梯区
T1、T2、T3、T4：厚度
I-I’、II-II’、III-III’、IV-IV’：切线
具体实施方式
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
图1A至图1I是依照本发明一实施例所绘示的一种三维存储器元件的制造方法的剖面示意图。图2A至图2I是依照本发明一实施例所绘示的一种三维存储器元件的制造方法的另一剖面的示意图。图5A的切线I-I’的部分工艺的剖面图如图1A至1I所示。图5A的切线II-II’的部分工艺的剖面图如图2A至2I所示。图5B的切线III-III’的部分工艺的剖面图如图1A至1I所示。图5B的切线IV-IV’的部分工艺的剖面图如图2A至2I所示。
请参照图1A与2A，提供基底100。基底100可为半导体基底，例如含硅基底。在一实施例中，依据设计需求，可在基底100中形成掺杂区。基底100具有存储器阵列区R1以及阶梯区R2。阶梯区R2包括区域A1、区域A2与区域A3(如图5A所示)。基底100上可形成元件层(未示出)与金属内连线结构(未示出)。元件层可以包括有源元件或是无源元件。有源元件例如是晶体管、二极管等。无源元件例如是电容器、电感等。金属内连线结构可以包括介电层、插塞与导线等。
请参照图1A与2A，在基底100上方形成叠层结构101。基底100可以是半导体基底，例如是硅基底。叠层结构101位于存储器阵列区R1以及阶梯区R2上。叠层结构101包括交替堆叠的多个第一材料层102与多个第二材料层104。第一材料层102可以是绝缘层，例如是氧化硅。第二材料层104可以是绝缘层(例如是氮化硅)或导体层(例如是掺杂多晶硅)。在一实施例中，第一材料层102的材料包括氧化硅，而第二材料层104的材料包括氮化硅。在另一实施例中，第一材料层102的材料包括氧化硅，而第二材料层104的材料包括掺杂多晶硅。在本实施例中，叠层结构101的最底层为第一材料层102，最顶层为第二材料层104，但本发明不限于此。此外，在本实施例中，是以4层的第二材料层104以及4层的第一材料层102来说明，然而，本发明不以此为限。
接着，请参照图2A，在阶梯区R2的叠层结构101之中形成支撑结构98。支撑结构98又可称为虚设结构。在一些实施例中，支撑结构98的形成方法如以下所述。在叠层结构101之中形成开口96。在一实施例中，开口96可具有大致垂直的侧壁，如图2A所示。在另一实施例中，开口96可具有略微倾斜的侧壁。之后，在叠层结构101上以及开口96之中形成绝缘层(未示出)。绝缘层的材料与第二材料层104不同，例如是氧化硅。之后，进行平坦化工艺，例如是化学机械研磨工艺或是回蚀工艺，移除开口96以外的绝缘层，以在开口96之中形成支撑结构98。支撑结构98可以在后续的工艺中避免叠层结构101塌陷。支撑结构98可以具有各种的形状，例如是柱状(pillar)、栅状(fence)或是墙状。支撑结构98可以仅形成在阶梯区R2，也可以同时形成在阶梯区R2以及存储器阵列区R1。以下将参照图5A至图5D，针对支撑结构98的形状以及位置详加说明之。
请参照图5A与5B，开口96可以是位于阶梯区R2的叠层结构101之中的开孔(hole)。形成在开孔之中的支撑结构98可以是支撑柱。支撑结构(支撑柱)98位于后续形成的接触窗旁。在一些实施例中，请参照图5A，支撑结构(支撑柱)98可以多个且可以是排列成一列，设置于区域A1与A3之间的区域A2中，位于区域A1与A3的接触窗C1与C3之间。在另一些实施例中，请参照图5B，支撑结构(支撑柱)98可以多个且可以是排列成阵列，分别设置于区域A1与A3中，且接触窗C1与C3分别位于支撑结构(支撑柱)98之间。
请参照图5C，在其他实施例中，开口96可以是从阶梯区R2的区域A2延伸至存储器阵列区R1的沟道(trench)。形成在沟道之中的支撑结构98可以是一个从存储器阵列区R1连续延伸至阶梯区R2的支撑墙(slit)。在图5C与5D中以单一个支撑结构(支撑墙)98来表示，但不以此为限。支撑结构(支撑墙)98设置于区域A2中，且位于接触窗C1与C3之间。
接着，请参照图1B与2B，在存储器阵列区R1以及阶梯区R2的叠层结构101以及支撑结构98上形成绝缘层102T。绝缘层102T的材料与第二材料层104不同，绝缘层102T的材料与第一材料层104相同，例如是氧化硅。绝缘层102T与叠层结构101可以合称为叠层结构101’。
之后，请参照图1C与2C，对叠层结构101’的绝缘层102T、第二材料层104与第一材料层102以及支撑结构98进行图案化，使得绝缘层102T、第二材料层104与第一材料层102的末端在阶梯区R2形成阶梯结构105。在一些实施例中，支撑结构98图案化成具有不同高度的支撑结构(支撑柱)98A、98B、98C与98D，如图2C所示。在另一些实施例中，支撑结构98图案化成具有不同高度的支撑结构(支撑墙)98E，如图5D所示。
请参照图2C，在阶梯区R2中，支撑结构98A、98B、98C与98D贯穿阶梯结构105的第一材料层102与第二材料层104，而达到最底层的第一材料层102中。除最接近存储器阵列区R1的支撑柱98D的顶面被绝缘层102T覆盖之外，其余的支撑结构98A、98B与98C的顶面被裸露出来。在阶梯区R2中，未形成支撑结构98A、98B、98C与98D之处，阶梯结构105的第二材料层104被第一材料层102与绝缘层102T覆盖，如图1C与2C所示。也就是说，阶梯结构105的最顶层裸露出绝缘层102T，而未裸露支撑结构98D。阶梯结构105的其余各层裸露出第一材料层102的顶面与支撑结构98A、98B、98C的顶面。各层第一材料层102的顶面例如是与支撑结构98A、98B与98C共平面。此外，阶梯结构105的侧壁裸露出绝缘层102T、第一材料层102与第二材料层104。
请参照图5D，支撑结构98图案化成支撑结构(支撑墙)98E。支撑结构(支撑墙)98E从存储器阵列区R1连续延伸至阶梯区R2。在存储器阵列区R1的支撑结构(支撑墙)98E具有相同的高度，且被绝缘层102T覆盖。在阶梯区R2的支撑结构(支撑墙)98E具有不同高度。阶梯结构105的最顶阶裸露出绝缘层102T，而未裸露支撑结构98E。阶梯结构105的其余各阶裸露出第一材料层102的顶面与支撑结构98E的顶面，且各层第一材料层102的顶面例如是与支撑结构98E共平面。此外，阶梯结构105的侧壁裸露出绝缘层102T、第一材料层102、第二材料层104以及支撑结构98E。为了便于说明，以下仍以支撑结构98来说明后续工艺，支撑结构98可以是支撑结构98A、98B、98C以及98D或是支撑结构98E。
请参照图1D与图2D，进行拉回工艺，例如是选择性刻蚀工艺，以移除阶梯结构105的第二材料层104的末端部分，以形成多个水平开口107。在一些实施例中，拉回工艺可以对所有的第二材料层104的末端部分进行，如图1D与图2D所示。拉回工艺也可以针对单一层或是数层的第二材料层104的末端部分进行(未示出)。举例来说，可以通过掩膜层覆盖叠层结构101’较下方的1至2层的第二材料层104，使拉回工艺仅针对叠层结构101’较上方的1至2层的第二材料层104来进行，以使得水平开口107形成在叠层结构101’较上方的1至2层的第二材料层104末端。
拉回工艺例如是选择性刻蚀工艺。选择性刻蚀工艺可以采用干法或湿法刻蚀工艺。在一些实施例中，第二材料层104为氮化硅，湿法刻蚀工艺使采用热磷酸作为刻蚀剂。在一些实施例中，第二材料层104为掺杂多晶硅，湿法刻蚀工艺使采用氨水作为刻蚀剂。支撑结构98可以支撑绝缘层102T与第一材料层102，避免阶梯结构105在进行选择性刻蚀工艺的过程中发生塌陷。相邻两个水平开口107之间的第一材料层102的厚度例如是20nm或大于20nm。
请参照图1E与2E，进行扩口工艺，例如是选择性刻蚀工艺，以移除多个水平开口107所裸露的第一材料层102与绝缘层102T，使得多个水平开口107的高度增加，而形成多个水平开口107’。选择性刻蚀工艺例如是干法或是湿法刻蚀工艺。选择性刻蚀工艺例如是可以采用氢氟酸作为刻蚀剂。相邻的两个水平开口107’之间的第一材料层102具有足够的厚度可避免因为太薄而发生塌陷。为了防止第一材料层102和绝缘层102T塌陷，已经进行了水平开口107扩口工艺的第一材料层102的厚度T4与第二材料层104的拉回量(即宽度D)的比例小于或等于1∶10。举例来说，如果剩余的第一材料层104的厚度为10nm，则第二材料层102的拉回量应小于或等于100nm。如果有形成支撑结构98，则已经进行了水平开口107扩口工艺的第一材料层102的厚度T4与第二材料层104的回拉量(即宽度D)的比例可以大于或等于1∶40。
请参照图1F与2F，在绝缘层102T上以及多个水平开口107’之中形成填充层104E。填充层104E可采用与第二材料层104相同的材料。填充层104E例如是共形层，可以共形地覆盖在绝缘层102T上，并填入多个水平开口107’之中。填充层104E具有良好的沟填特性，可以填入多个水平开口107’之中。在一些实施例中，填充层104E中可能具有缝隙(seam)，且这一些缝隙可能在后续的热工艺中因为填充层104E的聚集(aggregate)而形成多个孔隙(void)。
请参照图1F与2F，填充层104E例如是氮化硅、掺杂多晶硅或是掺杂的非晶硅。非晶硅将在后续的热工艺中结晶而形成为掺杂多晶硅。填充层104E以及第二材料层104为掺杂多晶硅或是掺杂的非晶硅的实施例中，填充层104E的掺杂多晶硅之中的掺杂材料与第二材料层104之中的掺杂多晶硅之中的掺杂材料相同型，甚至是相同的掺杂材料。举例来说，填充层104E与第二材料层104均为掺杂磷的多晶硅。
请参照图1G与2G，移除多个水平开口107’以外的填充层104E，使得第一材料层102、绝缘层102T的顶面裸露出来，且使得留下来的多个填充层104E彼此分离。在一些实施例中，填充层104E形成在每一第二材料层104的末端。在另一些实施例中，填充层104E形成较上层的第二材料层104的末端。
多个填充层104E的侧壁与第二材料层104的侧壁连接而形成连续的材料层104’。填充层104E是材料层104’的末端部EP；第二材料层104是材料层104’的主体部MP。末端部EP的厚度T2大于主体部MP的厚度T1。相反地，覆盖在末端部EP上方的第一材料层102的厚度T4小于覆盖在主体部MP上方的第一材料层102的厚度T3。此外，在一些实施例中，在纵向(例如是Z方向)上，末端部EP和与其相邻另一末端部EP可以相错开(如图1G所示)。在另一些实施例中，在纵向(例如是Z方向)上末端部EP和与其相邻另一末端部EP可以少部分重叠(未示出)。
请参照图1H与2H，接着，在基底100上方形成介电层103，以覆盖叠层结构101’。其后，如图1H所示，进行图案化工艺，移除存储器阵列区R1的部分叠层结构101’，以形成穿过叠层结构101’的一个或多个开口106。在一实施例中，开口106可具有略微倾斜的侧壁，如图1H所示。在另一实施例中，开口106可具有大致垂直的侧壁(未示出)。在一实施例中，开口106又称为垂直通道(vertical channel；VC)孔洞。之后在开口106中形成垂直通道柱CP。垂直通道柱CP可以以下所述的方法来形成，但不以此为限。
请参照图1H，在开口106的侧壁上形成电荷储存结构108。电荷储存结构108与第一材料层102以及第二材料层104接触。电荷储存结构108的材料例如是氧化物/氮化物/氧化物(ONO)复合层。在一实施例中，电荷储存结构108以间隙壁的形式形成于开口106的侧壁上，而裸露出开口106的底面。
然后，请参照图1H，在电荷储存结构108上形成通道层110。通道层110的材料例如是包括多晶硅。在一实施例中，通道层110覆盖开口106的侧壁上的电荷储存结构108，并且覆盖开口106的底面。接着，在开口106的下部形成绝缘柱112。在一实施例中，绝缘柱112的材料例如是包括氧化硅。之后，在开口106的上部形成导体插塞114，且导体插塞114与通道层110接触。在一实施例中，导体插塞114的材料例如是包括掺杂多晶硅。通道层110、以及导体插塞114可合称为垂直通道柱CP。电荷储存结构108环绕于垂直通道柱CP的垂直外表面。接下来，在叠层结构101’上方形成绝缘顶盖层115。绝缘顶盖层115的材料例如是包括氧化硅。
请参照图1I与图2I，在第二材料层104与填充层104E为掺杂多晶硅的实施例中，第二材料层104与填充层104E共同形成的材料层104’可做为栅极层。材料层104’(栅极层)在电荷储存结构108的侧壁周围。在第二材料层104与填充层104E为氮化硅的实施例中，则须进一步进行栅极取代工艺，方可形成栅极层126，其后将参照图3A至图3C以及图4A至图4C再详细说明。
其后，请参照图1I与图5A，在第二材料层104与填充层104E为掺杂多晶硅的实施例中，或是在第二材料层104与填充层104E分别为掺杂多晶硅与掺杂非晶硅的实施例中，在形成绝缘顶盖层115之后，在阶梯区R2的区域A1与区域A3中分别形成多个接触窗C1与C3(如图1I与5A所示)，并在存储器阵列区R1中形成多个接触窗C2(如图1I所示)。接触窗C1与C3贯穿绝缘顶盖层115、介电层103、绝缘层102T以及第一材料层102，且着陆于材料层104’(栅极层)的末端部EP并与其电性连接，如图1I与5A所示。接触窗C2穿过绝缘顶盖层115以及叠层结构101’，并与导体插塞114电性连接，如图1I所示。
请参照图1I，在一实施例中，接触窗C1中的每一个包括掩膜层128以及导体层131；接触窗C2中的每一个包括掩膜层129以及导体层132；接触窗C3中的每一个包括掩膜层以及导体层(未示出)。在一实施例中，掩膜层128、129的材料包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合，导体层131、132的材料包括钨(W)。
请参照图1I与图5A、5B或5C，接触窗C1、C2与C3可以同时形成或分别形成。接触窗C1、C2与C3可以采用以下所述的方法来形成。举例来说，进行光刻与刻蚀工艺，以形成多个接触窗开口OP1以及OP2。接触窗开口OP1穿过阶梯区R2的区域A中的绝缘顶盖层115、介电层103与绝缘层102T(或第一材料层102)。接触窗开口OP2穿过存储器阵列区R1中的绝缘顶盖层115。之后，再在多个接触窗开口OP1以及OP2之中形成掩膜层以及导体层。在阶梯区R2的区域A3中的接触窗C3也可以采用上述的方法同时形成。
请参照图1I，在阶梯区R2的接触窗开口OP1包括接触窗开口OP1A、OP1B、OP1C以及OP1D。接触窗开口OP1A裸露出最底层的末端部EP；接触窗开口OP1D裸露出最顶层的末端部EP。最远离存储器阵列区R1的接触窗开口OP1A的深度最深，而最接近存储器阵列区R1的接触窗开口OP1D的深度最浅。在进行刻蚀的过程中，接触窗开口OP1D最先被形成，而裸露出最顶层的材料层104’(栅极层)的末端部EP。后续再持续进行刻蚀以依序形成接触窗开口OP1C、OP1B以及OP1A。在持续进行刻蚀以形成接触窗开口OP1C、OP1B以及OP1A的过程中，由于材料层104’(栅极层)的末端部EP具有足够厚度T2，且材料层104’与介电层103之间具有足够的刻蚀选择性，纵使末端部EP被裸露于接触窗开口OP1D也不会因为持续暴露于刻蚀剂而被蚀穿。因此，通过末端部EP的形成可以增加工艺的合格率。
在第二材料层104与填充层104E为氮化硅的实施例中，在形成上述的接触窗C1、C2与C3之前，须先进行栅极取代工艺，请参照图3A至图3C以及图4A至图4C，详细说明如后。
图3A至图3C是依照本发明另一实施例所绘示的一种三维存储器元件的制造方法的剖面示意图。图4A至图4C是依照本发明另一实施例所绘示的一种三维存储器元件的制造方法的另一剖面示意图。图5A的切线I-I’的部分工艺的剖面图如图3A至3C所示。图5A的切线II-II’的部分工艺的剖面图如图4A至4C所示。图5B的切线III-III’的部分工艺的剖面图如图3A至3C所示。图5B的切线IV-IV’的部分工艺的剖面图如图4A至4C所示。
请参照图1H、2H、3A与4A，依照上述参照图1H与2H的方法形成介电层103与绝缘顶盖层115之后，进行选择性刻蚀工艺，移除存储器阵列区R1以及阶梯区R2的第二材料层104以及填充层104E，以形成多个水平开口121。水平开口121裸露出在存储器阵列区R1的部分电荷储存结构108、第一材料层102以及绝缘层102T。在进行刻蚀的过程中，在阶梯区R2的支撑结构98A、98B、98C与98D可以避免叠层结构101’塌陷。选择性刻蚀工艺可以是各向同性刻蚀，例如是湿法刻蚀工艺。湿法刻蚀工艺所采用的刻蚀剂例如是热磷酸。在一些实施例中，在形成绝缘顶盖层115之后，形成多个水平开口121之前，可以先在阶梯区R2中形成虚设柱(dummy pillar)。在一些实施例中，虚设图案(未示出)可以穿过绝缘顶盖层115以及介电层103。虚设图案可以是虚设柱(dummy pillar)或是虚设栅(dummy fence)。虚设图案可以与支撑柱98A、98B、98C、98D其中任一或全部支撑柱98A、98B、98C、98D的顶面接触，或完全不接触。在另一些实施例中，虚设图案可以穿过绝缘顶盖层115、介电层103以及阶梯结构105，而到达阶梯结构105的最底层的第一材料层102。虚设图案的材料与第二材料层104不同，例如是氧化硅。虚设图案可以在形成多个水平开口121的过程中，支撑叠层结构101’，避免叠层结构101’塌陷。
请参照图3B与图4B，在水平开口121中形成导体层。导体层例如是包括掩膜层122以及金属层124。在一实施例中，掩膜层122的材料包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合，而金属层124的材料包括钨(W)。在水平开口121中的导体层作为栅极层126。
请参照图3C、图4C与图5A，依照上述的方法在阶梯区R2的区域A1与区域A3中分别形成多个接触窗C1与C3，如图3C与5A所示，并在存储器阵列区R1中形成多个接触窗C2，如图3C所示。
在以上的实施例中，在形成末端部EP之前可以先在阶梯区R2的叠层结构101或101’中形成支撑柱结构98、98A、98B、98C、98D和/或98E，以避免叠层结构101’在形成末端部EP的刻蚀过程中发生塌陷。在另一实施例中，若叠层结构101’在形成末端部EP的刻蚀过程中不会塌陷，可以无需形成支撑柱结构98、98A、98B、98C、98D和/或98E。
在本发明的多个实施例中，局部地增加在阶梯区的第二材料层(例如是氮化硅或是掺杂多晶硅)的末端部的厚度，可以避免在形成深度不同的接触窗开口的过程中，深度较浅的接触窗开口下方的栅极层被蚀穿。因此，通过末端部的形成可以增加工艺空间(process window)，以增加工艺的合格率。末端部可透过多次的选择性刻蚀以及回填的方式形成，其工艺可与现有的工艺整合。此外，在形成末端部之前可以先在阶梯区的叠层结构中形成支撑柱结构，以避免叠层结构在形成末端部的刻蚀过程中发生塌陷。
以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (10)

1.一种存储器元件，其特征在于，包括：
基底，包括存储器阵列区与阶梯区；
叠层结构，位于所述存储器阵列区与所述阶梯区的所述基底上，其中所述叠层结构包括彼此交互堆叠的多个导体层与多个绝缘层，且每一所述多个导体层包括：
主体部，位于所述存储器阵列区并延伸至所述阶梯区；以及
末端部，与所述主体部连接，位于所述阶梯区中，其中所述末端部的厚度大于所述主体部的厚度；
介电层，位于所述存储器阵列区与所述阶梯区的所述叠层结构上；以及
第一接触窗，贯穿在所述阶梯区的所述介电层以及位于所述末端部上方的对应的绝缘层，且着陆于所述末端部并与所述末端部连接。
2.根据权利要求1所述的存储器元件，其特征在于，还包括：
支撑柱，设置在所述第一接触窗旁，从位于所述末端部上方的所述对应的绝缘层，贯穿所述末端部，并延伸至所述叠层结构的最底层的绝缘层。
3.根据权利要求1所述的存储器元件，其特征在于，还包括：
第二接触窗，设置在所述第一接触窗旁，贯穿在所述阶梯区的所述介电层以及位于所述末端部上方的所述对应的绝缘层，且着陆于所述末端部并与所述末端部连接；以及
支撑墙，从所述存储器阵列区延伸至所述阶梯区，设置在所述第一接触窗与所述第二接触窗之间且贯穿所述叠层结构。
4.根据权利要求1所述的存储器元件，其特征在于，还包括：
第二接触窗，设置在所述第一接触窗旁，贯穿在所述阶梯区的所述介电层，着陆于所述末端部并与所述末端部连接；以及
支撑柱，设置在所述第一接触窗与所述第二接触窗之间且贯穿位于所述末端部上方的所述对应的绝缘层以及所述末端部至所述叠层结构的最底层的绝缘层。
5.一种存储器元件的制造方法，其特征在于，包括：
提供基底，所述基底包括存储器阵列区与阶梯区；
在所述存储器阵列区与所述阶梯区的所述基底上形成叠层结构，其中所述叠层结构包括彼此交互堆叠的多个第一材料层与多个第二材料层；
图案化所述叠层结构，以在所述阶梯区的所述叠层结构形成阶梯结构；
移除所述阶梯结构的末端处的部分的多个第二材料层，以形成多个第一水平开口；
移除所述多个第一水平开口周围的部分的多个第一材料层，以增加所述多个第一水平开口的高度；
在每一所述多个第一水平开口之中形成末端部，且所述末端部的厚度大于相邻的第二材料层的厚度；
在所述存储器阵列区与所述阶梯区的所述叠层结构上形成介电层；以及
在所述阶梯区形成第一接触窗，其中所述第一接触窗贯穿在所述阶梯区的所述介电层以及位于所述末端部上方的对应的第一材料层，且着陆于所述末端部并与所述末端部连接。
6.根据权利要求5所述的存储器元件的制造方法，其特征在于，在每一所述多个第一水平开口之中形成所述末端部的方法包括：
在所述叠层结构上以及所述多个第一水平开口之中形成第三材料层；以及
移除所述多个第一水平开口以外的第三材料层，以在每一所述多个第一水平开口之中形成所述末端部。
7.根据权利要求6所述的存储器元件的制造方法，其特征在于，还包括：
在所述阶梯区形成所述第一接触窗之前，移除所述第二材料层与所述末端部，以形成多个第二水平开口；以及
在所述多个第二水平开口形成多个导体层。
8.根据权利要求5所述的存储器元件的制造方法，其特征在于，还包括：
在形成所述阶梯结构之前，在所述阶梯区的所述叠层结构之中形成支撑结构。
9.根据权利要求8所述的存储器元件的制造方法，其特征在于，所述支撑结构的形成方法包括：
在所述阶梯区的所述叠层结构之中形成开孔，裸露出所述叠层结构的最底层的第一材料层；以及
在所述开孔中形成绝缘层，以形成所述支撑结构。
10.根据权利要求8所述的存储器元件的制造方法，其特征在于，所述支撑结构的形成方法包括：
在所述存储器阵列区与所述阶梯区的所述叠层结构中形成沟道，裸露出所述叠层结构的最底层的第一材料层；以及
在所述沟道中形成绝缘层，以形成所述支撑结构。
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