TW201944581A - 非揮發性記憶裝置之製造方法 - Google Patents

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大久保和哉
津田俊武
李彰原
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Abstract

本發明提供一種非揮發性記憶裝置之製造方法，改善作為蝕刻停止層使用之導電層的耐久性。該非揮發性記憶裝置之製造方法，包含如下步驟：第2犧牲層疊層步驟，於由第1絕緣層與第1犧牲層交互疊層而構成且端部形成為階梯狀之多層膜，在露出於該多層膜的該端部之各該第1犧牲層的露出部分，將第2犧牲層疊層；第2絕緣層疊層步驟，以覆蓋該第2犧牲層之方式，將第2絕緣層疊層於該多層膜上；犧牲層置換為導電層步驟，將各該第1犧牲層及該第2犧牲層置換為導電層；以及第2絕緣層蝕刻步驟，對於該導電層中之，位於各該第1犧牲層的露出部分及該第2犧牲層所配置之空間且厚度較其他部分更厚的部分，蝕刻該第2絕緣層。

Description

非揮發性記憶裝置之製造方法
本發明所揭露之技術，係關於一種非揮發性記憶裝置之製造方法。
作為小型且大容量之非揮發性記憶裝置，吾人已知有NAND型快閃記憶體。此外，為了追求記憶體單元之高密集化，而將複數記憶體單元三維地配置的疊層構造之NAND型快閃記憶體，乃為吾人所習知者。
疊層構造之NAND型快閃記憶體，要求對於作為各記憶體單元的字元線而作用之導電層形成接觸件。接觸件的形成，例如，係藉由施行將各層中之導電層作為蝕刻停止層使用的蝕刻，而形成到達各層中之導電層的接觸洞。而後，於接觸洞內充填具有導電性的材料，使該材料，與各層中之導電層接觸。藉此，形成對於各層中之導電層的接觸件。
[習知技術文獻]
[專利文獻]
專利文獻1：美國專利申請公開第2017/0110365號說明書
[本發明所欲解決的問題]
本發明所揭露之內容提供一種技術，可改善作為蝕刻停止層使用之導電層的耐久性。
[解決問題之技術手段]
本發明所揭露的非揮發性記憶裝置之製造方法，於一實施態樣中，包含如下步驟：第2犧牲層疊層步驟，於由第1絕緣層與第1犧牲層交互疊層而構成且端部形成為階梯狀之多層膜，在露出於該多層膜的該端部之各該第1犧牲層的露出部分，將第2犧牲層疊層；第2絕緣層疊層步驟，以覆蓋該第2犧牲層之方式，將第2絕緣層疊層於該多層膜上；犧牲層置換為導電層步驟，將各該第1犧牲層及該第2犧牲層置換為導電層；以及第2絕緣層蝕刻步驟，對於該導電層中之，位於各該第1犧牲層的露出部分及該第2犧牲層所配置之空間且厚度較其他部分更厚的部分，蝕刻該第2絕緣層。
[本發明之效果]
依本發明所揭露的非揮發性記憶裝置之製造方法的一態樣，達到如下效果：可改善作為蝕刻停止層使用之導電層的耐久性。
以下，依據附圖，茲就本發明所揭露的非揮發性記憶裝置之製造方法的實施形態詳細地予以說明。另，並未以本實施形態限定本發明所揭露的非揮發性記憶裝置之製造方法。
作為小型且大容量之非揮發性記憶裝置，已知有NAND型快閃記憶體。此外，為了追求記憶體單元之高密集化，已知將複數記憶體單元三維地配置的疊層構造之NAND型快閃記憶體。
疊層構造之NAND型快閃記憶體，要求對於作為各記憶體單元的字元線而作用之導電層形成接觸件。接觸件的形成，例如，係藉由施行將各層中之導電層作為蝕刻停止層使用的蝕刻，而形成到達各層中之導電層的接觸洞。而後，於接觸洞內充填具有導電性的材料，使該材料，與各層中之導電層接觸。藉此，形成對於各層中之導電層的接觸件。
而疊層構造之NAND型快閃記憶體，為了追求進一步的高密集化，而假設進一步增加記憶體單元之疊層數。若記憶體單元之疊層數越為增加，則配置於最上層的導電層與配置於最下層的導電層之間的距離增大。因此，在施行將各層中之導電層作為蝕刻停止層使用的蝕刻之情況，在至接觸洞到達配置於最下層的導電層為止前，配置於最上層的導電層之蝕刻停止邊限小，有配線產生損害的疑慮。此一結果，到達各層中之導電層的接觸洞並未正常形成，不易適當地形成對於各層中之導電層的接觸件。
因而，期待改善作為蝕刻停止層使用之導電層的耐久性。
[NAND型快閃記憶體10之構造]
圖1為，顯示本實施形態的NAND型快閃記憶體10之構造的一例之縱剖面圖。圖1所示之NAND型快閃記憶體10，係將未圖示之複數記憶體單元三維地配置的疊層構造之NAND型快閃記憶體。NAND型快閃記憶體10，具備基板12、多層膜14、絕緣層16、及複數接觸插栓18。下述內容，將圖1所示之多層膜14的疊層方向定義為Z方向，於各層之面內，將圖1之與紙面垂直的方向定義為X方向，將圖1之與紙面平行的方向定義為Y方向。
基板12，例如為由矽等半導體形成之基板。
多層膜14，具有如下構造：使絕緣層22與導電層24交互疊層，將端部形成為階梯狀。複數對絕緣層22與導電層24，分別對應於在Z方向三維地配置之複數記憶體單元。於多層膜14的端部，各對之絕緣層22與導電層24，並未被配置於上層之其他對覆蓋。各導電層24，例如作為各記憶體單元的字元線而作用。各導電層24，例如以W(鎢)等金屬構成。除了配置於最上層的導電層24以外之各導電層24，於多層膜14的端部，分別具備並未被配置於上層的絕緣層22覆蓋且厚度較其他部分更厚之部分(下稱「厚膜部分」)24a。此外，各絕緣層22，作為層間絕緣膜而作用，使在Z方向相鄰之導電層24間絕緣。各絕緣層22，例如為氧化矽膜等。
絕緣層16，以覆蓋多層膜14之方式形成於多層膜14上。絕緣層16，作為層間絕緣膜而作用，使多層膜14，與配置於絕緣層16上的配線層之間絕緣。絕緣層16，例如為氧化矽膜等。
本實施形態中，於絕緣層16，形成在Z方向貫通絕緣層16之複數個接觸洞CH。複數個接觸洞CH，例如，係將各導電層24作為蝕刻停止層，藉由蝕刻而一併形成。藉由蝕刻形成複數個接觸洞CH之情況，各接觸洞CH，到達各導電層24的厚膜部分24a。各導電層24的厚膜部分24a，厚度較其他部分更厚，故即便在對應之接觸洞CH藉由蝕刻而到達至各導電層24的厚膜部分24a之情況，蝕刻停止邊限仍大，不易發生配線的損害。
各接觸插栓18，配置於各接觸洞CH內。各接觸插栓18，例如以W等金屬構成。各接觸插栓18，與各導電層24的厚膜部分24a接觸。
如此地，在本實施形態的NAND型快閃記憶體10，各導電層24具備厚膜部分24a；藉由蝕刻形成對應之接觸洞CH，使其到達厚膜部分24a。藉此，即便在對應之接觸洞CH藉由蝕刻而到達至各導電層24的厚膜部分24a之情況，蝕刻停止邊限仍大，不易發生配線的損害。亦即，可改善作為蝕刻停止層使用之導電層24的耐久性。此一結果，疊層構造之NAND型快閃記憶體10中，正常地形成到達各層中之導電層24的接觸洞CH。
[NAND型快閃記憶體10之製造方法]
接著，對本實施形態的NAND型快閃記憶體10之製造方法予以說明。圖2為，顯示本實施形態的NAND型快閃記憶體10之製造方法的一例之流程圖。圖3～圖8為，用於說明本實施形態的NAND型快閃記憶體10之製造方法的一例之圖。
如圖2的步驟S101及圖3所示，於基板42上製作多層膜44，多層膜44使絕緣層52與犧牲層54交互疊層，將端部形成為階梯狀。圖3所示之多層膜44中，絕緣層52，例如由SiO2 (氧化矽膜)等用於形成絕緣層22之材料構成。此外，犧牲層54，例如以SiN(氮化矽膜)等構成。配置於最上層的犧牲層54，如圖3所示，全體露出。除了配置於最上層的犧牲層54以外之各犧牲層54，如圖3所示，於多層膜44的端部，部分地露出。以下，將各犧牲層54中之於多層膜44的端部中露出之部分，稱作「露出部分」。絕緣層52，係第1絕緣層之一例；犧牲層54，係第1犧牲層之一例。另，將圖3所示之多層膜44的疊層方向定義為Z方向，於各層之面內，將圖3之與紙面垂直的方向定義為X方向，將圖3之與紙面平行的方向定義為Y方向。
而後，如圖2的步驟S102及圖4所示，於多層膜44的端部中露出之各犧牲層54的露出部分，將犧牲層56疊層。在步驟S102中的犧牲層56之疊層，於各犧牲層54的露出部分之頂面，將犧牲層56選擇性地成膜。亦即，犧牲層56，成膜於各犧牲層54的露出部分之頂面，並未成膜於各犧牲層54之側面。犧牲層56之厚度，較形成於各犧牲層54之上層的各絕緣層52之厚度更薄。犧牲層56，例如以SiN(氮化矽膜)等構成。犧牲層56，例如係藉由CVD(Chemical Vapor Deposition，化學氣相沉積)或ALD(Atomic Layer Deposition，原子層沉積)等，疊層於各犧牲層54的露出部分。另，犧牲層56，不僅疊層在各犧牲層54的露出部分，亦疊層在配置於最上層的犧牲層54。犧牲層56，係第2犧牲層之一例。此犧牲層56，例如，可藉由ALD成膜。ALD，例如包含第1吸附步驟、處理步驟、第2吸附步驟、及氮化步驟。ALD之具體的條件，如同下述：
＜第1吸附步驟＞
・蝕刻氣體：Cl2 及Ar之混合氣體
・蝕刻溫度：200～500℃
・蝕刻時間：10～180秒
＜處理步驟＞
・蝕刻氣體：NH3 及Ar之混合氣體
・蝕刻溫度：200～500℃
・蝕刻時間：10～180秒
＜第2吸附步驟＞
・蝕刻氣體：SiH2 Cl2 及N2 之混合氣體
・蝕刻溫度：200～500℃
・蝕刻時間：10～180秒
＜氮化步驟＞
・蝕刻氣體：N2
・蝕刻溫度：200～500℃
・蝕刻時間：10～180秒
藉由重複上述第1吸附步驟、處理步驟、第2吸附步驟、及氮化步驟，而於各犧牲層54的露出部分之頂面，將犧牲層56選擇性地成膜。
而後，如圖2的步驟S103及圖5所示，於多層膜44上疊層絕緣層46。在步驟S103中的絕緣層46之疊層，以使犧牲層56覆蓋多層膜44的方式，將絕緣層46疊層於多層膜44上。絕緣層46，例如係藉由CVD或ALD等，疊層於多層膜44上。絕緣層46，係第2絕緣層之一例。此處，絕緣層46，例如為SiO2 (氧化矽膜)。絕緣層46之具體的成膜條件，如同下述：
・原材料：TEOS(四乙氧基矽烷)、O2
・形成溫度：400～900℃
・形成時間：5～12小時
而後，如圖2的步驟S104及圖6所示，將各犧牲層54及犧牲層56置換為導電層74。亦即，在步驟S104之置換中，首先，將各犧牲層54及犧牲層56，例如藉由濕蝕刻等之等向性蝕刻去除。而後，藉由往配置各犧牲層54及犧牲層56之空間充填金屬材料，而配置導電層74。此外，藉由將各犧牲層54及犧牲層56置換為導電層74，而將位於各犧牲層54的露出部分及犧牲層56所配置之空間且厚度較其他部分更厚的部分(下稱「厚膜部分」)74a，形成於導電層74。此處，犧牲層54及犧牲層56之濕蝕刻，例如係以下述條件施行：
・蝕刻液：例如SC-1(H2 O：H2 O2 ：NH4 OH＝5：1：1～5：1：0.05之混合液)或SPM(H2 SO4 ：H2 O2 ＝1：1～4：1之混合液)
・蝕刻溫度：200～350℃
・蝕刻時間：30～180分鐘
此外，關於金屬材料之充填所進行的導電層74之形成，例如金屬材料為鎢，可利用使用WF6 或W(CO)6 等原料之CVD(Chemical Vapor Deposition，化學氣相沉積)或ALD(Atomic Layer Deposition，原子層沉積)等習知技術。
而後，如圖2的步驟S105及圖7所示，將導電層74作為蝕刻停止層，蝕刻絕緣層46，於絕緣層46，形成在Z方向貫通絕緣層46之複數個接觸洞CH’。複數個接觸洞CH’，例如係藉由RIE(Reactive Ion Etching，反應式離子蝕刻)等之非等向性蝕刻一併形成。在步驟S105之蝕刻，朝向導電層74中的厚膜部分74a，蝕刻絕緣層46。藉此，使各接觸洞CH’，到達導電層74的厚膜部分74a。導電層74的厚膜部分74a，厚度較其他部分更厚，故即便在對應之接觸洞CH’藉由蝕刻而到達至導電層74的厚膜部分74a之情況，蝕刻停止邊限仍大，不易發生配線的損害。此處，接觸洞CH’之蝕刻方法，例如為乾蝕刻；作為蝕刻裝置，可採用電容耦合電漿(CCP)型裝置。此時之蝕刻的具體條件，如同下述：
電容耦合電漿(CCP)型裝置。此時之蝕刻的具體條件，如同下述：
・蝕刻氣體：CF4 、Ar及O2 之混合氣體
・氣體流量：CF4 /Ar/O2 ＝100～300sccm/500～1000sccm/50～100sccm
・蝕刻溫度：20～100℃
・蝕刻時間：1～300分鐘
・蝕刻功率：頻率13～60MHz且500～3000W
而後，如圖2的步驟S106及圖8所示，往各接觸洞CH’內充填金屬材料48。藉此，如圖8所示，使金屬材料48，與導電層74的厚膜部分74a接觸。金屬材料48，為W(鎢)等用於形成接觸插栓18的金屬材料，可利用使用WF6 或W(CO)6 等原料之CVD或ALD等習知技術。如此地，製造本實施形態的NAND型快閃記憶體10。另，基板42，作為基板12而作用；絕緣層52，作為絕緣層22而作用；導電層74，作為導電層24而作用；絕緣層46，作為絕緣層16而作用。此外，金屬材料48，作為接觸插栓18而作用；接觸洞CH’，作為接觸洞CH而作用。
以上，依本實施形態的NAND型快閃記憶體10之製造方法，將犧牲層56，疊層於在多層膜44的端部中露出之各犧牲層54的露出部分，疊層絕緣層46，將各犧牲層54及犧牲層56置換為導電層74。而後，朝向導電層74中之，位於各犧牲層54的露出部分及犧牲層56所配置之空間且厚度較其他部分更厚的部分(亦即，厚膜部分74a)，蝕刻絕緣層46。此處，導電層74的厚膜部分74a，厚度較其他部分更厚，故即便在對應之接觸洞CH’藉由蝕刻而到達至導電層74的厚膜部分74a之情況，蝕刻停止邊限仍大，不易發生配線的損害。亦即，依本實施形態，可改善作為蝕刻停止層使用之導電層74的耐久性。此一結果，疊層構造之NAND型快閃記憶體10中，正常地形成到達各層中之導電層74的接觸洞CH’。
此外，依本實施形態，犧牲層56之厚度，較形成於各犧牲層54之上層的各絕緣層52之厚度更薄。因此，在將各犧牲層54及各犧牲層56置換為導電層74之情況，藉由各絕緣層52，使在多層膜44的疊層方向相鄰之導電層74彼此電性絕緣。此一結果，於疊層構造之NAND型快閃記憶體10中，避免各層中之導電層74間的短路。
此外，依本實施形態，在將犧牲層56疊層之步驟，於各犧牲層54的露出部分之頂面，將犧牲層56選擇性地成膜。藉此，可將犧牲層56高效率地疊層。
10‧‧‧NAND型快閃記憶體
12、42‧‧‧基板
14、44‧‧‧多層膜
16、22‧‧‧絕緣層
18‧‧‧接觸插栓
24、74‧‧‧導電層
24a、74a‧‧‧厚膜部分
46‧‧‧絕緣層(第2絕緣層)
48‧‧‧金屬材料
52‧‧‧絕緣層(第1絕緣層)
54‧‧‧犧牲層(第1犧牲層)
56‧‧‧犧牲層(第2犧牲層)
CH、CH’‧‧‧接觸洞
S101～S106‧‧‧步驟
圖1係顯示本實施形態的NAND型快閃記憶體之構造的一例之縱剖面圖。
圖2係顯示本實施形態的NAND型快閃記憶體之製造方法的一例之流程圖。
圖3係用於說明本實施形態的NAND型快閃記憶體之製造方法的一例之圖。
圖4係用於說明本實施形態的NAND型快閃記憶體之製造方法的一例之圖。
圖5係用於說明本實施形態的NAND型快閃記憶體之製造方法的一例之圖。
圖6係用於說明本實施形態的NAND型快閃記憶體之製造方法的一例之圖。
圖7係用於說明本實施形態的NAND型快閃記憶體之製造方法的一例之圖。
圖8係用於說明本實施形態的NAND型快閃記憶體之製造方法的一例之圖。

Claims (3)

  1. 一種非揮發性記憶裝置之製造方法，包含如下步驟： 第2犧牲層疊層步驟，於由第1絕緣層與第1犧牲層交互疊層而構成且端部形成為階梯狀之多層膜，在露出於該多層膜的該端部之各該第1犧牲層的露出部分，將第2犧牲層疊層； 第2絕緣層疊層步驟，以覆蓋該第2犧牲層之方式，將第2絕緣層疊層於該多層膜上； 犧牲層置換為導電層步驟，將各該第1犧牲層及該第2犧牲層置換為導電層；以及 第2絕緣層蝕刻步驟，對於該導電層中之，位於各該第1犧牲層的露出部分及該第2犧牲層所配置之空間且厚度較其他部分更厚的部分，蝕刻該第2絕緣層。
  2. 如申請專利範圍第1項之非揮發性記憶裝置之製造方法，其中， 該第2犧牲層之厚度，較形成於各該第1犧牲層之上層的各該第1絕緣層之厚度更薄。
  3. 如申請專利範圍第1或2項之非揮發性記憶裝置之製造方法，其中， 在該第2犧牲層疊層步驟，於各該第1犧牲層的露出部分之頂面，將該第2犧牲層選擇性地成膜。
TW108106239A 2018-03-02 2019-02-25 非揮發性記憶裝置之製造方法 TW201944581A (zh)

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