TWI810973B

TWI810973B - 半導體裝置

Info

Publication number: TWI810973B
Application number: TW111122311A
Authority: TW
Inventors: 諸岡哲
Original assignee: 日商鎧俠股份有限公司
Priority date: 2021-12-22
Filing date: 2022-06-16
Publication date: 2023-08-01
Also published as: JP2023092644A; US20230200060A1; TW202326945A; CN116367549A

Abstract

實施方式提供一種可提高動作可靠性的半導體裝置。於一個實施方式的半導體裝置中，第一絕緣膜配置於第一導電層與第一電極膜之間。第一絕緣膜包括第一部分、第二部分以及第三部分。第一部分覆蓋第一電極膜中的與第一導電層相向的面。第二部分自第一部分的上端於第三方向上延伸，並覆蓋第一電極膜的上表面。第三方向是與第一方向及第二方向垂直的方向。第三部分自第一部分的下端於第三方向上延伸，並覆蓋第一電極膜的下表面。於第一積層體中的第一導電層與半導體膜交叉的位置設置第一記憶體胞元。於設置第一記憶體胞元的位置，第三方向上的第二部分或第三部分的端面與半導體膜的側面的距離較第三方向上的第一電極膜的端面與半導體膜的側面的距離大。

Description

半導體裝置

[相關申請案的參照]

本申請案享有以日本專利申請案2021-207790號(申請日：2021年12月22日)為基礎申請案的優先權。本申請案藉由參照該基礎申請案而包含基礎申請案的全部內容。

本實施方式是有關於一種半導體裝置。

已知有一種三維結構的半導體裝置，於多個導電層介隔絕緣層積層而成的積層體內半導體膜於積層方向上延伸，且使各導電層與半導體膜的接近部分作為記憶體胞元發揮功能。於所述半導體裝置中，期望提高動作可靠性。

本發明所欲解決的課題在於提供一種可提高動作可靠性的半導體裝置。

根據一個實施方式，提供一種具有第一積層體、多個半導體膜、第一電極膜以及第一絕緣膜的半導體裝置。第一積層體是多個第一導電層介隔第一絕緣層而於第一方向上積層而成。多個半導體膜分別於第一方向上延伸。第一電極膜配置於第一導電層與半導體膜之間。第一電極膜於與第一方向垂直的第二方向上延伸。第一絕緣膜配置於第一導電層與第一電極膜之間。第一絕緣膜包括第一部分、第二部分以及第三部分。第一部分覆蓋第一電極膜中的與第一導電層相向的面。第二部分自第一部分的上端於第三方向上延伸，並覆蓋第一電極膜的上表面。第三方向是與第一方向及第二方向垂直的方向。第三部分自第一部分的下端於第三方向上延伸，並覆蓋第一電極膜的下表面。於第一積層體中的第一導電層與半導體膜交叉的位置設置第一記憶體胞元。於設置第一記憶體胞元的位置，第三方向上的第二部分或第三部分的端面與半導體膜的側面的距離較第三方向上的第一電極膜的端面與半導體膜的側面的距離大。

1、1a:半導體裝置

2:記憶體胞元陣列

3、6:導電層

4、4a、4b:柱狀體

5、5i、5j:犧牲層

7、7i、7j:絕緣層

9:槽

10i、10j、10n、10p:記憶體孔

10j1、10n2、10n3:凹部

10n1:內側面

11~13:部分

21、22、23:面

12a、24、13a:端面

31:接觸插頭

31a:側面

81:層間絕緣膜

100:周邊電路

110:WL驅動電路

120:SGS驅動電路

130:SGD驅動電路

140:SL驅動電路

150:感測放大器電路

200:介面

311、312:階差部

BL、BL0~BLk:位元線

BLK:區塊

BLK1~BLK3、TNL:絕緣膜

CA:中心軸

CR:芯構件

CH:半導體膜

D_12a、D_13a、D₂₄:距離

DGT、SGT:選擇電晶體

FG:電極膜

MCG:記憶體胞元組

MST:記憶體串

MT:記憶體胞元電晶體(記憶體胞元)

MT0~MT63、MTa、MTb、MT2a、MT2b、MT3a、MT3b:記憶體胞元

SGD0、SGD1、SGD2、SGD3、SGS:選擇閘極

SHE、SLT、SLTi:截斷膜

SL:源極線

SST、SSTa、SSTb、SSTi、SSTia、SSTib:積層體

ST:狹縫

SU0~SU3:串單元

SUB:基板

WL、WL0~WL63:字元線

X、Y、Z:方向

θ₃₁₁、θ₃₁₂:角

圖1是表示實施方式的半導體裝置的概略結構的立體圖。

圖2是表示實施方式的半導體裝置的概略結構的框圖。

圖3是表示實施方式中的記憶體胞元陣列的結構的電路圖。

圖4是表示實施方式中的記憶體胞元陣列的結構的垂直方向上的剖面圖。

圖5是表示實施方式中的記憶體胞元的結構的平面方向上的剖面圖。

圖6是表示實施方式中的記憶體胞元的結構的垂直方向上的放大剖面圖。

圖7的(a)及(b)是表示實施方式中的記憶體胞元的動作的垂直方向上的剖面圖。

圖8是表示實施方式的變形例的半導體裝置的概略結構的立體圖。

圖9是表示實施方式的變形例中的記憶體胞元陣列的結構的垂直方向上的剖面圖。

圖10是表示實施方式的變形例中的記憶體胞元的結構的平面方向上的剖面圖。

圖11的(a)~(f)是表示實施方式的變形例的半導體裝置的製造方法的圖。

圖12的(a)~(f)是表示實施方式的變形例的半導體裝置的製造方法的圖。

圖13的(a)~(d)是表示實施方式的變形例的半導體裝置的製造方法的圖。

圖14的(a)~(d)是表示實施方式的變形例的半導體裝置的製造方法的圖。

以下，參照隨附圖式對實施方式的半導體裝置進行詳細說明。再者，本發明並不受該些實施方式的限定。

(實施方式)

實施方式的半導體裝置具有三維的記憶體胞元陣列，於如下結構上進行了設計，即，對各記憶體胞元中能夠蓄積電荷的電極膜適當地進行電荷的抹除及蓄積。例如，半導體裝置1可如圖1所示般構成。圖1是表示半導體裝置1的概略結構的立體圖。

於以下的說明中，將於與基板SUB的表面平行的平面內彼此正交的方向設為X方向及Y方向，更具體而言，將X方向設為字元線WL的延伸方向，將Y方向設為位元線BL的延伸方向。將Z方向設為與基板SUB的表面正交的方向。因此，Z方向與X方向及Y方向正交。

如圖1所示，半導體裝置1中包括選擇閘極SGS、字元線WL以及選擇閘極SGD。選擇閘極SGS介隔絕緣層7而於基板SUB上積層。於圖1的例子中，選擇閘極SGS設置有三層。字元線WL介隔絕緣層7而積層於最上層的選擇閘極SGS上。於圖1的例子中，字元線WL沿著Z方向與絕緣層7交替地設置多層。選擇閘極SGD介隔絕緣層7而積層於最上層的字元線WL上。選擇閘極SGS、字元線WL及選擇閘極SGD分別為於X方向及Y方向上延伸的板狀。

於圖1的例子中，選擇閘極SGD、字元線WL及選擇閘極SGS藉由狹縫ST於Y方向上被截斷而絕緣。源極線SL介隔層間絕緣膜81而配置於基板SUB的+Z側。狹縫ST設置於源極線SL的+Z側，且於X方向及Z方向上延伸。

選擇閘極SGD例如藉由截斷膜SHE而於Y方向上被截斷。於圖1的例子中，示出了於Y方向上被分割的選擇閘極SGD0與選擇閘極SGD1。截斷膜SHE設置於字元線WL的上方(+Z側)，且於X方向及Z方向上延伸。因此，於字元線WL上，選擇閘極SGD0以及選擇閘極SGD1於Y方向上排列配置。於圖1的例子中，選擇閘極SGD0及選擇閘極SGD1分別設置三層。

基板SUB例如為矽基板。選擇閘極SGS、字元線WL、選擇閘極SGD例如為包含鎢(W)的金屬層。絕緣層7及層間絕緣膜81例如為包含氧化矽的絕緣體。

半導體裝置1更包括多個柱狀體4。柱狀體4貫穿選擇閘極SGS、字元線WL及選擇閘極SGD而於該些的積層方向即Z方向上延伸。半導體裝置1更包括設置於選擇閘極SGD的上方的多條位元線BL。

柱狀體4分別經由接觸插頭31而與位元線BL電性連接。例如，共享選擇閘極SGD0的柱狀體4中的一個以及共享選擇閘極SGD1的柱狀體4中的一個與一條位元線BL電性連接。

再者，於圖1中，為了簡化圖示，省略了設置於選擇閘極SGD與位元線BL之間的層間絕緣膜。

於半導體裝置1中，選擇閘極SGD、字元線WL及選擇閘極SGS分別包括導電層。於源極線SL的+Z側，構成交替地積層有導電層以及絕緣層的積層體SST。積層體SST被柱狀體4貫通而構成三維的記憶體胞元的排列(記憶體胞元陣列)。

即，於半導體裝置1中，構成為字元線WL與柱狀體4交叉的部分作為記憶體胞元發揮功能，且構成三維地排列有多個記憶體胞元的記憶體胞元陣列2。另外，選擇閘極SGS與柱狀體4交叉的部分作為源極側的選擇閘極發揮功能，選擇閘極SGD0、選擇閘極SGD1與柱狀體4交叉的部分作為汲極側的選擇閘極發揮功能。於半導體裝置1中，藉由增加積層體SST中的字元線WL的積層數，即使不利用更微細的圖案化技術，亦能夠增加記憶容量。

圖2是表示半導體裝置1的概略結構的框圖。如圖2所示，半導體裝置1具有記憶體胞元陣列2、周邊電路100及介面200。周邊電路100包括WL驅動電路110、SGS驅動電路120、SGD驅動電路130、SL驅動電路140及感測放大器電路150。

WL驅動電路110是控制向字元線WL的施加電壓的電路，並且SGS驅動電路120是對施加至選擇閘極SGS的電壓進行控制的電路。SGD驅動電路130是對施加至選擇閘極SGD的電壓進行控制的電路，並且SL驅動電路140是對施加至源極線SL的電壓進行控制的電路。感測放大器電路150是對施加至位元線BL的電壓進行控制的電路，並且是根據來自所選擇的記憶體胞元的訊號對所讀出的資料進行判定的電路。

周邊電路100基於經由介面200自外部(例如，應用半導體裝置1的記憶體系統的記憶體控制器)輸入的指示，對半導體裝置1的動作進行控制。

接著，使用圖3對記憶體胞元陣列2的電路結構進行說明。圖3是表示記憶體胞元陣列2的結構的電路圖。

記憶體胞元陣列2具有分別為多個記憶體胞元電晶體MT的集合的多個區塊BLK。以下將記憶體胞元電晶體MT簡稱為記憶體胞元MT。

各區塊BLK具有多個串單元SU0、SU1、SU2、SU3，所述多個串單元SU0、SU1、SU2、SU3為與字元線WL及位元線BL建立關聯的記憶體胞元MT的集合。各區塊BLK例如與64條字元線WL0~WL63及k+1條位元線BL0~BLk建立關聯。k是任意的2以上的整數。

各串單元SU0~SU3具有串聯連接有記憶體胞元MT的多個記憶體串MST。再者，於圖3中，例示了四個串單元SU0~SU3，串單元SU0~串單元SU3的數量可為兩個以下，亦可為四個以上。串單元SU內的記憶體串MST的數量是任意的。

多個串單元SU0、SU1、SU2、SU3與多個選擇閘極SGD0、SGD1、SGD2、SGD3對應，並且共享選擇閘極SGS，作為區塊BLK中的多個驅動單元發揮功能。各串單元SU可被其對應的選擇閘極SGD以及選擇閘極SGS驅動。另外，各串單元SU包括多個記憶體串MST。

各記憶體串MST於與字元線WL交叉的位置具有記憶體胞元MT。例如，各記憶體串MST包括64個記憶體胞元MT(MT0~MT63)及選擇電晶體DGT、選擇電晶體SGT。記憶體胞元MT 具有控制閘極以及電極膜，且藉由在電極膜蓄積電荷而能夠非揮發地保持資料。而且，64個記憶體胞元MT(MT0~MT63)串聯連接於選擇電晶體DGT的源極與選擇電晶體SGT的汲極之間。再者，記憶體串MST內的記憶體胞元MT的個數並不限定於64個。

各串單元SU0~SU3中的選擇電晶體DGT的閘極分別與選擇閘極SGD0~選擇閘極SGD3連接。與此相對，各串單元SU中的選擇電晶體SGT的閘極共同連接於例如選擇閘極SGS。

位於各串單元SU內的各記憶體串MST的選擇電晶體DGT的汲極分別與不同的位元線BL0~位元線BLk連接。另外，位元線BL0~位元線BLk於多個區塊BLK間共同連接於位於各串單元SU內的一個記憶體串MST。進而，各選擇電晶體SGT的源極共同連接於源極線SL。

即，串單元SU是與不同的位元線BL0~位元線BLk連接且與同一選擇閘極SGD連接的記憶體串MST的集合。另外，各區塊BLK是共用字元線WL的多個串單元SU0~SU3的集合。而且，記憶體胞元陣列2是共用位元線BL0~位元線BLk的多個區塊BLK的集合。

再者，若將共享字元線WL的記憶體胞元MT的群組稱為「記憶體胞元組MCG」，則記憶體胞元組MCG是能夠經由字元線WL一併施加規定電壓(例如，寫入電壓、讀出電壓)的記憶體胞元MT的集合的最小單位。

接著，使用圖4對記憶體胞元陣列2的剖面結構進行說明。圖4是表示記憶體胞元陣列2的結構的剖面圖。

於半導體裝置1中，於基板SUB的+Z側，介隔層間絕緣膜81而配置導電層3。導電層3可由以包含雜質的半導體(例如，矽)為主成分的材料或以導電物(例如，鎢等金屬)為主成分的材料形成。導電層3於XY方向上呈板狀延伸，且作為源極線SL(參照圖1)發揮功能。於導電層3的+Z側配置多個柱狀體4。於圖4中，例示了多個柱狀體4中的一個。多個柱狀體4於XY方向上排列。各柱狀體4於積層體SST(參照圖1)內於Z方向上延伸。

各柱狀體4具有柱形狀，例如具有大致圓柱形狀，所述柱形狀具有沿著Z方向的中心軸CA。各柱狀體4亦可具有與+Z側端的直徑相比而-Z側端的直徑窄的錐形狀。各柱狀體4、4c亦可具有與+Z側端的直徑相比而-Z側端的直徑窄且直徑於+Z側端與-Z側端之間的規定的Z位置擴大的弓形狀。於圖4中，為了簡化，作為各柱狀體4的形狀而例示大致圓柱形狀。

如圖4及圖5所示，柱狀體4自中心軸CA側起依次具有芯構件CR、半導體膜CH、絕緣膜TNL、多個電極膜FG、絕緣膜BLK1、絕緣膜BLK2。圖5是表示記憶體胞元MT的結構的XY方向上的放大剖面圖，且是將沿著A-A線切割圖4時的XY剖面圖放大後的圖。

芯構件CR配置於柱狀體4的中心軸CA附近且包含沿著柱狀體4的中心軸CA延伸的大致圓柱形狀。芯構件CR可由以絕緣物(例如，矽氧化物等半導體氧化物)為主成分的材料形成。

半導體膜CH以自外側包圍芯構件CR的方式配置且包含沿著柱狀體4的中心軸CA延伸的大致圓筒狀的形狀。半導體膜CH可由以實質上不含雜質的半導體(例如，多晶矽)為主成分的材料形成。

絕緣膜TNL以自外側包圍半導體膜CH的方式配置且包含沿著柱狀體4的中心軸CA延伸的大致圓筒狀的形狀。絕緣膜TNL可由以絕緣物(例如，矽氧化物)為主成分的材料形成。

多個電極膜FG彼此於Z方向上分離，同時沿著中心軸CA於Z方向上排列。各電極膜FG配置於與導電膜6相對應的Z位置。各電極膜FG以自外側包圍絕緣膜TNL的方式配置且包含於內側包含中心軸CA的大致圓盤形狀。電極膜FG可由以導電物(例如，被賦予了導電性的多晶矽)為主成分的材料形成。

絕緣膜BLK1以自外側包圍電極膜FG的方式配置且包含於內側包含中心軸CA的大致圓盤形狀。絕緣膜BLK1可由以介電常數較絕緣膜TNL及/或絕緣膜BLK2高的絕緣物(例如，Si₃N₄、Al₂O₃、HfO₂、HfSiON、HfAlON等的相對介電常數較矽氧化物高的金屬氧化物、金屬氮化物或金屬碳化物)為主成分的材料形成。

絕緣膜BLK2以於XY剖面觀察下自外側包圍絕緣膜BLK1、電極膜FG、絕緣膜TNL的方式配置，並且具有於包含中心軸CA的剖面的觀察(例如，YZ剖面觀察)下沿著絕緣膜BLK1 及絕緣膜TNL的外輪廓大致於Z方向上延伸、且直徑大的圓筒與直徑小的圓筒交替地沿著中心軸CA於Z方向上積層而成的形狀。絕緣膜BLK2可由以絕緣物(例如，矽氧化物、金屬氧化物或該些的積層)為主成分的材料形成。

柱狀體4的半導體膜CH於-Z側與作為源極線SL的導電層3連接，並且於+Z側經由接觸插頭31而與作為位元線BL發揮功能的導電層6連接。即，半導體膜CH包括記憶體串MST中的通道區域(主動區域)。

於積層體SST中，導電層6與絕緣層7交替地反覆積層。各導電層6於XY方向上呈板狀延伸。各導電層6可由以導電物(例如，鎢等金屬)為主成分的材料形成。各導電層6的+Z側的面、-Z側的面、及與柱狀體4相向的面亦可由絕緣膜BLK3覆蓋。絕緣膜BLK3的組成亦可與絕緣膜BLK1、絕緣膜BLK2不同。絕緣膜BLK3可由以絕緣物(例如，氧化鋁)為主成分的材料形成。各絕緣層7於XY方向上呈板狀延伸。各絕緣層7可由以絕緣物(例如，矽氧化物等半導體氧化物)為主成分的材料形成。

於積層體SST中，於Z方向上彼此分離地配置的多個導電層6中最靠-Z側的導電層6作為選擇閘極SGS發揮功能，最靠+Z側的導電層6作為選擇閘極SGD發揮功能，其他導電層6作為字元線WL0~字元線WL63發揮功能。於圖5中，例示了作為字元線WL2~字元線WL4發揮功能的導電層6。

於選擇閘極SGS的導電層6(未圖示)與半導體膜CH及電荷蓄積膜CT交叉的位置形成選擇電晶體SGT。於字元線WL0的導電層6(未圖示)與半導體膜CH及電荷蓄積膜CT交叉的位置形成記憶體胞元MT0。於字元線WL1的導電層6(未圖示)與半導體膜CH及電荷蓄積膜CT交叉的位置形成記憶體胞元MT1。於字元線WL2的導電層6(未圖示)與半導體膜CH及電荷蓄積膜CT交叉的位置形成記憶體胞元MT2。於字元線WL3的導電層6與半導體膜CH及電荷蓄積膜CT交叉的位置形成記憶體胞元MT3。於字元線WL4的導電層6與半導體膜CH及電荷蓄積膜CT交叉的位置形成記憶體胞元MT4。於選擇閘極SGD的導電層6(未圖示)與半導體膜CH及電荷蓄積膜CT交叉的位置形成選擇電晶體DGT。再者，柱狀體4於與選擇閘極SGD的導電層6交叉的位置，亦可部分省略電荷蓄積膜CT及絕緣膜BLK2。

接著，使用圖5及圖6對記憶體胞元MT的詳細結構進行說明。圖6是表示記憶體胞元MT的結構的放大剖面圖，且是將圖4的B部分放大後的剖面圖。

如圖5及圖6所示，於記憶體胞元MT中，應蓄積電荷的電極膜FG配置於作為字元線WL發揮功能的導電層6與半導體膜CH之間。於電極膜FG與導電層6之間配置絕緣膜BLK1~絕緣膜BLK3，於電極膜FG與半導體膜CH之間配置絕緣膜TNL。藉此，電極膜FG的電位被設定為浮動，且作為浮動電極發揮功能。

如圖6所示，於包含中心軸CA的剖面的觀察(例如，包含中心軸CA的YZ的剖面的觀察)下，電極膜FG具有島狀(例如，大致矩形形狀)，絕緣膜BLK1具有中心軸CA側開放且於內側部分地包含電極膜FG的橫U字形狀。與此相應地，於自中心軸CA的放射方向(例如，包含中心軸CA的YZ剖面中的Y方向)觀察的情況下，相對於半導體膜CH，電極膜FG較絕緣膜BLK1突出，絕緣膜BLK1較電極膜FG凹陷。

例如，絕緣膜BLK1具有部分11、部分12、部分13。部分11覆蓋電極膜FG中的與導電層6相向的面21。部分11的Z方向寬度大於電極膜FG的Z方向寬度。部分12自部分11的+Z側的端部於XY平面方向上朝向中心軸CA延伸，並覆蓋電極膜FG中的+Z側的面22。部分12的平面寬度於自中心軸CA的放射方向上小於電極膜FG的平面寬度。部分13自部分11的-Z側的端部於XY平面方向上朝向中心軸CA延伸，並覆蓋電極膜FG中的-Z側的面23。部分13的平面寬度於自中心軸CA的放射方向上小於電極膜FG的平面寬度。

於形成記憶體胞元MT的位置，將自中心軸CA的放射方向上的部分12的中心軸CA側的端面12a與半導體膜CH的中心軸CA的相反側的側面31a的距離設為D_12a。將自中心軸CA的放射方向上的電極膜FG的中心軸CA側的端面24與半導體膜CH的中心軸CA的相反側的側面31a的距離設為D₂₄。距離D_12a大於距離D₂₄。於形成記憶體胞元MT的位置，將自中心軸CA的放射方向上的部分13的中心軸CA側的端面13a與半導體膜CH的中心軸CA的相反側的側面31a的距離設為D_13a。距離D_13a大於距離D₂₄。即，以下的數式1、數式2成立。

D_12a>D₂₄...數式1

D_13a>D₂₄...數式2

數式1表示於自中心軸CA的放射方向上，相對於半導體膜CH，電極膜FG較部分12突出，部分12較電極膜FG凹陷。數式2表示於自中心軸CA的放射方向上，相對於半導體膜CH，電極膜FG較部分13突出，部分13較電極膜FG凹陷。

另外，於包含中心軸CA的剖面的觀察下，半導體膜CH的中心軸CA的相反側的側面31a大致平坦地於Z方向上延伸。例如，半導體膜CH的中心軸CA的相反側的側面31a於與部分12對應的Z位置附近具有階差部311，於與部分13對應的Z位置具有階差部312。若將階差部311於半導體膜CH的內側所成的角設為θ₃₁₁，則角θ₃₁₁呈鈍角。若將階差部312於半導體膜CH的內側所成的角設為θ₃₁₂，則角θ₃₁₂呈鈍角。即，以下的數式3、數式4成立。

90°<θ₃₁₁≦180°...數式3

90°<θ₃₁₂≦180°...數式4

數式3表示階差部311是大致平坦地於Z方向上延伸的平緩的階差。數式4表示階差部312是大致平坦地於Z方向上延伸的平緩的階差。

接著，使用圖7的(a)及(b)對記憶體胞元MT的動作進行說明。圖7的(a)及(b)是表示記憶體胞元MT的動作的剖面圖。圖7的(a)表示向記憶體胞元MT的資訊的寫入動作，圖7的(b)表示針對記憶體胞元MT的資訊的抹除動作。

於向記憶體胞元MT的資訊的寫入動作中，如圖7的(a)所示，向選擇字元線WL的導電層6施加寫入電壓，向非選擇字元線WL的導電層6施加傳送電壓，向半導體膜CH施加基準電壓。寫入電壓具有用於將半導體膜CH的電荷(電子)引入至電極膜FG的電位(例如，20V)。傳送電壓具有寫入電壓與基準電壓之間的電位(例如，10V)。基準電壓具有成為基準的電位(例如，0V)。藉此，於選擇字元線WL的導電層6與半導體膜CH及電極膜FG交叉的位置的選擇記憶體胞元MT的電極膜FG蓄積電荷，從而向選擇記憶體胞元MT寫入資訊。

此時，如數式1、數式2所示，由於相對於半導體膜CH而言的至絕緣膜BLK1為止的距離較至電極膜FG為止的距離遠，因此可抑制自半導體膜CH朝向絕緣膜BLK1的方向上生成電場。另外，如數式3、數式4所示，由於半導體膜CH的側面31a於絕緣膜BLK1的部分12、部分13的Z位置大致於Z方向上平坦，因此可抑制於部分12、部分13的Z位置發生電場集中。即，由於相對於半導體膜CH而言電極膜FG較絕緣膜BLK1中的部分12、部分13突出，因此如圖7的(a)中由虛線的箭頭所示，可選擇性地形成自半導體膜CH朝向電極膜FG的方向上的電場。藉此，於寫入動作中自半導體膜CH經由絕緣膜TNL向電極膜FG 引入電荷時，可抑制電荷被絕緣膜BLK1捕獲。其結果，可抑制因捕獲電荷自絕緣膜BLK1向電極膜FG漏出等而導致的記憶體胞元MT的臨限值變動，從而可抑制寫入不良的發生。

於針對記憶體胞元MT的資訊的抹除動作中，如圖7的(b)所示，向各字元線WL的導電層6施加基準電壓，並向半導體膜CH施加抹除電壓。抹除電壓具有用於將電極膜FG的電荷(電子)向半導體膜CH抽出的電位(例如，20V)。基準電壓具有成為基準的電位(例如，0V)。藉此，蓄積於電極膜FG中的電荷被抽出，從而記憶體胞元MT的資訊被抹除。

此時，如數式1、數式2所示，由於相對於半導體膜CH而言的至絕緣膜BLK1為止的距離較至電極膜FG為止的距離遠，因此如圖7的(b)中由虛線的箭頭所示，可抑制自電極膜FG朝向半導體膜CH的方向上的電場穿過絕緣膜BLK1。另外，如數式3、數式4所示，由於半導體膜CH的側面31a於絕緣膜BLK1的部分12、部分13的Z位置大致於Z方向上平坦，因此可抑制於部分12、部分13的Z位置發生電場集中。即，由於相對於半導體膜CH而言電極膜FG較絕緣膜BLK1中的部分12、部分13突出，因此可於與絕緣膜BLK1分離的區域中選擇性地形成自半導體膜CH朝向電極膜FG的方向上的電場。藉此，於抹除動作中自電極膜FG經由絕緣膜TNL向半導體膜CH抽出電荷時，可抑制電荷被絕緣膜BLK1捕獲。其結果，可抑制因捕獲電荷的影響而使抹除窗口變窄，從而可抑制抹除不良的發生。

如以上所述，於實施方式中，於半導體裝置1的各記憶體胞元MT中，以電極膜FG較絕緣膜BLK1的部分12、部分13向半導體膜CH側突出、且絕緣膜BLK1的部分12、部分13較電極膜FG自半導體膜CH側凹陷的方式構成記憶體胞元MT。例如，記憶體胞元MT構成為滿足數式1、數式2。藉此，可抑制於寫入動作時電荷被絕緣膜BLK1捕獲，從而可抑制因捕獲電荷自絕緣膜BLK1向電極膜FG漏出等而導致的記憶體胞元MT的臨限值變動，因此可抑制寫入不良的發生。另外，可抑制於抹除動作時電荷被絕緣膜BLK1捕獲，從而可抑制因捕獲電荷的影響而使抹除窗口變窄，因此可抑制抹除不良的發生。其結果，可提高半導體裝置1的動作可靠性。

另外，於實施方式中，於半導體裝置1的各記憶體胞元MT中，以半導體膜CH的電極膜FG側的側面31a於絕緣膜BLK1的部分12、部分13的Z位置大致平坦的方式構成記憶體胞元MT。例如，記憶體胞元MT構成為滿足數式3、數式4。藉此，可抑制於半導體膜CH的側面31a中的部分12、部分13的Z位置分別發生電荷集中，因此可抑制寫入不良的發生，從而可抑制抹除不良的發生。

再者，本實施方式的見解亦可應用於構成有相對於圓筒狀的半導體膜CH而於Y方向上經分割的兩個記憶體胞元的雙記憶體胞元型的半導體裝置。雙記憶體胞元型的半導體裝置可如圖8所示般構成。圖8是表示實施方式的變形例的半導體裝置1a的概略結構的立體圖。

如圖8所示，於半導體裝置1a中，追加多個截斷膜SLT。截斷膜SLT可由以絕緣物(例如，矽氧化物)為主成分的材料形成。多個截斷膜SLT以填埋在X方向上排列的多個圓筒狀的半導體膜CH與絕緣膜TNL之間的方式於X方向上排列多個。各截斷膜SLT於多個半導體膜CH與絕緣膜TNL之間於XZ方向上延伸。藉此，多個截斷膜SLT將積層體SST(參照圖1)分割為-Y側的積層體SSTa以及+Y側的積層體SSTb，將柱狀體4(參照圖1)分割為-Y側的柱狀體4a以及+Y側的柱狀體4b。積層體SSTa配置於半導體膜CH及絕緣膜TNL的-Y側，積層體SSTb配置於半導體膜CH及絕緣膜TNL的+Y側。柱狀體4a於Z方向上延伸並貫通積層體SSTa的+Y側的端部，柱狀體4b於Z方向上延伸並貫通積層體SSTb的-Y側的端部。

與此相應地，如圖9及圖10所示，截斷膜SLT將記憶體胞元MT分割為記憶體胞元MTa以及記憶體胞元MTb。藉此，於半導體裝置1a中，可容易地提高記憶體胞元MTa、記憶體胞元MTb的配置密度。圖9是表示實施方式的變形例中的記憶體胞元陣列2的結構的垂直方向(YZ方向)上的剖面圖。圖10是表示實施方式的變形例中的記憶體胞元MT的結構的平面方向(XY方向)上的剖面圖，且是沿著C-C線於XY方向上切斷圖9時的剖面圖。

記憶體胞元MTa形成於積層體SSTa的字元線WL與柱狀體4a交叉的位置。記憶體胞元MTb形成於積層體SSTb的字元線WL與柱狀體4b交叉的位置。

例如，截斷膜SLT將電極膜FG(參照圖5)於Y方向上截斷，而分割為記憶體胞元MTa的電極膜FG以及記憶體胞元MTb的電極膜FG。截斷膜SLT將絕緣膜BLK1(參照圖5)於Y方向上截斷，而分割為記憶體胞元MTa的絕緣膜BLK1以及記憶體胞元MTb的絕緣膜BLK1。截斷膜SLT將絕緣膜BLK2(參照圖5)於Y方向上截斷，而分割為記憶體胞元MTa的絕緣膜BLK2以及記憶體胞元MTb的絕緣膜BLK2。藉此，截斷膜SLT將記憶體胞元MT分割為記憶體胞元MTa以及記憶體胞元MTb。記憶體胞元MTa與記憶體胞元MTb由於控制閘極(字元線WL)是不同的，因此可彼此獨立地被驅動。

再者，如圖9所示，於各記憶體胞元MTa、MTb中，以電極膜FG較絕緣膜BLK1的部分12、部分13向半導體膜CH側突出、且絕緣膜BLK1的部分12、部分13較電極膜FG自半導體膜CH側凹陷的方式構成記憶體胞元MTa、記憶體胞元MTb，所述方面與實施方式相同。根據此種結構，亦可抑制於寫入動作時電荷被絕緣膜BLK1捕獲，從而可抑制因捕獲電荷自絕緣膜BLK1向電極膜FG漏出等而導致的記憶體胞元MT的臨限值變動，因此可抑制寫入不良的發生。另外，可抑制於抹除動作時電荷被絕緣膜BLK1捕獲，從而可抑制因捕獲電荷的影響而使抹除窗口變窄，因此可抑制抹除不良的發生。

另外，於各記憶體胞元MTa、MTb中，以半導體膜CH的電極膜FG側的側面31a於絕緣膜BLK1的部分12、部分13的Z位置大致平坦的方式構成記憶體胞元MT，所述方面與實施方式相同。根據此種結構，亦可抑制於半導體膜CH的側面31a中的部分12、部分13的Z位置分別發生電荷集中，因此可抑制寫入不良的發生，可抑制抹除不良的發生。

另外，圖8~圖10所示的半導體裝置1a可如圖11~圖14所示般製造。圖11~圖14分別是表示實施方式的變形例的半導體裝置1a的製造方法的圖。圖11的(a)、圖11的(c)、圖11的(e)、圖12的(a)、圖12的(c)、圖12的(e)、圖13的(a)、圖13的(c)、圖14的(a)、圖14的(c)是表示半導體裝置1a的製造方法的XY剖面圖，對與圖9所示的記憶體胞元MT3a、記憶體胞元MT3b對應的XY剖面圖進行例示。圖11的(b)、圖11的(d)、圖11的(f)、圖12的(b)、圖12的(d)、圖12的(f)、圖13的(b)、圖13的(d)、圖14的(b)、圖14的(d)是表示半導體裝置1a的製造方法的YZ剖面圖，對與圖9所示的記憶體胞元MT2a、記憶體胞元MT2b、記憶體胞元MT3a、記憶體胞元MT3b對應的YZ剖面圖進行例示。

於圖11的(a)、圖11的(b)所示的步驟中，於基板SUB上形成電晶體，於基板SUB上形成接觸插頭、配線膜及層間連接點插頭等，並且於該些的周圍形成層間絕緣膜。藉此，形成周邊電路100。其後，於基板SUB的+Z側堆積層間絕緣膜81。層間絕緣膜81可由以絕緣物(例如，矽氧化物等半導體氧化物)為主成分的材料形成(參照圖1)。於層間絕緣膜81的+Z側堆積導電層3(參照圖4)。導電層3可由以包含雜質的半導體(例如，矽)為主成分的材料或以導電物(例如，鎢等金屬)為主成分的材料形成。於導電層3的+Z側，交替地多次堆積絕緣層7i以及犧牲層5i而形成積層體SSTi。絕緣層7i可由以氧化物(例如，矽氧化物)為主成分的材料形成。犧牲層5i可由以氮化物(例如，矽氮化物)為主成分的材料形成。各絕緣層7i及各犧牲層5i可以大致相同的膜厚堆積。

於圖11的(c)、圖11的(d)所示的步驟中，於最上面的絕緣層7i上形成抗蝕劑圖案，所述抗蝕劑圖案中截斷膜SLTi的形成位置呈於X方向上延伸的線狀開口。將抗蝕劑圖案作為遮罩，進行反應離子蝕刻(Reactive Ion Etching，RIE)法等各向異性蝕刻，形成於XZ方向上貫通積層體SSTi的槽9。然後，於槽9埋入截斷膜SLTi。截斷膜SLTi可由以絕緣物(例如，矽氧化物)為主成分的材料形成。截斷膜SLTi於積層體SSTi內於XZ方向上延伸而於Y方向上分斷。積層體SSTi被截斷為-Y側的積層體SSTia以及+Y側的積層體SSTib。於積層體SSTia及積層體SSTib，分別交替地多次積層各絕緣層7j及各犧牲層5j。

於圖11的(e)、圖11的(f)所示的步驟中，於各積層體SSTia、SSTib的最上面的絕緣層7j上及截斷膜SLTi上形成記憶體孔10i的形成位置開口的抗蝕劑圖案。以抗蝕劑圖案為遮罩，進行RIE(Reactive Ion Etching)法等各向異性蝕刻，形成貫通截斷膜SLTi、積層體SSTa的+Y側的端部、積層體SSTb的-Y側的端部而到達導電層3的記憶體孔10i。於XY平面觀察下，記憶體孔10i自積層體SSTa的+Y側的端部於Y方向上橫穿截斷膜SLT而延伸至積層體SSTb的-Y側的端部。記憶體孔10i的Y方向寬度較截斷膜SLT的Y方向寬度稍大。

於圖12的(a)、圖12的(b)所示的步驟中，進行犧牲層凹入處理，所述犧牲層凹入處理中對在記憶體孔10j露出的犧牲層5的側面進行蝕刻並使其後退。當犧牲層5由以矽氮化物為主成分的材料形成時，犧牲層凹入處理亦被稱為SiN凹入處理或N凹入處理。藉由犧牲層凹入處理，於記憶體孔10j的內側面形成凹部10j1。凹部10j1形成為，於積層體SSTa、積層體SSTb中的犧牲層5的Z位置，相對於記憶體孔10j的內側面朝向遠離記憶體孔10j的中心的方向凹陷。例如，使用相對於絕緣層7而言犧牲層5的蝕刻選擇比高的蝕刻劑，對記憶體孔10j的內側面進行濕式蝕刻。或者，於使用了相對於絕緣層7而言犧牲層5的蝕刻選擇比高的處理氣體的各向同性蝕刻的條件下對記憶體孔10j的內側面進行乾式蝕刻。藉此，可對在記憶體孔10j露出的犧牲層5的側面進行蝕刻並使其後退，而於記憶體孔10j的內側面形成凹部10j1。相對於記憶體孔10j的內側面而言的凹部10j1的凹陷寬度(凹入量)可藉由蝕刻時間來調整。凹部10j1的Z方向上的寬度與犧牲層5的膜厚大致均等。

於圖12的(c)、圖12的(d)所示的步驟中，於記憶體孔10j的側面及底面，依次堆積絕緣膜BLK2、絕緣膜BLK1、電極膜FG。此時，於凹部10j1內亦依次堆積絕緣膜BLK2、絕緣膜BLK1、電極膜FG。絕緣膜BLK2可由以氧化物(例如，矽氧化物、金屬氧化物或該些的積層)為主成分的材料形成。絕緣膜BLK1可由以介電常數較絕緣膜BLK2高的絕緣物(例如，Si₃N₄、Al₂O₃、HfO₂、HfSiON、HfAlON等的相對介電常數較矽氧化物高的金屬氧化物、金屬氮化物或金屬碳化物)為主成分的材料形成。電極膜FG可由以導電物(例如，被賦予了導電性的多晶矽)為主成分的材料形成。

於圖12的(e)、圖12的(f)所示的步驟中，電極膜FG藉由濕式蝕刻法等各向同性蝕刻被蝕刻而去除。

於圖13的(a)、圖13的(b)所示的步驟中，進行絕緣膜凹入處理，所述絕緣膜凹入處理中對在記憶體孔10n露出的絕緣膜BLK1進行蝕刻並使其後退。例如，使用相對於絕緣膜BLK2及電極膜FG而言絕緣膜BLK1的蝕刻選擇比高的蝕刻劑，對記憶體孔10j的內側面進行濕式蝕刻。或者，於使用了相對於絕緣膜BLK2及電極膜FG而言絕緣膜BLK1的蝕刻選擇比高的處理氣體的各向同性蝕刻的條件下對記憶體孔10j的內側面進行乾式蝕刻。藉此，於記憶體孔10n的內側面10n1形成凹部10n2、凹部10n3。凹部10n2形成為，於絕緣膜BLK1中的電極膜FG的+Z側的Z位置相對於內側面10n1向遠離記憶體孔10n的中心的方向凹陷。凹部10n3形成為，於絕緣膜BLK1中的電極膜FG的-Z側的Z位置相對於內側面10n1向遠離記憶體孔10n的中心的方向凹陷。

於圖13的(c)、圖13的(d)所示的步驟中，於記憶體孔10n的側面及底面堆積絕緣膜TNL。此時，於凹部10n2、凹部10n3亦堆積絕緣膜TNL。絕緣膜TNL可由以氧化物(例如，矽氧化物、金屬氧化物或該些的積層)為主成分的材料形成。選擇性地去除絕緣膜TNL中的記憶體孔10p的底面的部分。

於圖14的(a)、圖14的(b)所示的步驟中，於記憶體孔10p的側面及底面堆積半導體膜CH。半導體膜CH可由以實質上不含雜質的半導體(例如，多晶矽)為主成分的材料形成。然後，於記憶體孔10p埋入芯構件CR。芯構件CR可由以絕緣物(例如，矽氧化物等半導體氧化物)為主成分的材料形成。藉此，形成於Z方向上貫通積層體SSTa的+Y側的端部的柱狀體4a以及於Z方向上貫通積層體SSTb的-Y側的端部的柱狀體4b。

於圖14的(c)、圖14的(d)所示的步驟中，分別去除積層體SSTa的犧牲層5以及積層體SSTb的犧牲層5。於藉由去除而形成的空隙的露出面堆積絕緣膜BLK3。絕緣膜BLK3可由以絕緣物(例如，氧化鋁)為主成分的材料形成。然後，於空隙中埋入導電層6。導電層6可由以導電物(例如，鎢等金屬)為主成分的材料形成。藉此，形成導電層6與絕緣層7交替地反覆積層而成的積層體SSTa，形成導電層6與絕緣層7交替地反覆積層而成的積層體SSTb。

如此，藉由如圖11~圖14所示的製造方法，可製造圖8~圖10所示的半導體裝置1a。

對本發明的若干實施方式進行了說明，但該些實施方式是作為例子而提示，並不意圖限定發明的範圍。該些新穎的實施方式能夠以其他各種形態實施，可於不脫離發明的主旨的範圍內進行各種省略、置換、變更。該些實施方式或其變形包含於發明的範圍或主旨中，並且包含於申請專利範圍中所記載的發明及其均等的範圍中。

6:導電層 7:絕緣層 11～13:部分 12a、24、13a:端面 21、22、23:面 31a:側面 311、312:階差部 BLK1～BLK3、TNL:絕緣膜 CA:中心軸 CH:半導體膜 CR:芯構件 D _12a、D _13a、D ₂₄:距離 FG:電極膜 MT:記憶體胞元電晶體（記憶體胞元） MT3:記憶體胞元 WL3:字元線 X、Y、Z:方向 θ ₃₁₁、θ ₃₁₂:角

Claims

一種半導體裝置，包括：第一積層體，是多個第一導電層介隔第一絕緣層於第一方向上積層而成；多個半導體膜，分別於所述第一方向上延伸；第一電極膜，配置於所述第一導電層與所述半導體膜之間，且於與所述第一方向垂直的第二方向上延伸；第一絕緣膜，配置於所述第一導電層與所述第一電極膜之間，包括：第一部分，覆蓋所述第一電極膜中的與所述第一導電層相向的面；第二部分，自所述第一部分的上端於與所述第一方向及所述第二方向垂直的第三方向上延伸，並覆蓋所述第一電極膜的上表面；以及第三部分，自所述第一部分的下端於所述第三方向上延伸，並覆蓋所述第一電極膜的下表面；第二絕緣膜，配置於所述半導體膜與所述第一電極膜之間；以及第三絕緣膜，配置於所述第一導電層與所述第一絕緣膜之間，於所述第一積層體中的所述第一導電層與所述半導體膜交叉的位置設置第一記憶體胞元，於設置所述第一記憶體胞元的位置，所述第三方向上的所述第二部分或所述第三部分的端面與所述半導體膜的側面的距離較所述第三方向上的所述第一電極膜的端面與所述半導體膜的側面的距離大，所述第一絕緣膜的介電常數高於所述第二絕緣膜的介電常數，且高於所述第三絕緣膜的介電常數。
如請求項1所述的半導體裝置，其中，所述半導體膜的側面於與所述第二部分對應的所述第一方向上的位置具有第一階差部，於與所述第三部分對應的所述第一方向上的位置具有第二階差部，所述第一階差部或所述第二階差部中的階差面與平坦面於剖面觀察下呈鈍角。
如請求項1所述的半導體裝置，其中，所述第三絕緣膜的一部分在所述第三方向上比所述第一電極膜突出。
如請求項1所述的半導體裝置，包括：第二積層體，於所述第三方向上間隔著所述半導體膜而配置於所述第一積層體的相反側，且為多個第二導電層介隔第二絕緣層積層而成；絕緣部，於所述第三方向上配置於所述第一積層體與所述第二積層體之間，且於所述第二方向上與所述半導體膜鄰接，並於所述第一方向及所述第二方向上延伸；第二電極膜，配置於所述第二導電層與所述半導體膜之間；以及第四絕緣膜，配置於所述第二導電層與所述第二電極膜之間，包括：第四部分，覆蓋所述第二電極膜中的與所述第二導電層相向的面；第五部分，自所述第四部分的上端於所述第三方向上延伸，並覆蓋所述第二電極膜的上表面；以及第六部分，自所述第四部分的下端於所述第三方向上延伸，並覆蓋所述第二電極膜的下表面，於所述第二積層體中的所述第二導電層與所述半導體膜交叉的位置形成第二記憶體胞元，於形成所述第二記憶體胞元的位置，所述第三方向上的所述第五部分或所述第六部分的端面與所述半導體膜的側面的距離較所述第三方向上的所述第二電極膜的端面與所述半導體膜的側面的距離大。
如請求項4所述的半導體裝置，其中，所述半導體膜的側面於與所述第二部分對應的所述第一方向上的位置具有第一階差部，於與所述第三部分對應的所述第一方向上的位置具有第二階差部，所述第一階差部或所述第二階差部中的階差面與平坦面於剖面觀察下呈鈍角，所述半導體膜的側面於與所述第五部分對應的所述第一方向上的位置具有第三階差部，於與所述第六部分對應的所述第一方向上的位置具有第四階差部，所述第三階差部或所述第四階差部中的階差面與平坦面於剖面觀察下呈鈍角。