KR20220167201A - 반도체 디바이스 및 제조 방법 - Google Patents

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Abstract

반도체 디바이스들 및 제조 방법들이 제공되며, 강유전성 랜덤 액세스 메모리 어레이가 형성되고, 비트 라인 드라이버들 및 소스 라인 드라이버들이 강유전성 랜덤 액세스 메모리 어레이 아래에 형성된다. 강유전성 랜덤 액세스 메모리 어레이 내에 개별 메모리 셀들을 형성하는데 사용되는 프로세스들과 동일한 프로세스들을 사용하여 관통 비아가 형성된다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
우선권 주장 및 교차 참조
이 출원은 2021년 6월 11일자로 출원된 미국 가출원 제63/209,462호의 우선권을 청구하며, 이 가출원은 참조로서 본 명세서에 통합된다.
반도체 메모리들은 예를 들어 라디오들, 텔레비전들, 휴대 전화들, 및 개인용 컴퓨팅 디바이스들을 포함한 전자 애플리케이션들을 위한 집적 회로들에 사용된다. 반도체 메모리들은 2개의 주요 카테고리들을 포함한다. 하나는 휘발성 메모리들이다; 다른 하나는 비휘발성 메모리들이다. 휘발성 메모리들은 랜덤 액세스 메모리(RAM, Random Access Memory)를 포함하며, 이는 정적 랜덤 액세스 메모리(SRAM, Static Random Access Memory) 및 동적 랜덤 액세스 메모리(DRAM, Dynamic Random Access Memory)의 2개의 서브 카테고리들로 더 나뉠 수 있다. SRAM 및 DRAM은 모두 휘발성인데, 이는 전원이 공급되지 않으면 저장한 정보가 손실되기 때문이다.
한편, 비휘발성 메모리들은 저장된 데이터를 유지할 수 있다. 비휘발성 반도체 메모리의 한 타입은 강유전성 랜덤 액세스 메모리(FeRAM 또는 FRAM)이다. FeRAM의 장점들은 빠른 기록/판독 속도 및 작은 사이즈를 포함한다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 및 도 1b는 몇몇 실시예들에 따른 기판 위의 능동 소자들 및 금속 배선 층들의 형성을 예시한다.
도 2는 몇몇 실시예들에 따른 재료들의 스택의 형성을 예시한다.
도 3은 몇몇 실시예들에 따른 포토레지스트의 배치를 예시한다.
도 4는 몇몇 실시예들에 따른 재료의 스택의 패터닝을 예시한다.
도 5는 몇몇 실시예들에 따른 계단식(stairstep) 패턴의 형성을 예시한다.
도 6은 몇몇 실시예들에 따른 금속간 유전체의 성막을 예시한다.
도 7a 및 도 7b는 몇몇 실시예들에 따른 금속간 유전체의 평탄화를 예시한다.
도 8a 및 도 8b는 몇몇 실시예들에 따른 하드 마스크의 성막을 예시한다.
도 9a 및 도 9b는 몇몇 실시예들에 따른 제1 트렌치들의 형성, 및 도전성 재료와 유전체 재료로 제1 트렌치들을 채우는 것을 예시한다.
도 10a 및 도 10b는 몇몇 실시예들에 따른 제2 트렌치들의 형성, 및 도전성 재료와 유전체 재료로 제2 트렌치들을 채우는 것을 예시한다.
도 11a 및 도 11b는 몇몇 실시예들에 따른 유전체 재료의 제거를 예시한다.
도 12a 및 도 12b는 몇몇 실시예들에 따른 도전성 재료의 패터닝을 예시한다.
도 13a 및 도 13b는 몇몇 실시예들에 따른 강유전체 스트립들, 반도체 스트립들, 및 유전체 층들의 성막을 예시한다.
도 14a 및 도 14b는 몇몇 실시예들에 따른 유전체 플러스들, 비트 라인들 및 소스 라인들의 성막을 예시한다.
도 15a 내지 도 15g는 몇몇 실시예들에 따른 상호연결 구조물의 형성을 예시한다.
도 16은 몇몇 실시예들에 따른 관통 비아들이 메모리 어레이의 중앙 내에 위치되는 실시예를 예시한다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
이제 드라이버들이 CuA(CMOS under Area) 설계를 사용하여 3DFeRAM 메모리 셀들에 연결되는 특정 실시예들과 관련하여 실시예들이 설명될 것이다. 그러나, 본 명세서에 설명된 실시예들은 아이디어들이 광범위한 실시예에서 구현될 수 있기 때문에 포함된 정확한 설명들로 제한되도록 의도되지 않는다. 이러한 모든 실시예들은 현재 설명의 범위 내에 완전히 포함되도록 의도된다.
이제 도 1a 및 도 1b를 참조하면, 반도체 기판(101), 능동 소자들(103), 층간 유전체(ILD)(105), 및 적어도 제1 유전체 층(107) 및 제1 유전체 층(107) 내의 제1 금속 층(109)(M1)을 포함하는 금속 배선 층(110)을 포함하는 반도체 디바이스(100)의 일부가 예시되어 있다. 반도체 기판(101)은 도핑 또는 비도핑된 벌크 실리콘, 또는 SOI(silicon-on-insulator) 기판의 활성층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 사용될 수 있는 다른 기판들은 다층화된 기판들, 그래디언트 기판들, 또는 하이브리드 배향 기판들을 포함한다.
반도체 기판(101)은 능동 소자들(103)을 포함할 수 있다. 본 발명분야의 당업자는 반도체 디바이스(100)에 대한 설계의 원하는 구조적 및 기능적 요건들을 생성하는 데 트랜지스터들, 커패시터들, 저항기들, 이들의 조합들 등과 같은 폭넓은 다양한 능동 소자들 및 수동 소자들이 사용될 수 있다는 것을 알 것이다. 능동 소자들(103)은 평면, 핀 전계 효과 트랜지스터들, 나노구조 전계 효과 트랜지스터들, 이들의 조합들 등일 수 있고, 임의의 적합한 방법들을 사용하여 형성될 수 있다.
특정 실시예에서, 소스/드레인 영역들은 게이트 유전체 위에 형성된 게이트 전극을 갖는 게이트 유전체의 양측 상의 반도체 기판(101)에 형성된다. 반도체 기판(101)이 n 타입 기판인 실시예에서, 소스/드레인 영역들은 붕소, 갈륨, 인듐 등과 같은 적절한 p 타입 도펀트들을 주입함으로써 형성된다. 대안적으로, 반도체 기판이 p 타입 기판인 실시예에서, 소스/드레인 영역들은 인, 비소 등과 같은 적합한 n 타입 도펀트들을 주입함으로써 형성될 수 있다. 이러한 소스/드레인 영역들은 게이트 유전체와 게이트 전극을 마스크로서 사용하여 주입된다.
또한, 능동 소자들은(103)는 기능적 회로를 형성하기 위해 함께 그룹화 및/또는 연결될 수 있다. 특정 실시예에서, 비트 라인 드라이버 영역(127) 내의 능동 소자들(103)은 비트 라인 드라이버를 형성하도록 제조될 수 있는 반면, 소스 라인 드라이버 영역(129) 내의 능동 소자들(103)은 워드 라인 드라이버를 형성하도록 제조될 수 있다. 그러나, 임의의 적합한 기능 회로를 형성하기 위한 임의의 적합한 연결 조합이 이용될 수 있다.
ILD 층(105)은 능동 소자들(103)을 보호하고 격리하기 위해 능동 소자들(103) 위에 형성된다. 실시예에서, 임의의 적합한 유전체들이 어느 층에 사용될 수 있으나, ILD 층(105)은 붕소 인 실리케이트 유리(BPSG)와 같은 재료를 포함할 수 있다. LPCVD와 같은 다른 프로세스들이 대안적으로 사용될 수 있으나, ILD 층(105)은 PECVD와 같은 프로세스를 사용하여 형성될 수 있다. ILD 층(105)은 약 100 Å 내지 약 3,000 Å의 두께로 형성될 수 있다.
ILD 층(105)이 형성되면, ILD 층(105)을 통해 콘택 플러그들(104)이 형성되어 능동 소자들(103)을 전기적으로 연결할 수 있다. 실시예에서, 콘택 플러그들(104)의 형성은 소스/드레인 영역들 또는 그렇지 않으면 능동 소자들(103)의 게이트 전극들을 노출시키기 위해 ILD 층(105)을 통해 콘택 플러그 개구부들을 먼저 형성함으로써 개시될 수 있으며, 개구부들은 도전성 재료로 채워지고 그 후 도전성 재료는 화학적 기계적 연마와 같은 프로세스를 사용하여 평탄화된다. 그러나, 콘택 플러그들(104)을 형성하는 임의의 적합한 방법이 이용될 수 있다.
제1 유전체 층(107)이 ILD 층(105) 위에 형성될 수 있다. 제1 유전체 층(107)은 하나 이상의 적절한 유전체 재료들, 예컨대 실리콘 산화물, 실리콘 질화물, 탄소도핑된 산화물과 같은 로우 k(low-k) 유전체들, 탄소도핑된 다공성 실리콘 이산화물과 같은 극저 k(extremely low k) 유전체들, 폴리이미드와 같은 폴리머, 이들의 조합 등으로 만들어질 수 있다. 제1 유전체 층(107)은 스핀 온 프로세스 또는 화학 기상 증착(CVD)과 같은 프로세스를 통해 형성될 수 있지만, 임의의 적합한 프로세스가 이용될 수 있으며, 약 600 Å와 같이, 약 400 Å 내지 약 1000 Å의 제1 두께(T1)를 가질 수 있다.
도 1a는 제1 유전체 층(107) 내의 제1 금속 층(109)의 형성을 추가로 예시한다. 실시예에서, 제1 금속 층(109)은 예를 들어 이중 다마신 프로세스를 사용하여 형성될 수 있으며, 이에 의해 트렌치 및 비아를 위한 개구부가 제1 유전체 층(107) 내에 먼저 형성된다. 실시예에서, 개구부는 하나 이상의 포토리소그래피 마스킹 및 에칭 프로세스를 사용하여 형성될 수 있다. 일단 형성되면, 개구부는 도전성 재료로 채워지고 그리고/또는 과도하게 채워질 수 있고, 그 후 평탄화될 수 있다. 그러나, 임의의 적합한 방법이 이용될 수 있다.
제2 유전체 층(111)이 제1 유전체 층(107) 위에 형성될 수 있다. 실시예에서, 제2 유전체 층(111)은 상기 설명된 제1 유전체 층(107)과 유사한 방법들 및 유사한 프로세스들을 사용하여 형성될 수 있다. 그러나, 제2 유전체 층(111)을 형성하기 위해 임의의 적합한 방법이 사용될 수 있다.
제2 금속 층(113)이 제2 유전체 층(111)에 형성될 수 있다. 실시예에서, 제2 금속 층(113)은 상기 설명된 제1 금속 배선 층(109)과 유사한 재료들 및 유사한 프로세스(예를 들어, 다마신 또는 이중 다마신)를 사용하여 형성될 수 있다. 그러나, 제2 금속 층(113)을 형성하기 위해 임의의 적합한 방법이 이용될 수 있다.
제3 유전체 층(115)이 제2 유전체 층(111) 위에 형성될 수 있다. 실시예에서, 제3 유전체 층(115)은 상기 설명된 제1 유전체 층(107)과 유사한 방법들 및 유사한 프로세스들을 사용하여 형성될 수 있다. 그러나, 제3 유전체 층(115)을 형성하기 위해 임의의 적합한 방법이 사용될 수 있다.
제3 금속 층(117)이 제3 유전체 층(115)에 형성될 수 있다. 실시예에서, 제3 금속 층(117)은 상기 설명된 제1 금속 배선 층(109)과 유사한 재료들 및 유사한 프로세스(예를 들어, 다마신 또는 이중 다마신)를 사용하여 형성될 수 있다. 그러나, 제3 금속 층(117)을 형성하기 위해 임의의 적합한 방법이 이용될 수 있다.
제4 유전체 층(119)이 제3 유전체 층(115) 위에 형성될 수 있다. 실시예에서, 제4 유전체 층(119)은 상기 설명된 제1 유전체 층(107)과 유사한 방법들 및 유사한 프로세스들을 사용하여 형성될 수 있다. 그러나, 제4 유전체 층(119)을 형성하기 위해 임의의 적합한 방법이 사용될 수 있다.
제4 금속 층(121)이 제4 유전체 층(119)에 형성될 수 있다. 실시예에서, 제4 금속 층(121)은 상기 설명된 제1 금속 배선 층(109)과 유사한 재료들 및 유사한 프로세스(예를 들어, 다마신 또는 이중 다마신)를 사용하여 형성될 수 있다. 그러나, 제4 금속 층(121)을 형성하기 위해 임의의 적합한 방법이 이용될 수 있다.
제5 유전체 층(123)이 제4 유전체 층(119) 위에 형성될 수 있다. 실시예에서, 제5 유전체 층(123)은 상기 설명된 제1 유전체 층(107)과 유사한 방법들 및 유사한 프로세스들을 사용하여 형성될 수 있다. 그러나, 제5 유전체 층(123)을 형성하기 위해 임의의 적합한 방법이 사용될 수 있다.
제5 금속 층(125)이 제5 유전체 층(123)에 형성될 수 있다. 실시예에서, 제5 금속 층(125)은 알루미늄, 티타늄, 티타늄 질화물, 탄탈룸 질화물, 코발트, 은, 금, 구리, 니켈, 크롬, 하프늄, 루테늄, 텅스텐, 백금, 텅스텐 질화물, 이들의 조합들 등과 같은 재료일 수 있다. 제5 금속 층(125)은 상기 설명된 제1 금속 배선 층(109)과 유사한 프로세스들(예를 들어, 다마신 또는 이중 다마신)을 사용하여 형성될 수 있다. 그러나, 제5 금속 층(125)을 형성하기 위해 임의의 적합한 재료들 및 제조 방법들이 이용될 수 있다.
도 1b는 도 1a에 형성된 구조물의 사시도를 예시하며, 도 1a는 라인 A-A'를 따른 도 1b의 단면도이다. 또한, 개별 구조물들의 보기의 편의를 위해 대부분의 반도체 기판(101)과 함께 구조물의 유전체 부분들은 도전성 연결들을 보여주기 위하여 제거되었다.
이 도면에서 더 잘 볼 수 있는 바와 같이, 반도체 기판(101) 위의 능동 소자들(103)은 위에 놓인 금속 라인들에 연결된다. 추가로, 제5 금속 층(125)은 위에 놓인 메모리 셀 영역들(503)에 액세스하기 위하여 게이트웨이 비아들로서 작용할 것이다(도 5와 관련하여 아래에서 더 설명됨).
도 2는 제5 유전체 층(123) 위의 다층 스택(201)의 형성을 예시한다. 다층 스택(201)을 제5 유전체 층(123)으로부터 분리하기 위해, 제1 하드 마스크 층(202)이 먼저 성막된다. 실시예에서, 제1 하드 마스크 층(202)은 화학 기상 증착, 원자 층 증착, 물리 기상 증착, 이들의 조합들 등과 같은 프로세스를 사용하여 성막된 실리콘 산질화물, 실리콘 탄화물, 실리콘 산탄화물, 이들의 조합들 등과 같은 재료일 수 있다. 그러나, 임의의 적합한 재료 및 제조 방법이 이용될 수 있다.
다층 스택(201)은 교번하는 제1 유전체 층들(201A) 및 제2 유전체 층들(201B)을 포함한다. 제1 유전체 층들(201A)은 제1 유전체 재료로 형성되고, 제2 유전체 층들(201B)은 제2 유전체 재료로 형성된다. 예시된 실시예에서, 다층 스택(201)은 제1 유전체 층(201A)의 5개 층들 및 제2 유전체 층들(201B)의 4개 층들을 포함한다. 다층 스택(201)은 임의의 수의 제1 유전체 층들(201A) 및 제2 유전체 층들(201B)을 포함할 수 있다는 것을 이해해야 한다.
다층 스택(201)은 후속 프로세싱에서 패터닝될 것이다. 패터닝된 제1 유전체 층(201A)은 후속적으로 형성되는 박막 트랜지스터(TFT)들을 격리시키는 데 사용될 것이다. 패터닝된 제2 유전체 층들(201B)은 희생 층들(또는 더미 층들)이며, 이는 후속 프로세싱에서 제거되고 TFT들을 위한 워드 라인들(1013)(도 2에 예시되지 않았지만 도 10과 관련하여 아래에서 추가로 예시 및 설명됨)로 대체될 것이다. 이와 같이, 제2 유전체 층들(201B)의 제2 유전체 재료는 제1 유전체 층들(201A)의 제1 유전체 재료의 에칭으로부터 높은 에칭 선택도를 갖는다. 실시예들에서, 제1 유전체 층들(201A)은 실리콘 산화물과 같은 산화물로 형성될 수 있고, 제2 유전체 층들(201B)은 실리콘 질화물과 같은 질화물로 형성될 수 있다. 서로 허용가능한 에칭 선택도를 갖는 유전체 재료들의 다른 조합들이 또한 사용될 수 있다.
다층 스택(201)의 각각의 층은 화학 기상 증착(CVD), 원자 층 증착(ALD) 등과 같은 허용가능한 성막 프로세스에 의해 형성될 수 있다. 층들 각각의 두께는 약 15 nm 내지 약 90 nm 범위일 수 있다. 몇몇 실시예들에서, 제1 유전체 층들(201A)은 제2 유전체 층들(201B)과 상이한 두께로 형성된다. 예를 들어, 제1 유전체 층들(201A)은 제1 두께(T1)로 형성될 수 있고, 제2 유전체 층들(201B)은 제2 두께(T2)로 형성될 수 있고, 제2 두께(T2)는 제1 두께(T1)보다 약 0% 내지 약 100% 크다/작다. 다층 스택(201)은 약 1000 nm 내지 약 10000 nm 범위의(예컨대, 약 2000 nm) 전체 높이(H1)를 가질 수 있다. 그러나, 임의의 적합한 두께들이 이용될 수 있다.
도 3에서, 포토레지스트(301)가 다층 스택(201) 위에 형성된다. 이 논의의 편의를 위해, 제1 하드 마스크 층(202) 아래에 있는 구조물들은 도 3에 예시되지 않는다. 포토레지스트(301)는 스핀-온 기법을 사용함으로써 형성될 수 있으며, 허용가능한 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 포토레지스트(301)를 패터닝하는 것은 다층 스택(201)의 나머지 부분들을 마스킹하면서 영역(303)에서 다층 스택(201)을 노출시킬 수 있다. 예를 들어, 다층 스택(201)의 최상층이 영역(303)에서 노출될 수 있다.
도 4에서, 영역(303)에서 다층 스택(201)의 노출된 부분들은 마스크로서 포토레지스트(301)를 사용하여 에칭된다. 에칭은 반응성 습식 또는 건식 에칭, RIE, NBE 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 영역(303)에서 제1 유전체 층들(201A) 및 제2 유전체 층들(201B)의 부분들을 제거할 수 있다. 제1 유전체 층들(201A) 및 제2 유전체 층들(201B)은 상이한 재료 조성들을 갖기 때문에, 이들 층들의 노출된 부분들을 제거하는 데 사용되는 에천트들은 상이할 수 있다. 몇몇 실시예들에서, 제2 유전체 층(201B)은 제1 유전체 층(201A)을 에칭하는 동안 에칭 스탑 층으로서 작용하고, 아래 놓인 제1 유전체 층(201A)은 제2 유전체 층(201B)을 에칭하는 동안 에칭 스탑 층으로서 작용한다. 그 결과, 다층 스택(201)의 나머지 층들을 제거하지 않고 제1 유전체 층들(201A) 및 제2 유전체 층들(201B)의 부분들은 선택적으로 제거될 수 있고, 개구부는 원하는 깊이까지 연장될 수 있다. 다른 실시예에서, 개구부가 원하는 깊이에 도달한 후에 개구부의 에칭을 중지하기 위해 시간이 지정된 에칭 프로세스들이 사용될 수 있다.
개구부가 형성되면, 포토레지스트(301)는 다층 스택(201)의 추가 부분들을 노출시키도록 트리밍된다. 포토레지스트(301)는 허용가능한 포토리소그래피 기법들을 사용하여 트리밍될 수 있다. 트리밍의 결과, 포토레지스트(301)의 폭이 감소되고, 추가 영역들에서 다층 스택(201)의 부분들이 노출된다. 다층 스택(201)의 이들 새롭게 노출된 부분들(에칭 프로세스에 의해 이전에 노출된 아래 놓인 부분들과 함께)은 그후 새로 트리밍된 포토레지스트(301)를 마스크로 사용하여 에칭될 수 있다. 에칭은 반응성 습식 또는 건식 에칭, RIE, NBE 등, 또는 이들의 조합과 같은 임의의 적합한 에칭 프로세스일 수 있다. 에칭 프로세스는 이방성일 수 있다. 에칭은 개구부를 다층 스택(201) 내로 추가로 연장할 수 있다.
도 5는 포토레지스트(301)의 트리밍 및 에칭 프로세스들을 반복함으로써 계단식 패턴이 형성될 수 있음을 도시한다. 특히, 제1 유전체 층(201A) 및 제2 유전체 층(201B) 중 위에 놓이는 유전체 층이 제1 유전체 층(201A) 및 제2 유전체 층(201B) 중 아래 놓이는 유전체 층의 에지로부터 오프셋되는 계단식 패턴이 형성된다.
도 5는 계단식 패턴이 일단 형성되면 포토레지스트(301)가 제거될 수 있다는 것을 추가로 예시한다. 실시예에서, 포토레지스트(301)는 애싱 프로세스를 사용하여 제거될 수 있으며, 이에 의해 포토레지스트(301)가 분해되고 쉽게 제거될 수 있을 때까지 포토레지스트(301)의 온도가 증가된다. 그러나, 포토레지스트(301)를 제거하기 위한 임의의 적합한 프로세스가 이용될 수 있다.
계단식 패턴을 형성한 다음 포토레지스트(301)를 제거함으로써, 원래의 다층 스택(201)은 계단식 영역(501)과 메모리 셀 영역(503)으로 분리된다. 계단식 영역(501)에서 제1 유전체 층들(201A) 및 제2 유전체 층들(201B)의 수는 다양하며, 일부 영역들은 제1 유전체 층들(201A) 및 제2 유전체 층들(201B)의 단일 세트를 갖는 반면, 다른 영역들은 제1 유전체 층들(201A) 및 제2 유전체 층들(201B)의 4개 세트들과 같은 더 많은 세트들을 갖는다. 추가적으로, 메모리 셀 영역(503)은 다층 스택(201) 내에 원래 성막된 각각의 층을 갖는다.
도 6은 금속간 유전체(IMD)의 성막을 예시한다. 실시예에서, IMD(601)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 로우-k 유전체 재료들, 이들의 조합들 등과 같은 유전체 재료일 수 있다. IMD(601)는 화학 기상 증착, 원자 층 증착, 물리 기상 증착, 스핀-온 프로세스, 이들의 조합들 등을 사용하여 성막될 수 있다. 그러나, 임의의 적합한 재료 및 임의의 적합한 방법이 이용될 수 있다.
도 7a 및 도 7b는 IMD(601)가 성막되면, IMD(601)가 다층 스택(201)의 최상층과 동일 평면이 되도록 평탄화되는 것을 예시한다. 보기 및 논의의 편의를 위해, 도 6에 도시된 구조물은 2개의 도면들로 분리되었으며, 도 7a는 메모리 셀 영역(503)을 예시하고 도 7b는 계단식 영역(501)을 예시한다. 실시예에서, IMD(601)는 화학 기계적 연마 프로세스, 연삭 프로세스, 또는 심지어 하나 이상의 에칭 프로세스의 세트와 같은 연마 프로세스를 사용하여 평탄화될 수 있다. 그러나, IMD(601)를 평탄화하기 위해 임의의 적합한 프로세스가 사용될 수 있다.
도 8a 및 도 8b(도 8a는 메모리 셀 영역(503)을 예시하고 도 8b는 계단식 영역(501)을 예시함)는 메모리 셀 영역(503)을 관통해 트렌치들을 형성하기 위한 패터닝 프로세스의 시작을 예시한다. 실시예에서, 프로세스는 실리콘 산질화물, 실리콘 탄화물, 실리콘 산탄화물, 이들의 조합들 등과 같은 재료일 수 있는 제1 하드 마스크 층(801)을 성막함으로써 개시되며, 화학 기상 증착, 원자 층 증착, 물리 기상 증착, 이들의 조합들 등과 같은 프로세스를 사용하여 성막될 수 있다. 그러나, 임의의 적합한 재료 및 성막 방법이 이용될 수 있다.
도 9a 및 도 9b(도 9a는 메모리 셀 영역(503)을 예시하고 도 9b는 계단식 영역(501)을 예시함)는 다층 스택(201)에서 제1 트렌치들(901)의 형성을 예시한다. 예시된 실시예에서, 제1 트렌치들(901)은 다층 스택(201)을 관통해 연장된다. 제1 트렌치들(901)은 다층 스택(201)에 선택적인 에칭 프로세스(예를 들어, 제1 유전체 층들(201A) 및 제2 유전체 층들(201B)의 유전체 재료들을 아래 놓인 재료보다 더 빠른 레이트로 에칭함)와 같은 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 형성될 수 있다. 에칭은 반응성 이온 에칭(RIE, reactive ion etch), 중성 빔 에칭(NBE, neutral beam etch) 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 특정 실시예들에서, 제1 트렌치들(901)은 수소(H2) 또는 산소(O2) 가스와 혼합된 불소계 가스(예를 들어, C4F6)를 사용하는 건식 에칭에 의해 형성될 수 있다. 그러나, 임의의 적합한 프로세스가 이용될 수 있다.
다층 스택(201)의 일부는 제1 트렌치들(901)의 각각의 쌍 사이에 배치된다. 다층 스택(201)의 각각의 부분은 약 50 nm 내지 약 500 nm 범위의(예컨대, 약 240nm) 폭(W1)을 가질 수 있고, 도 2와 관련하여 논의된 높이(H1)를 갖는다. 다층 스택(201)의 각각의 부분의 종횡비(AR)는 다층 스택(201) 일부분의 가장 좁은 피처의 높이(H1) 대 폭(이 프로세싱 단계에서 폭(W1)임)의 비율이다. 몇몇 실시예들에 따르면, 제1 트렌치들(901)이 형성될 때, 다층 스택(201)의 각각의 부분의 종횡비는 약 5 내지 약 15의 범위에 있다. 약 5 미만의 종횡비로 다층 스택(201)의 각각의 부분을 형성하는 것은 메모리 어레이(52)가 충분한 메모리 셀 밀도를 갖도록 허용하지 않을 수 있다. 약 15보다 큰 종횡비로 다층 스택(201)의 각각의 부분을 형성하는 것은 후속 프로세싱에서 다층 스택(201)의 비틀림 또는 붕괴를 야기할 수 있다.
제1 트렌치들(901)이 형성되면, 제1 트렌치들(901)은 확장되어 제1 측벽 리세스들(903)을 형성한다. 구체적으로, 제1 트렌치들(901)에 의해 노출된 제2 유전체 층들(201B)의 측벽들의 부분들은 제1 측벽 리세스들(903)로부터 리세스된다. 제2 유전체 층들(201B)의 측벽들은 직선인 것으로 예시되어 있지만, 측벽들은 오목하거나 볼록할 수 있다. 제1 측벽 리세스들(903)은 제2 유전체 층들(201B)의 재료에 선택적인 것과 같은 허용가능한 에칭 프로세스에 의해 형성될 수 있다. 에칭은 등방성일 수 있다. 실시예들에서, 제1 트렌치들(901)은 인산(H3PO4)을 사용하는 습식 에칭에 의해 확장될 수 있다. 그러나, 건식 선택적 에칭과 같은 임의의 적합한 에칭 프로세스가 또한 이용될 수 있다.
일단 리세스되면, 제1 도전성 피처들(909)이 제1 측벽 리세스들(903)에 그리고 제1 트렌치들(901)을 채우고 그리고/또는 과도하게 채우도록 형성된다. 제1 도전성 피처들(909)은 각각 시드 층들, 글루 층들, 배리어 층들, 및 확산 층들 등과 같은 하나 이상의 층을 포함할 수 있다. 몇몇 실시예들에서, 제1 도전성 피처들(909)은 각각 시드 층(905)(또는 글루 층) 및 메인 층(907)을 포함하지만, 다른 실시예들에서 시드 층(905)은 생략될 수 있다. 각각의 시드 층(905)은 제1 측벽 리세스들(903) 내에 위치된 대응 메인 층(907)의 재료의 3개 측면들(예를 들어, 상부면, 측벽 및 하부면)을 따라 연장된다. 시드 층들(905)은 티타늄 질화물, 탄탈룸 질화물, 티타늄, 탄탈룸, 몰리브덴, 루테늄, 로듐, 하프늄, 이리듐, 니오븀, 레늄, 텅스텐, 이들의 조합들, 이들의 산화물들 등과 같은 후속 성막된 재료의 성장을 돕거나 부착을 돕는 데 이용될 수 있는 제1 도전성 재료로 형성된다. 메인 층들(907)은 제2 도전성 재료, 예컨대 텅스텐, 코발트, 알루미늄, 니켈, 구리, 은, 금, 몰리브덴, 루테늄, 몰리브덴 질화물, 티타늄, 티타늄 질화물, 탄탈륨 질화물, 크롬, 하프늄, 백금, 텅스텐 질화물, 이들의 합금들 등과 같은 금속으로 형성될 수 있다. 제1 유전체 층들(201A)이 실리콘 산화물과 같은 산화물로 형성되는 특정 실시예에서, 시드 층(905)은 티타늄 질화물로 형성될 수 있고 메인 층들은 텅스텐으로 형성될 수 있다. 시드 층(905) 및 메인 층(907)은 각각 화학 기상 증착(CVD), 원자 층 증착(ALD) 등과 같은 허용가능한 성막 프로세스에 의해 형성될 수 있다.
일단 제1 도전성 피처들(909)이 형성되면, 추가적인 구조적 지지를 제공하기 위하여 제1 트렌치들(901)의 나머지가 제1 유전체 재료(911)로 채워질 수 있다. 실시예에서, 제1 유전체 재료(911)는 화학 기상 증착, 원자 층 증착, 물리 기상 증착, 이들의 조합들 등과 같은 성막 프로세스를 사용하여 형성된 실리콘 산화물과 같은 재료일 수 있다. 그러나, 임의의 적합한 재료 및 방법이 이용될 수 있다.
제1 도전성 피처들(909) 및 제1 유전체 재료(911)가 제 1 트렌치들(901)을 채우고 그리고/또는 과도하게 채우기 위해 성막되면, 제1 도전성 피처들(909) 및 제1 유전체 재료(911)는 제1 트렌치들(901) 외부의 과잉 재료를 제거하도록 평탄화될 수 있어서, 제1 도전성 피처들(909) 및 제1 유전체 재료(911)을 평탄화한 후에 제1 도전성 피처들(909) 및 제1 유전체 재료(911)는 제1 트렌치들(901)의 상단 부분에 완전히 걸쳐 있다. 실시예에서, 제1 도전성 피처들(909) 및 제1 유전체 재료(911)는 예를 들어, 화학 기계적 평탄화(CMP) 프로세스를 사용하여 평탄화될 수 있다. 그러나, 연삭 프로세스와 같은 임의의 적합한 평탄화 프로세스가 또한 이용될 수 있다.
도 9b는 제1 도전성 피처들(909)이 메모리 셀 영역(503) 내에 형성될 뿐만 아니라 계단식 영역(501) 내에도 또한 형성되는 것을 예시한다. 그러나, 계단식 영역들(501)에서, 제1 도전성 피처들(909)은 예시된 지점에서 단지 단일의 제1 측벽 리세스(903)를 갖도록 형성될 수 있다(추가의 제1 측벽 리세스들(903)이 예시되지 않은 추가 층들에 형성될 수 있음에도 불구하고). 이와 같이, 제1 도전성 피처들(909)은 메모리 셀 영역(503) 내에서보다 훨씬 긴 길이를 따른 직선 측벽들을 갖는다.
도 10a 및 도 10b(도 10a는 메모리 셀 영역(503)을 예시하고 도 10b는 계단식 영역(501)을 예시함)는 다층 스택(201)에서 제2 트렌치들(1001)의 형성을 예시한다. 예시된 실시예에서, 제2 트렌치들(1001)은 다층 스택(201)을 관통해 연장된다. 제2 트렌치들(1001)은 다층 스택(201)에 선택적인 에칭 프로세스(예를 들어, 제1 유전체 층들(201A) 및 제2 유전체 층들(201B)의 유전체 재료들을 기판(102)의 재료보다 더 빠른 레이트로 에칭함)와 같은 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 형성될 수 있다. 에칭은 임의의 허용가능한 에칭 프로세스일 수 있고, 몇몇 실시예들에서, 도 9a 및 도 9b와 관련하여 논의된 제1 트렌치들(901)을 형성하기 위해 사용된 에칭과 유사할 수 있다.
다층 스택(201)의 일부는 각각의 제2 트렌치(1001)와 제1 트렌치(901) 사이에 배치된다. 다층 스택(201)의 각각의 부분은 약 50 nm 내지 약 500 nm 범위의 폭(W2)을 가질 수 있고, 도 3a 및 도 3b와 관련하여 논의된 높이(H1)를 갖는다. 다층 스택(201)의 각각의 부분의 종횡비(AR)는 다층 스택(201) 일부분의 가장 좁은 피처의 높이(H1) 대 폭(이 프로세싱 단계에서 폭(W2)임)의 비율이다. 몇몇 실시예에 따르면, 제2 트렌치들(1001)이 형성될 때, 다층 스택(201)의 각각의 부분의 종횡비는 약 5 내지 약 15의 범위에 있다. 약 5 미만의 종횡비로 다층 스택(201)의 각각의 부분을 형성하는 것은 메모리 어레이(52)가 충분한 메모리 셀 밀도를 갖도록 허용하지 않을 수 있다. 약 15보다 큰 종횡비로 다층 스택(201)의 각각의 부분을 형성하는 것은 후속 프로세싱에서 다층 스택(201)의 비틀림 또는 붕괴를 야기할 수 있다.
제2 트렌치들이 형성되면, 제2 트렌치들(1001)은 확장되어 제2 측벽 리세스들(1003)을 형성한다. 구체적으로, 제2 유전체 층들(201B)의 나머지 부분들이 제거되어 제2 측벽 리세스들(1003)을 형성한다. 따라서, 제2 측벽 리세스들(1003)은 제1 도전성 피처들(909)의 부분들을 노출시킨다. 제2 측벽 리세스들(1003)은 제2 유전체 층들(201B)의 재료에 선택적인(예를 들어, 제1 유전체 층(201A)의 재료들보다 더 빠른 레이트로 제2 유전체 층들(201B)의 재료를 선택적으로 에칭함) 것과 같은 허용가능한 에칭 프로세스에 의해 형성될 수 있다. 에칭은 임의의 허용가능한 에칭 프로세스일 수 있고, 몇몇 실시예들에서, 도 9a 및 도 9b와 관련하여 논의된 제1 측벽 리세스들(903)을 형성하기 위해 사용된 에칭과 유사할 수 있다.
일단 제2 측벽 리세스들(1003)이 형성되면, 제2 측벽 리세스들(1003)에 제2 도전성 피처들(1009) 및 제2 유전체 재료(1011)가 형성되어 제2 트렌치들(1001)을 채우고 그리고/또는 과도하게 채운다. 제2 도전성 피처들(1009)은 제1 도전성 피처들(909)의 동일한 그룹의 후보 재료들로부터 선택되는 재료들로 형성될 수 있고, 제1 도전성 피처들(909)의 재료들을 형성하기 위한 동일한 그룹의 후보 방법들로부터 선택되는 방법들을 사용하여 형성될 수 있다. 제1 도전성 피처들(909) 및 제2 도전성 피처들(1009)은 동일한 재료로 형성될 수 있거나 또는 상이한 재료들을 포함할 수 있다. 몇몇 실시예들에서, 제2 도전성 피처들(1009)은 각각 시드 층(1005) 및 메인 층(1007)을 포함하지만, 다른 실시예들에서 시드 층(1005)은 생략될 수 있다. 제2 도전성 피처들(1009)의 시드 층(1005) 및 메인 층들(1007)은 각각 제1 도전성 피처들(909)의 시드 층(905) 및 메인 층들(907)과 유사한 두께들을 가질 수 있다. 몇몇 실시예들에서, 시드 층(905) 및 시드 층(1005)은 유사한 재료들로 형성되며, 이 경우 시드 층(905) 및 시드 층(1005)은 형성 동안 병합되어 그 사이에 식별가능한 계면들이 존재하지 않을 수 있다. 다른 실시예들에서, 시드 층(905) 및 시드 층(1005)은 상이한 재료들로 형성되며, 이 경우 시드 층(905) 및 시드 층(1005)은 형성 동안 병합되지 않아 그 사이에 식별가능한 계면들이 존재할 수 있다.
일단 제2 도전성 피처들(1009)이 형성되면, 추가적인 구조적 지지를 제공하기 위하여 제2 트렌치들(1001)의 나머지가 제2 유전체 재료(1011)로 채워질 수 있다. 실시예에서, 제2 유전체 재료(1011)는 화학 기상 증착, 원자 층 증착, 물리 기상 증착, 이들의 조합들 등과 같은 성막 프로세스를 사용하여 형성된 실리콘 산화물과 같은 재료일 수 있다. 그러나, 임의의 적합한 재료 및 방법이 이용될 수 있다.
제2 도전성 피처들(1009) 및 제2 유전체 재료(1011)가 제2 트렌치들(1001)을 채우고 그리고/또는 과도하게 채우기 위해 성막되면, 제2 도전성 피처들(1009) 및 제2 유전체 재료(1011)는 제2 트렌치들(1001) 외부의 과잉 재료를 제거하도록 평탄화될 수 있어서, 제2 도전성 피처들(1009) 및 제2 유전체 재료(1011)을 평탄화한 후에 제2 도전성 피처들(1009) 및 제2 유전체 재료(1011)는 제2 트렌치들(1001)의 상단 부분에 완전히 걸쳐 있다. 실시예에서, 제2 도전성 피처들(1009) 및 제2 유전체 재료(1011)는 예를 들어, 화학 기계적 평탄화(CMP) 프로세스를 사용하여 평탄화될 수 있다. 그러나, 연삭 프로세스와 같은 임의의 적합한 평탄화 프로세스가 또한 이용될 수 있다.
제1 도전성 피처들(909) 및 제2 도전성 피처들(1009)은 집합적으로 메모리 셀 영역(503)의 워드 라인들(1013)로 지칭된다. 제1 도전성 피처들(909) 및 제2 도전성 피처들(1009)의 인접한 쌍들은 서로 물리적으로 접촉하고 서로 전기적으로 커플링된다. 따라서, 제1 도전성 피처(909) 및 제2 도전성 피처(1009)의 각각의 쌍은 단일 워드 라인(1013)으로서 기능한다.
도 10b는 제2 도전성 피처들(1009)이 메모리 셀 영역(503) 내에 형성될 뿐만 아니라 계단식 영역(501) 내에도 또한 형성되는 것을 예시한다. 그러나, 계단식 영역들(501)에서, 제2 도전성 피처들(1009)은 예시된 지점에서 단지 단일의 제2 측벽 리세스(1003)를 갖도록 형성될 수 있다(추가의 측벽 리세스들이 명확하게 예시되지 않은 추가 층들에 형성될 수 있음에도 불구하고). 이와 같이, 제2 도전성 피처들(1009)은 메모리 셀 영역(503) 내에서보다 훨씬 긴 길이를 따른 직선 측벽들을 갖는다.
도 11a 및 도 11b(도 11a는 메모리 셀 영역(503)을 예시하고 도 11b는 계단식 영역(501)을 예시함)는 제1 유전체 재료(911) 및 제2 유전체 재료(1011)를 제거하기 위한 에치 백 프로세스를 예시한다. 실시예에서, 에치 백 프로세스는 예를 들어, 습식 에칭 프로세스 또는 이방성 에칭 프로세스를 사용하여 수행될 수 있다. 그러나, 임의의 적합한 에칭 프로세스가 이용될 수 있다.
도 12a 및 도 12b(도 12a는 메모리 셀 영역(503)을 예시하고 도 12b는 계단식 영역(501)을 예시함)는 제1 도전성 피처들(909) 및 제2 도전성 피처들(1009)의 과잉 부분들을 제거하기 위한 에치 백 프로세스를 예시한다. 실시예에서, 에치 백 프로세스는 예를 들어, 이방성 에칭 프로세스를 사용하여 수행될 수 있다. 그러나, 임의의 적합한 에칭 프로세스가 이용될 수 있다. 추가적으로, 편의를 위해 제1 도전성 피처들(909)(예를 들어, 시드 층(905) 및 메인 층(907)) 및 제2 도전성 피처들(1009)(예를 들어, 시드 층(1005) 및 메인 층(1007))의 개별 부분들이 제1 도전성 피처들(909) 및 제2 도전성 피처들(1009)로 라벨링된 단일 구조물들로 병합되었다.
실시예에서, 에치백 프로세스는 제1 유전체 층(201A)에 의해 커버되지 않은 제1 도전성 피처들(909) 및 제2 도전성 피처들(1009)의 재료가 제거될 때까지 수행된다. 이와 같이, 제1 도전성 피처들(909) 및 제2 도전성 피처들(1009)의 나머지 재료는 제1 유전체 층(201A)의 나머지 부분들과 유사한 폭을 갖는다. 그러나, 임의의 적합한 치수가 이용될 수 있다.
도 12b는 메모리 셀 영역(503) 내에 뿐만 아니라 계단식 영역(501) 내에도 형성되는 제1 도전성 피처들(909) 및 제2 도전성 피처들(1009)을 패터닝하기 위해 에치백 프로세스가 수행되는 것을 예시한다. 그러나, 제1 유전체 재료(911) 및 제2 유전체 재료(1011)가 제거되고 제1 도전성 피처들(909) 및 제2 도전성 피처들(1009)이 패터닝되면, 워드 라인들(1013) 중 추가의 것이 존재한다.
도 13a 및 도 13b(도 13a는 메모리 셀 영역(503)을 예시하고 도 13b는 계단식 영역(501)을 예시함)는 제1 트렌치들(901) 및 제2 트렌치들(1001)에 TFT 막 스택들이 형성되는 것을 예시한다. 구체적으로, 2개의 강유전체 스트립들(1301), 반도체 스트립(1303) 및 유전체 층(1305)이 제1 트렌치들(901) 및 제2 트렌치들(1001) 각각에 형성된다. 이 실시예에서, 제1 트렌치들(901) 및 제2 트렌치들(1001)에는 다른 층들이 형성되지 않는다. 다른 실시예에서 추가 층들이 제1 트렌치들(901) 및 제2 트렌치들(1001)에 형성될 수 있다.
강유전체 스트립들(1301)은 하프늄 지르코늄 산화물(HfZrO); 하프늄 알루미늄 산화물(HfAlO), 지르코늄 산화물(ZrO); 란탄(La), 실리콘(Si), 가돌리늄(Gd), 알루미늄(Al) 등이 도핑된 하프늄 산화물(HfO); 도핑되지 않은 하프늄 산화물(HfO); 납 지르코네이트 티타네이트(PZT), 스트론튬 비스무트 탄탈레이트(SBT) 등과 같은 디지털 값들을 저장하기 위해 허용가능한 강유전성 재료로 형성된 데이터 저장 스트립들이다. 강유전체 스트립들(1301)의 재료는 ALD, CVD, 물리 기상 증착(PVD) 등과 같은 허용가능 성막 프로세스에 의해 형성될 수 있다.
반도체 스트립들(1303)은 인듐 주석 산화물(ITO), 아연 산화물(ZnO), 인듐 텅스텐 산화물(InWO), 인듐 갈륨 아연 산화물(InGaZnO), 인듐 아연 산화물(InZnO), 인듐 주석 산화물(ITO), 인듐 갈륨 아연 주석 산화물(IGZTO), 폴리실리콘, 비정질 실리콘 등과 같은 TFT들의 채널 영역들을 제공하기 위한 허용가능한 반도체 재료로 형성된다. 반도체 스트립들(1303)의 재료는 ALD, CVD, PVD 등과 같은 허용가능 성막 프로세스에 의해 형성될 수 있다.
유전체 층들(1305)은 유전체 재료로 형성된다. 허용가능한 유전체 재료들은 실리콘 산화물 및 알루미늄 산화물과 같은 산화물들; 실리콘 질화물과 같은 질화물들; 실리콘 탄화물과 같은 탄화물들; 또는 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물 등과 같은 이들의 조합들을 포함한다. 유전체 층들(1305)의 재료는 ALD, CVD, 유동성 CVD(FCVD) 등과 같은 허용가능한 성막 프로세스에 의해 형성될 수 있다.
강유전체 스트립들(1301), 반도체 스트립들(1303) 및 유전체 층들(1305)은 성막, 에칭 및 평탄화의 조합에 의해 형성될 수 있다. 예를 들어, 강유전성 층이 다층 스택(201) 상에 그리고 제1 트렌치들(901)에(예를 들어, 제1 도전성 피처들(909)의 측벽들 및 제1 유전체 층들(201A)의 측벽들 상에) 컨포멀 성막될 수 있다. 그 후 반도체 층은 강유전성 층 상에 컨포멀 성막될 수 있다. 그 후 반도체 층은 반도체 층의 수평 부분들을 제거하기 위해 이방성으로 에칭될 수 있고, 따라서 강유전성 층을 노출시킨다. 그 후 유전체 층이 반도체 층의 나머지 수직 부분들 및 강유전성 층의 노출된 부분들 상에 컨포멀 성막될 수 있다. 그 후 다층 스택(201) 위의 과잉 재료들을 제거하기 위해 평탄화 프로세스가 다양한 층들에 적용된다. 평탄화 프로세스는 화학 기계적 연마(CMP), 에치백 프로세스, 이들의 조합들 등일 수 있다. 제1 트렌치들(901)에 남아있는 강유전성 층, 반도체 층 및 유전체 층의 부분들은 각각 강유전체 스트립들(1301), 반도체 스트립들(1303) 및 유전체 층들(1305)을 형성한다. 평탄화 프로세스는 다층 스택(201), 강유전체 스트립들(1301), 반도체 스트립들(1303), 및 유전체 층들(1305)의 상부면들이 평탄화 프로세스 후에 (프로세스 변동 내에서) 동일 평면 상에 있도록 다층 스택(201)을 노출시킨다.
도 13b는 강유전체 스트립들(1301), 반도체 스트립들(1303) 및 유전체 층들(1305)의 성막이 메모리 셀 영역(503) 내에서 뿐만 아니라 계단식 영역(501) 내에서도 수행되는 것을 예시한다. 이와 같이, 강유전체 스트립들(1301), 반도체 스트립들(1303), 및 유전체 층들(1305)은 워드 라인들(1013)에 인접한 계단식 영역(501)으로 연장된다.
도 14a 및 도 14b(도 14a는 메모리 셀 영역(503)을 예시하고 도 14b는 계단식 영역(501)을 예시함)는 유전체 층들(1305) 및 반도체 스트립들(1303)을 통한 유전체 플러그들(1401)의 형성을 예시하고, 아래 놓인 비트 라인 드라이버 영역(127) 및 소스 라인 드라이버 영역(129)이 도면들에 다시 추가된다. 유전체 플러그들(1401)은 인접한 TFT들 사이에 배치될 격리 열들이며, 인접한 TFT들을 물리적 및 전기적으로 분리할 것이다. 예시된 실시예에서, 유전체 플러그들(1401)은 강유전성 스트립들(1301)을 관통해 연장되지 않는다. 강유전체 스트립들(1301)의 상이한 영역들은 독립적으로 분극될 수 있고, 따라서 강유전체 스트립들(1301)은 인접한 영역들이 물리적, 전기적으로 분리되지 않은 경우에도 값들을 저장하는 기능을 할 수 있다. 다른 실시예에서, 유전체 플러그들(1401)은 또한 강유전체 스트립들(1301)을 관통해 형성된다. 유전체 플러그들(1401)은 제1 유전체 층들(201A)을 통해 더 연장된다.
유전체 플러그들(1401)을 형성하기 위한 예로서, 유전체 플러그들(1401)을 위한 개구부들은 유전체 층들(1305) 및 반도체 스트립들(1303)을 관통해 형성될 수 있다. 개구들은 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 형성될 수 있다. 그 후 하나 이상의 유전체 재료(들)가 개구부들에 형성된다. 허용가능한 유전체 재료들은 실리콘 산화물과 같은 산화물들; 실리콘 질화물과 같은 질화물들; 실리콘 탄화물과 같은 탄화물들; 또는 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물 등과 같은 이들의 조합들을 포함한다. 유전체 재료(들)는 ALD, CVD 등과 같은 허용가능한 성막 프로세스에 의해 형성될 수 있다. 몇몇 실시예들에서, 실리콘 산화물 또는 실리콘 질화물이 개구부들에 성막된다. 그 후 최상부 제1 유전체 층(201A) 위의 과잉 유전체 재료(들)를 제거하기 위해 평탄화 프로세스가 다양한 층들에 적용된다. 평탄화 프로세스는 화학 기계적 연마(CMP), 에치백 프로세스, 이들의 조합들 등일 수 있다. 나머지 유전체 재료(들)는 개구부들에서 유전체 플러그들(1401)을 형성한다.
형성되면, 비트 라인들(1403) 및 소스 라인들(1405)이 유전체 층들(1305)을 관통해 형성된다. 비트 라인들(1403) 및 소스 라인들(1405)은 제1 유전체 층들(201A)을 관통해 더 연장된다. 비트 라인들(1403) 및 소스 라인들(1405)은 TFT들의 소스/드레인 영역들로서 작용한다. 비트 라인들(1403) 및 소스 라인들(1405)은 쌍들로 형성되는 도전성 열들이며, 각각의 반도체 스트립(1303)은 대응 비트 라인(1403) 및 대응 소스 라인(1405)에 접촉한다. 각각의 TFT는 비트 라인(1403), 소스 라인(1405), 워드 라인(1013) 및 워드 라인(1013)과 교차하는 반도체 스트립(1303) 및 강유전체 스트립(1301)의 영역들을 포함한다. 각각의 유전체 플러그(1401)는 TFT의 비트 라인(1403)과 다른 TFT의 소스 라인(1405) 사이에 배치된다. 즉, 비트 라인(1403)과 소스 라인(1405)은 유전체 플러그들(1401)의 양측에 배치된다. 따라서, 각각의 유전체 플러그(1401)는 인접한 TFT들을 물리적 및 전기적으로 분리한다.
비트 라인들(1403) 및 소스 라인들(1405)을 형성하기 위한 예로서, 비트 라인들(1403) 및 소스 라인들(1405)을 위한 개구들이 유전체 층들(1305) 및 제1 하드 마스크 층(202)을 관통해 형성될 수 있다. 개구들은 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 형성될 수 있다. 구체적으로, 개구부들(96)은 유전체 플러그들(1401)의 양측 상에 형성된다. 하나 이상의 도전성 재료(들), 예를 들어, 글루 층 및 벌크 도전성 재료가 그 후 개구부들에 형성된다. 허용가능한 도전성 재료들은 알루미늄, 티타늄, 티타늄 질화물, 탄탈룸 질화물, 코발트, 은, 금, 구리, 니켈, 크롬, 하프늄, 루테늄, 텅스텐, 백금, 텅스텐 질화물, 이들의 조합들 등과 같은 금속들을 포함한다. 도전성 재료(들)는 ALD 또는 CVD와 같은 허용가능한 성막 프로세스, 전기도금 또는 무전해 도금과 같은 허용가능한 도금 프로세스 등에 의해 형성될 수 있다. 몇몇 실시예들에서, 텅스텐이 개구부들에 성막된다. 그 후 최상부 제1 유전체 층(201A) 위의 과잉 도전성 재료(들)를 제거하기 위해 평탄화 프로세스가 다양한 층들에 적용된다. 평탄화 프로세스는 화학 기계적 연마(CMP), 에치백 프로세스, 이들의 조합들 등일 수 있다. 나머지 도전성 재료(들)는 개구부들에 비트 라인들(1403) 및 소스 라인들(1405)을 형성한다.
도 14b는 유전체 플러그들(1401), 비트 라인(1403) 및 소스 라인(1405)이 메모리 셀 영역(503) 내에 형성되는 동안, 유사한 구조물들이 계단식 영역(501) 내에 형성되지 않는다는 것을 예시한다. 이와 같이, 계단식 영역(501) 내의 구조물에 대한 변경은 이루어지지 않는다.
도 15a 및 도 15b(도 15a는 메모리 셀 영역(503)을 예시하고 도 15b는 계단식 영역(501)을 예시함)는 최상부 제1 유전체 층(201A) 위의 상호연결 구조물(1501)의 형성을 예시한다. 상호연결 구조물(1501)은 예를 들어 유전체의 금속 배선 패턴들을 포함할 수 있고, 여기서 상호연결 구조물(1501)의 도전성 피처들만이 명료성을 위해 도 15a에 도시되어 있다. 유전체 재료는 로우-k(LK) 또는 초 로우-K(ELK) 유전체 재료의 하나 이상의 층과 같은 하나 이상의 유전체 층을 포함할 수 있다. 금속 배선 패턴들은 금속 라인들(도 15C와 관련하여 아래에서 더 논의됨) 및 하나 이상의 유전체 층에 형성된 도전성 비아들(1517)을 포함하는 금속 상호연결부들일 수 있다. 상호연결 구조물(1501)은 단일 다마신 프로세스, 듀얼 다마신 프로세스 등과 같은 다마신 프로세스에 의해 형성될 수 있다.
도 15b는 상호연결 구조물(1501)이 메모리 셀 영역(503) 내에 형성되지만 유사한 구조물들이 계단식 영역(501) 내에는 형성되지 않는 것을 예시한다. 이와 같이, 계단식 영역(501) 내의 구조물에 대한 변경은 이루어지지 않는다.
도 15c는 메모리 셀 영역(503) 위의 상호연결 구조물(1501)의 평면도를 예시한다(여기서 비트 라인들 및 소스 라인들은 명확성을 위해 부분적으로 투명함). 몇몇 실시예들에서, 그리고 예시된 바와 같이, 상호연결 구조물(1501) 및 아래 놓인 구조물은 메모리 어레이 영역(1503) 및 메모리 어레이 영역(1503)의 외부 에지를 따라 위치된 연결 영역(1505)을 포함한다. 실시예에서, 메모리 어레이 영역(1503)은 TFT들의 어레이를 포함하고, TFT들 각각은 데이터를 저장하는 데 이용되는 강유전성 랜덤 액세스 메모리(FeRAM) 메모리 셀들이고, 메모리 어레이 영역(1503)은 개별 메모리 셀들에 대한 판독 및/또는 기록을 위해 비트 라인들(1403) 및 소스 라인들(1405)에 전기적 연결들을 제공하는 데 이용되는 상호연결 구조물(1501)의 부분들을 추가로 포함한다.
특정 실시예에서, 상호연결 구조물(1501)은 상호연결 구조물(1501) 내의 도전성 라인들로서 형성되는 일련의 비트 라인들(예를 들어, 제1 비트 라인(1506), 제2 비트 라인(1507), 제3 비트 라인(1509), 제4 비트 라인(1511), 제5 비트 라인(1513), 제6 비트 라인(1515))을 포함하며, 개별 메모리 셀들을 일련의 비트 라인들과 연결하는 데 이용되는 도전성 비아들(1517)을 또한 포함한다. 부가적으로, 상호연결 구조물(1501)은 상호연결 구조물(1501) 내의 도전성 라인들로서 또한 형성되는 일련의 소스 라인들(예를 들어, 제1 소스 라인(1519), 제2 소스 라인(1521), 제3 소스 라인(1523), 제4 소스 라인(1525), 제5 소스 라인(1527), 제6 소스 라인(1529))을 더 포함하며, 개별 메모리 셀들을 일련의 소스 라인들과 연결하는 데 이용되는 도전성 비아들(1517)을 또한 포함한다.
그러나 연결 영역(1505)은 메모리 셀 영역(503)과 동일한 구조물들을 포함하지만, 메모리 셀 영역(503) 내의 메모리 셀들과 메모리 셀 영역(503) 및 연결 영역(1505) 아래에 위치된 아래 놓인 비트 라인 드라이버들(예를 들어, 비트 라인 드라이버 영역(127) 내의)과 소스 라인 드라이버들(예를 들어, 소스 라인 드라이버 영역(129) 내의) 사이에 전기적 연결을 제공하기 위하여 이용된다. 특히, 메모리 어레이 영역(1503) 내에 형성된 TFT들과 동일한 구조물들을 사용하는 연결 영역(1505)은 도전성 소스 라인들(1403) 및 비트 라인들(1405)을 사용하여 메모리 셀 영역(503) 내의 메모리 셀들을 메모리(예를 들어, CuA 구성에서)의 영역 설계 하에 위치한 CMOS 디바이스들에 연결한다.
이러한 연결을 제공하기 위해 연결 영역(1505) 내에 위치된 비트 라인들(1403) 및 소스 라인들(1405)은 제5 유전체 층(123) 내에 위치된 제5 금속 층(125)(예를 들어, 비아들)의 개별적인 금속 층에 연결되어 물리적으로 접촉한다(도 1a 및 도 1b 참조). 특히, 제5 금속 층(125) 내의 비아들은 이미 연결 영역(1505)에 위치하기 때문에, 비트 라인들(1403) 및 소스 라인들(1405)을 위한 개구부들이 형성될 때, 연결 영역(1505)의 제5 금속 층(125) 내의 비아들도 또한 노출될 것이며(비록 메모리 어레이 영역(1503)에 형성된 비트 라인들(1403) 및 소스 라인들(1405)을 위한 개구부들이 제5 유전체 층(123)을 노출시킬 것이지만), 비트 라인들(1403) 및 소스 라인들(1405)의 재료는 제5 금속 층(125) 내의 비아들과 물리적으로 접촉하여 성막될 것이다. 이와 같이, 비트 라인들(1403) 및 소스 라인들(1405)의 구조가 메모리 셀 영역(503) 내의 비트 라인들(1403) 및 소스 라인들(1405)의 구조와 동일하더라도, 연결 영역(1505) 내에 위치된 비트 라인들(1403) 및 소스 라인들(1405)은 도전성 관통 비아들로서 사용된다.
연결을 제공하기 위해 비트 라인들(1403) 및 소스 라인들(1405)을 사용함으로써, 동일한 구조물들(제5 금속 층(125)의 존재를 제외하고)이 데이터를 저장하는 데(예를 들어, TFT들이 메모리 어레이 영역(1503) 내에 위치됨) 그리고 또한 메모리 어레이를 통한 전기적 연결들을 제공하는 데(예를 들어, 동일한 구조물들이 연결 영역(1505) 내에 위치됨) 이용될 수 있다. 이러한 동일한 구조물들은 구조물들이 동일한 프로세스들과 동시에 형성될 수 있도록 허용하며, 예를 들어 깊은 관통 비아들을 사용하여 원하는 연결들을 형성하기 위한 별도의 프로세스가 필요하지 않다.
도 15d는 도 15c의 라인 D-D'를 따른 메모리 어레이 영역(1503) 및 연결 영역(1505)의 단면도를 예시한다. 알 수 있는 바와 같이, 메모리 셀들은 도전성 비아들(1517) 중 제1 도전성 비아, 제1 소스 라인(1519), 도전성 비아들(1517) 중 제2 도전성 비아, 연결 영역(1505) 내의 반도체 스트립(1303)에 인접한 소스 라인(1405), 제5 금속 층(125), 및 금속 배선 층들(110)의 나머지를 통해 소스 라인 드라이버 영역(129) 내의 능동 소자들(103)에(예를 들어, 소스 라인 드라이버에) 연결된다.
도 15e는 도 15c의 라인 E-E'를 따른 메모리 어레이 영역(1503) 및 연결 영역(1505)의 단면도를 예시한다. 알 수 있는 바와 같이, 메모리 셀들은 도전성 비아들(1517) 중 제1 도전성 비아, 제2 소스 라인(1521), 도전성 비아들(1517) 중 제2 도전성 비아, 연결 영역(1505)의 반도체 스트립(1303)에 인접한 소스 라인(1405), 제5 금속 층(125), 및 금속 배선 층들(110)의 나머지를 통해 소스 라인 드라이버 영역(129) 내의 능동 소자들(103)에(예를 들어, 소스 라인 드라이버에) 연결된다.
도 15f는 도 15c의 라인 F-F'를 따른 메모리 어레이 영역(1503) 및 연결 영역(1505)의 단면도를 예시한다. 알 수 있는 바와 같이, 메모리 셀들은 도전성 비아들(1517) 중 제1 도전성 비아, 제1 비트 라인(1506), 도전성 비아들(1517) 중 제2 도전성 비아, 연결 영역(1505)의 반도체 스트립(1303)에 인접한 비트 라인(1403), 제5 금속 층(125), 및 금속 배선 층들(110)의 나머지를 통해 비트 라인 드라이버 영역(127) 내의 능동 소자들(103)에(예를 들어, 비트 라인 드라이버에) 연결된다.
도 15g는 반도체 스트립(1303)에 인접한 라인 G-G'를 따른 메모리 어레이 영역(1503) 및 연결 영역(1505)의 단면도를 예시한다. 알 수 있는 바와 같이, 메모리 셀들은 도전성 비아들(1517) 중 제1 도전성 비아, 제2 비트 라인(1507), 도전성 비아들(1517) 중 제2 도전성 비아, 연결 영역(1505)의 반도체 스트립(1303)에 인접한 비트 라인(1403), 제5 금속 층(125), 및 금속 배선 층들(110)의 나머지를 통해 비트 라인 드라이버 영역(127) 내의 능동 소자들(103)에(예를 들어, 비트 라인 드라이버에) 연결된다.
메모리 셀들을 드라이버들과 상호연결하기 위해 상호연결 구조물(1501)이 형성되면, 추가 프로세싱이 수행될 수 있다. 예를 들어, 실시예에서 계단식 영역(예를 들어, 도 15b 참조)에 위치한 개별 워드 라인(1013)에 대한 도전성 콘택들(별도로 예시되지 않음)는 IMD(601)를 통해 개구부들을 형성하고 이러한 개구부들을 하나 이상의 도전성 재료로 채움으로써 만들어질 수 있다. 그러나, 임의의 적합한 추가 프로세싱 단계들이 이용될 수 있다.
도 16은 연결 영역(1505)이 (도 15a 내지 도 15g에 예시된 바와 같이) 메모리 어레이 영역(1503)의 에지에 위치되지 않고 대신에 메모리 어레이 영역(1503)의 중앙 영역에 위치되는 다른 실시예를 예시한다. 이와 같이, 메모리 어레이 영역(1503)의 개별 부분들은 연결 영역(1505)의 다수의 측면들 상에 위치된다. 그러나, 연결 영역(1505)의 임의의 적합한 배치는 단순히 제5 금속 층(125)의 위치를 이동시킴으로써 이용될 수 있다.
메모리 셀들을 위한 TFT들 뿐 아니라 메모리 어레이 아래에 위치된 하부 디바이스들에 TFT들을 연결하기 위한 관통 비아들을 형성하기 위해 동일한 구조들을 이용함으로써, TFT들 및 전기적 연결부들 모두를 형성하기 위해 동시 프로세스들이 사용될 수 있다. 동시 프로세스들을 사용함으로써, 메모리 셀들 및 관통 비아들의 형성은 동일한 포토리소그래피 마스크들을 공유하고, 관통 비아들을 형성하기 위한 추가 마스크들 및 프로세스들의 사용을 피할 수 있어 전체 프로세스를 단순화하고 전체 프로세스를 더 저렴해지게 할 수 있다. 또한 드라이버들을 메모리 어레이의 외측 에지들에 배치하는 대신 메모리 어레이 아래에 배치함으로써, 전체 디바이스의 풋프린트가 감소될 수 있으므로 전체 디바이스가 더 작아진다.
실시예에 따라, 반도체 디바이스를 제조하는 방법은: 반도체 기판 상에 소스 라인 드라이버를 형성하는 단계; 소스 라인 드라이버 위에 제1 금속 배선 층을 형성하는 단계; 제1 금속 배선 층 바로 위에 다층 스택을 성막하는 단계; 다층 스택 내에 강유전성 랜덤 액세스 메모리 셀을 형성하는 단계; 및 강유전성 랜덤 액세스 메모리 셀과 동시에 제1 금속 배선 층에 대한 관통 비아를 형성하는 단계를 포함한다. 실시예에서, 방법은 강유전성 랜덤 액세스 메모리 셀 위에 제2 금속 배선 층을 형성하는 단계를 더 포함하고, 제2 금속 배선 층은 관통 비아를 통해 소스 라인 드라이버를 강유전성 랜덤 액세스 메모리 셀에 전기적으로 연결한다. 실시예에서, 방법은 제1 금속 배선 층을 형성하기 전에, 반도체 기판 상에 비트 라인 드라이버를 형성하는 단계를 더 포함한다. 실시예에서, 방법은 제1 금속 배선 층에 대한 제2 관통 비아를 형성하는 단계를 더 포함하고, 제2 관통 비아는 강유전성 랜덤 액세스 메모리 셀과 동시에 형성된다. 실시예에서, 관통 비아를 형성한 후, 관통 비아는 반도체 층에 인접하게 위치된다. 실시예에서, 관통 비아를 형성한 후, 반도체 층은 강유전성 층에 인접한다. 실시예에서, 방법은: 제1 금속 배선 층 위에 유전체 층을 형성하는 단계; 및 유전체 층을 관통하여 비아를 형성하는 단계를 더 포함하고, 강유전성 랜덤 액세스 메모리 셀은 유전체 층에 의해 제1 금속 배선 층으로부터 격리되고, 관통 비아는 비아를 통해 제1 금속 배선 층에 전기적으로 연결된다.
다른 실시예에 따라, 반도체 디바이스를 제조하는 방법은: 반도체 기판 위에 다층 스택을 성막하는 단계 ― 능동 소자 어레이가 다층 스택 바로 아래에 형성됨 ― ; 제1 개구들 및 제2 개구들을 형성하도록 다층 스택을 패터닝하는 단계 ― 제1 개구들은 유전체 재료를 노출시키고, 제2 개구들은 능동 소자 어레이에 연결된 금속 배선 층의 도전성 부분들을 노출시킴 ― ; 다층 스택의 일부 층들을 교체하여 워드 라인들을 형성하는 단계; 제1 개구들 및 제2 개구들의 측벽들을 따라 강유전성 층을 성막하는 단계; 제1 개구들 및 제2 개구들에 강유전성 층에 인접하여 반도체 층을 성막하는 단계; 제1 개구들 및 제2 개구들의 나머지를 채우기 위해 제2 유전체 재료를 성막하는 단계; 제2 유전체 재료를 다층 스택에 맞추어 평탄화하는 단계; 및 제2 유전체 재료를 관통해 연장되는 도전성 재료를 형성하는 단계 ― 도전성 재료는 금속 배선 층의 도전성 부분들과 물리적으로 접촉함 ― 를 포함한다. 실시예에서, 방법은 제1 개구들 중 하나 내의 도전성 재료의 제1 부분을 제2 개구들 중 하나 내의 도전성 재료의 제2 부분에 전기적으로 연결하기 위해 도전성 재료 위에 제2 금속 배선 층을 형성하는 단계를 더 포함한다. 실시예에서, 제1 복수의 능동 소자 어레이는 비트 라인 드라이버의 일부이다. 실시예에서, 제2 복수의 능동 소자 어레이는 소스 라인 드라이버의 일부이다. 실시예에서, 제2 개구들은 메모리 어레이의 에지를 따라 위치된다. 실시예에서, 제2 개구들은 메모리 어레이 내에 위치된다. 실시예에서, 강유전성 층은 강유전성 랜덤 액세스 메모리 셀의 일부이다.
또 다른 실시예에서, 반도체 디바이스는: 반도체 기판 위에 위치되는 비트 라인 드라이버; 비트 라인 드라이버 위에 있고 유전체 재료를 포함하는 제1 금속 배선 층; 제1 금속 배선 층 위의 강유전성 랜덤 액세스 메모리 어레이 ― 강유전성 랜덤 액세스 메모리 어레이 내의 각각의 메모리 셀은 강유전성 재료, 반도체 재료 및 도전성 재료를 포함함 ― ; 및 제1 금속 배선 층에 전기적으로 연결되고 강유전성 재료 및 반도체 재료에 인접한 비아를 포함한다. 실시예에서, 반도체 디바이스는 메모리 셀 위의 제2 금속 배선 층을 더 포함한다. 실시예에서, 제2 금속 배선 층은 비아를 강유전성 랜덤 액세스 메모리 어레이의 메모리 셀에 전기적으로 연결한다. 실시예에서, 비아는 강유전성 랜덤 액세스 메모리 어레이의 에지를 따라 위치된다. 실시예에서, 비아는 강유전성 랜덤 액세스 메모리 어레이의 중앙에 위치된다. 실시예에서, 비트 라인 드라이버는 비아 바로 아래에 위치된다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 반도체 디바이스를 제조하는 방법에 있어서,
반도체 기판 상에 소스 라인 드라이버를 형성하는 단계;
상기 소스 라인 드라이버 위에 제1 금속 배선 층을 형성하는 단계;
상기 제1 금속 배선 층 바로 위에 다층 스택을 성막하는 단계;
상기 다층 스택 내에 강유전성 랜덤 액세스 메모리 셀을 형성하는 단계; 및
상기 강유전성 랜덤 액세스 메모리 셀과 동시에 상기 제1 금속 배선 층에 대한 관통 비아를 형성하는 단계
를 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 2. 실시예 1에 있어서,
상기 강유전성 랜덤 액세스 메모리 셀 위에 제2 금속 배선 층을 형성하는 단계를 더 포함하고, 상기 제2 금속 배선 층은 상기 관통 비아를 통해 상기 소스 라인 드라이버를 상기 강유전성 랜덤 액세스 메모리 셀에 전기적으로 연결하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 3. 실시예 1에 있어서,
상기 제1 금속 배선 층을 형성하기 전에, 상기 반도체 기판 상에 비트 라인 드라이버를 형성하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 4. 실시예 1에 있어서,
상기 제1 금속 배선 층에 대한 제2 관통 비아를 형성하는 단계를 더 포함하고, 상기 제2 관통 비아는 상기 강유전성 랜덤 액세스 메모리 셀과 동시에 형성되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 5. 실시예 1에 있어서,
상기 관통 비아를 형성한 후, 상기 관통 비아는 반도체 층에 인접하게 위치되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 6. 실시예 5에 있어서,
상기 관통 비아를 형성한 후, 상기 반도체 층은 강유전성 층에 인접한 것인, 반도체 디바이스를 제조하는 방법.
실시예 7. 실시예 1에 있어서,
상기 제1 금속 배선 층 위에 유전체 층을 형성하는 단계; 및
상기 유전체 층을 관통하여 비아를 형성하는 단계
를 더 포함하고, 상기 강유전성 랜덤 액세스 메모리 셀은 상기 유전체 층에 의해 상기 제1 금속 배선 층으로부터 격리되고, 상기 관통 비아는 상기 비아를 통해 상기 제1 금속 배선 층에 전기적으로 연결되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 8. 반도체 디바이스를 제조하는 방법에 있어서,
반도체 기판 위에 다층 스택을 성막하는 단계 ― 능동 소자 어레이가 상기 다층 스택 바로 아래에 형성됨 ― ;
제1 개구들 및 제2 개구들을 형성하도록 상기 다층 스택을 패터닝하는 단계 ― 상기 제1 개구들은 유전체 재료를 노출시키고, 상기 제2 개구들은 상기 능동 소자 어레이에 연결된 금속 배선 층의 도전성 부분들을 노출시킴 ― ;
상기 다층 스택의 일부 층들을 교체하여 워드 라인들을 형성하는 단계;
상기 제1 개구들 및 상기 제2 개구들의 측벽들을 따라 강유전성 층을 성막하는 단계;
상기 제1 개구들 및 상기 제2 개구들에 상기 강유전성 층에 인접하여 반도체 층을 성막하는 단계;
상기 제1 개구들 및 상기 제2 개구들의 나머지를 채우기 위해 제2 유전체 재료를 성막하는 단계;
상기 제2 유전체 재료를 상기 다층 스택에 맞추어 평탄화하는 단계; 및
상기 제2 유전체 재료를 관통해 연장되는 도전성 재료를 형성하는 단계 ― 상기 도전성 재료는 상기 금속 배선 층의 상기 도전성 부분들과 물리적으로 접촉함 ―
를 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 9. 실시예 8에 있어서,
상기 제1 개구들 중 하나 내의 상기 도전성 재료의 제1 부분을 상기 제2 개구들 중 하나 내의 상기 도전성 재료의 제2 부분에 전기적으로 연결하기 위해 상기 도전성 재료 위에 제2 금속 배선 층을 형성하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 10. 실시예 8에 있어서,
제1 복수의 상기 능동 소자 어레이는 비트 라인 드라이버의 일부인 것인, 반도체 디바이스를 제조하는 방법.
실시예 11. 실시예 10에 있어서,
제2 복수의 상기 능동 소자 어레이는 소스 라인 드라이버의 일부인 것인, 반도체 디바이스를 제조하는 방법.
실시예 12. 실시예 8에 있어서,
상기 제2 개구들은 메모리 어레이의 에지를 따라 위치되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 13. 실시예 8에 있어서,
상기 제2 개구들은 메모리 어레이 내에 위치되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 14. 실시예 8에 있어서,
상기 강유전성 층은 강유전성 랜덤 액세스 메모리 셀의 일부인 것인, 반도체 디바이스를 제조하는 방법.
실시예 15. 반도체 디바이스에 있어서,
반도체 기판 위에 위치되는 비트 라인 드라이버;
상기 비트 라인 드라이버 위에 있고 유전체 재료를 포함하는 제1 금속 배선 층;
상기 제1 금속 배선 층 위의 강유전성 랜덤 액세스 메모리 어레이 ― 상기 강유전성 랜덤 액세스 메모리 어레이 내의 각각의 메모리 셀은 강유전성 재료, 반도체 재료 및 도전성 재료를 포함함 ― ; 및
상기 제1 금속 배선 층에 전기적으로 연결되고 상기 강유전성 재료 및 상기 반도체 재료에 인접한 비아
를 포함하는, 반도체 디바이스.
실시예 16. 실시예 15에 있어서,
상기 메모리 셀 위의 제2 금속 배선 층을 더 포함하는, 반도체 디바이스.
실시예 17. 실시예 16에 있어서,
상기 제2 금속 배선 층은 상기 비아를 상기 강유전성 랜덤 액세스 메모리 어레이의 메모리 셀에 전기적으로 연결하는 것인, 반도체 디바이스.
실시예 18. 실시예 15에 있어서,
상기 비아는 상기 강유전성 랜덤 액세스 메모리 어레이의 에지를 따라 위치되는 것인, 반도체 디바이스.
실시예 19. 실시예 15에 있어서,
상기 비아는 상기 강유전성 랜덤 액세스 메모리 어레이의 중앙에 위치되는 것인, 반도체 디바이스.
실시예 20. 실시예 15에 있어서,
상기 비트 라인 드라이버는 상기 비아 바로 아래에 위치되는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판 상에 소스 라인 드라이버를 형성하는 단계;
    상기 소스 라인 드라이버 위에 제1 금속 배선 층을 형성하는 단계;
    상기 제1 금속 배선 층 바로 위에 다층 스택을 성막하는 단계;
    상기 다층 스택 내에 강유전성 랜덤 액세스 메모리 셀을 형성하는 단계; 및
    상기 강유전성 랜덤 액세스 메모리 셀과 동시에 상기 제1 금속 배선 층에 대한 관통 비아를 형성하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 강유전성 랜덤 액세스 메모리 셀 위에 제2 금속 배선 층을 형성하는 단계를 더 포함하고, 상기 제2 금속 배선 층은 상기 관통 비아를 통해 상기 소스 라인 드라이버를 상기 강유전성 랜덤 액세스 메모리 셀에 전기적으로 연결하는 것인, 반도체 디바이스를 제조하는 방법.
  3. 제1항에 있어서,
    상기 제1 금속 배선 층을 형성하기 전에, 상기 반도체 기판 상에 비트 라인 드라이버를 형성하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  4. 제1항에 있어서,
    상기 제1 금속 배선 층에 대한 제2 관통 비아를 형성하는 단계를 더 포함하고, 상기 제2 관통 비아는 상기 강유전성 랜덤 액세스 메모리 셀과 동시에 형성되는 것인, 반도체 디바이스를 제조하는 방법.
  5. 제1항에 있어서,
    상기 관통 비아를 형성한 후, 상기 관통 비아는 반도체 층에 인접하게 위치되는 것인, 반도체 디바이스를 제조하는 방법.
  6. 제5항에 있어서,
    상기 관통 비아를 형성한 후, 상기 반도체 층은 강유전성 층에 인접한 것인, 반도체 디바이스를 제조하는 방법.
  7. 제1항에 있어서,
    상기 제1 금속 배선 층 위에 유전체 층을 형성하는 단계; 및
    상기 유전체 층을 관통하여 비아를 형성하는 단계
    를 더 포함하고, 상기 강유전성 랜덤 액세스 메모리 셀은 상기 유전체 층에 의해 상기 제1 금속 배선 층으로부터 격리되고, 상기 관통 비아는 상기 비아를 통해 상기 제1 금속 배선 층에 전기적으로 연결되는 것인, 반도체 디바이스를 제조하는 방법.
  8. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판 위에 다층 스택을 성막하는 단계 ― 능동 소자 어레이가 상기 다층 스택 바로 아래에 형성됨 ― ;
    제1 개구들 및 제2 개구들을 형성하도록 상기 다층 스택을 패터닝하는 단계 ― 상기 제1 개구들은 유전체 재료를 노출시키고, 상기 제2 개구들은 상기 능동 소자 어레이에 연결된 금속 배선 층의 도전성 부분들을 노출시킴 ― ;
    상기 다층 스택의 일부 층들을 교체하여 워드 라인들을 형성하는 단계;
    상기 제1 개구들 및 상기 제2 개구들의 측벽들을 따라 강유전성 층을 성막하는 단계;
    상기 제1 개구들 및 상기 제2 개구들에 상기 강유전성 층에 인접하여 반도체 층을 성막하는 단계;
    상기 제1 개구들 및 상기 제2 개구들의 나머지를 채우기 위해 제2 유전체 재료를 성막하는 단계;
    상기 제2 유전체 재료를 상기 다층 스택에 맞추어 평탄화하는 단계; 및
    상기 제2 유전체 재료를 관통해 연장되는 도전성 재료를 형성하는 단계 ― 상기 도전성 재료는 상기 금속 배선 층의 상기 도전성 부분들과 물리적으로 접촉함 ―
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  9. 제8항에 있어서,
    상기 제1 개구들 중 하나 내의 상기 도전성 재료의 제1 부분을 상기 제2 개구들 중 하나 내의 상기 도전성 재료의 제2 부분에 전기적으로 연결하기 위해 상기 도전성 재료 위에 제2 금속 배선 층을 형성하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  10. 반도체 디바이스에 있어서,
    반도체 기판 위에 위치되는 비트 라인 드라이버;
    상기 비트 라인 드라이버 위에 있고 유전체 재료를 포함하는 제1 금속 배선 층;
    상기 제1 금속 배선 층 위의 강유전성 랜덤 액세스 메모리 어레이 ― 상기 강유전성 랜덤 액세스 메모리 어레이 내의 각각의 메모리 셀은 강유전성 재료, 반도체 재료 및 도전성 재료를 포함함 ― ; 및
    상기 제1 금속 배선 층에 전기적으로 연결되고 상기 강유전성 재료 및 상기 반도체 재료에 인접한 비아
    를 포함하는, 반도체 디바이스.
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